JPH05164824A - Pseudo-random number pattern generator - Google Patents
Pseudo-random number pattern generatorInfo
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- JPH05164824A JPH05164824A JP3332300A JP33230091A JPH05164824A JP H05164824 A JPH05164824 A JP H05164824A JP 3332300 A JP3332300 A JP 3332300A JP 33230091 A JP33230091 A JP 33230091A JP H05164824 A JPH05164824 A JP H05164824A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はパターン発生器に係り、
特に演算器等の同一の機能モジュールが規則的に並べら
れる試験対象回路に対して組み込み、自己試験（Built-
In Self Test) を行う際にテストパターンを発生させる
疑似乱数パターン発生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern generator,
In particular, built-in self-test (Built-in
The present invention relates to a pseudo random number pattern generator that generates a test pattern when performing (In Self Test).
【０００２】[0002]
【従来の技術】演算器等のビット毎に切り分けられた繰
り返し論理構成の回路である試験対象回路に対するテス
トパターンを人手で作成する場合、通常、繰り返しパタ
ーンを考えることが多く、実際に繰り返しパターンで効
率よく故障を検出できることが知られている。また、高
い故障検出率を得るために、必ずしも全入力ビット分の
乱数を発生させる必要はない。2. Description of the Related Art When manually creating a test pattern for a circuit to be tested, which is a circuit of a repetitive logic configuration divided into bits such as an arithmetic unit, usually a repetitive pattern is often considered. It is known that failure can be detected efficiently. Further, in order to obtain a high failure detection rate, it is not always necessary to generate random numbers for all input bits.
【０００３】現在、主流を占めている組み込み自己テス
トにおけるテストパターン発生装置としては、疑似乱数
パターンを発生させる線形帰還シフトレジスタ（Liner
Feedback Shift Register)や重み付け線形帰還シフトレ
ジスタが主流である。As a test pattern generator in the built-in self-test, which is currently the mainstream, a linear feedback shift register (Liner) for generating a pseudo random number pattern is used.
Feedback Shift Registers) and weighted linear feedback shift registers are the mainstream.
【０００４】図９は従来の疑似乱数発生器の構成を示
す。この従来の例は線形帰還シフトレジスタ９１を用い
ている。この手法は繰り返し論理構成をとる回路である
試験対象回路９２の入力数分のビット幅を持つ線形帰還
シフトレジスタ９１を用いて疑似乱数パターンを発生さ
せ、その出力をそのまま試験対象回路９２の入力に接続
する。FIG. 9 shows the structure of a conventional pseudo random number generator. This conventional example uses a linear feedback shift register 91. In this method, a pseudo random number pattern is generated by using a linear feedback shift register 91 having a bit width corresponding to the number of inputs of a test target circuit 92 which is a circuit having a repetitive logic configuration, and its output is directly input to the test target circuit 92. Connecting.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、テスト
パターン発生装置として線形帰還シフトレジスタや重み
付け線形帰還シフトレジスタを用いる方法では、テスト
する回路の入力数分のビット幅を持つ線形帰還シフトレ
ジスタを用いる必要があり、多入力の回路に対しては、
多くのハードウェア量を必要とするという問題がある。
また、線形帰還シフトレジスタは高い故障検出率を得る
ために多くのパターン数を必要とし、多くの試験実行時
間が必要となり、それに伴ってパターン評価のために多
くの故障シミュレーション時間が必要となるという問題
がある。重み付け線形帰還シフトレジスタは故障検出率
の収束性が向上するためパターン数は減るが、論理和、
論理積ゲート等の重み付けのためのハードウェア量がさ
らに必要となるという問題がある。However, in the method using the linear feedback shift register or the weighted linear feedback shift register as the test pattern generator, it is necessary to use the linear feedback shift register having a bit width corresponding to the number of inputs of the circuit to be tested. For multi-input circuits,
There is a problem that it requires a large amount of hardware.
In addition, the linear feedback shift register requires a large number of patterns in order to obtain a high fault coverage, requires a large amount of test execution time, and accordingly requires a large amount of fault simulation time for pattern evaluation. There's a problem. In the weighted linear feedback shift register, the number of patterns is reduced because the convergence of the fault coverage is improved, but the logical sum,
There is a problem that the amount of hardware for weighting the logical product gate or the like is further required.
【０００６】本発明は上記の点に鑑みなされたもので、
多くの故障シミュレーション時間を必要とせず、少ない
ハードウェア量でテストパターンを生成することができ
る繰り返し疑似乱数パターン発生器を提供することを目
的とする。The present invention has been made in view of the above points,
An object of the present invention is to provide a repetitive pseudo-random number pattern generator that can generate a test pattern with a small amount of hardware without requiring much failure simulation time.
【０００７】[0007]
【課題を解決するための手段】図１は本発明の原理構成
を示す。配列状に配置される同一の機能を有するモジュ
ール１1 〜１n にデータを与えるデータ入力部４と、制
御信号及びキャリーを与える制御入力部５を含む試験対
象回路２に組み込まれ、自己試験と行う際に、テストパ
ターンを発生させる繰り返し疑似乱数パターン発生器に
おいて、試験対象回路２のデータ入力部４に対してデー
タ入力数Ｎ（Ｎ＝２，３，４…）分の１の数の出力ビッ
ト幅をもつ疑似乱数を生成する線形帰還シフトレジスタ
３と、線形帰還シフトレジスタ３で生成された疑似乱数
をデータ入力部４に出力する繰り返し乱数出力部６とを
有する．FIG. 1 shows the principle configuration of the present invention. It is incorporated in a test target circuit 2 including a data input section 4 for giving data to the modules 1 1 to 1 n having the same function arranged in an array, and a control input section 5 for giving a control signal and a carry. In the repeated pseudo-random number pattern generator that generates a test pattern when performing, the number of data inputs N (N = 2, 3, 4, ...) Is output to the data input unit 4 of the circuit under test 2 It has a linear feedback shift register 3 that generates a pseudo random number having a bit width, and a repetitive random number output unit 6 that outputs the pseudo random number generated by the linear feedback shift register 3 to a data input unit 4.
【０００８】[0008]
【作用】本発明はデータ入力部と、制御入力部を有し、
同一の機能を有するモジュールで構成される試験対象回
路に対して入力数のＮ（Ｎ＝１，２，３…）分の１の数
の出力ビット幅をもつ疑似乱数発生器の線形帰還シフト
レジスタを用い、繰り返し疑似乱数を発生させることに
より、少ないハードウェアで自己試験のためのテストパ
ターンを発生させることができる。The present invention has a data input section and a control input section,
Linear feedback shift register of pseudo-random number generator having output bit width of 1 / N (N = 1, 2, 3, ...) Of the number of inputs to the circuit under test composed of modules having the same function It is possible to generate a test pattern for self-test with a small amount of hardware by repeatedly generating pseudo-random numbers using.
【０００９】[0009]
【実施例】先ず、本発明の概要を説明する。図２は本発
明の繰り返し論理構成をとる試験対象回路の構成を示
す。繰り返し論理構成をとる試験対象回路１２は複数の
同一の機能のモジュール１１が直線状に配列され、それ
ぞれのモジュール１１同士が結合されて構成される。モ
ジュール１１はそれぞれ、後述の繰り返し疑似乱数発生
器から入力されるデータを入力するデータ入力部１３
と、繰り返し疑似乱数発生器から入力される制御信号、
キャリー等が一括して与えられる制御入力部１４を有す
る。First, the outline of the present invention will be described. FIG. 2 shows the configuration of a circuit under test having the repetitive logic configuration of the present invention. The circuit 12 to be tested having a repetitive logic configuration is configured by arranging a plurality of modules 11 having the same function in a straight line and connecting the respective modules 11 to each other. Each of the modules 11 has a data input unit 13 for inputting data input from a repetitive pseudo random number generator described later.
And a control signal input from the repetitive pseudo random number generator,
It has a control input unit 14 to which carry and the like are collectively applied.
【００１０】図３は本発明の繰り返し疑似乱数発生器の
構成を示す。繰り返し疑似乱数発生器２０は上記の試験
対象回路１２のデータ入力部１３へ入力する入力数のＮ
（Ｎ＝２，３，４…）分の１の数の出力ビット幅を持つ
疑似乱数を発生する線形帰還シフトレジスタ２１（ＬＦ
ＳＲ）と、線形帰還シフトレジスタ２１から発生される
繰り返し疑似乱数を試験対象回路１２のデータ入力部１
３に繰り返し入力する繰り返し乱数出力部２２を有す
る。FIG. 3 shows the configuration of the iterative pseudo random number generator of the present invention. The iterative pseudo-random number generator 20 has the number N of inputs that is input to the data input unit 13 of the circuit under test 12 described above.
The linear feedback shift register 21 (LF) for generating pseudo-random numbers having an output bit width of 1 / (N = 2, 3, 4 ...)
SR) and the repetitive pseudo random number generated from the linear feedback shift register 21 are input to the data input unit 1 of the circuit under test 12.
3 has a repeating random number output unit 22 for repeatedly inputting.
【００１１】繰り返し疑似乱数発生器２０は、試験対象
回路１２のデータ入力部１３の入力数のＮ（Ｎ＝１，
２，３…）分の１の数の出力ビット幅を持つ疑似乱数を
発生する線形帰還シフトレジスタ２１によりその出力を
Ｎ本に分配し、繰り返し乱数出力部２２に繰り返し疑似
乱数を出力する。。The iterative pseudo-random number generator 20 has the number N (N = 1, 1) of the number of inputs of the data input section 13 of the circuit under test 12.
The output is distributed to N lines by the linear feedback shift register 21 that generates a pseudo random number having an output bit width of 1/2, 3 ...), and the repetitive random number output unit 22 outputs the repetitive pseudo random number. .
【００１２】繰り返し疑似乱数発生器２０から生成され
る繰り返し疑似乱数を試験対象回路１２のデータ入力部
１３に繰り返し入力するために、この繰り返し乱数出力
部２２と試験対象回路１２のデータ入力部１３が結合さ
れることにより、繰り返し疑似乱数発生器２０と試験対
象回路１２を結合する。In order to repeatedly input the repetitive pseudo random number generated from the repetitive pseudo random number generator 20 into the data input unit 13 of the test target circuit 12, the repetitive random number output unit 22 and the data input unit 13 of the test target circuit 12 are connected. By being combined, the repeated pseudo random number generator 20 and the test target circuit 12 are connected.
【００１３】繰り返し疑似乱数発生器２０の中核となる
線形帰還シフトレジスタ２１のビット幅は、線形帰還シ
フトレジスタ２１から発生される乱数が、繰り返しモジ
ュール１１単体にではなく、２つ以上のモジュール１１
ｎに対して繰り返し与えられるように生成する。これ
は、繰り返し乱数を与える単位を一つの機能モジュール
とした場合、単体モジュールの試験は可能であるが、モ
ジュール１１間の結合試験ができないため、検出できな
い故障が生じてしまうためである。最終的な線形帰還シ
フトレジスタ２１のビット幅は、故障シミュレーション
により見逃し故障率が予め設定した故障検出率の許容値
以内（９５％）に収まるように決定する。The bit width of the linear feedback shift register 21, which is the core of the iterative pseudo random number generator 20, is such that the random number generated from the linear feedback shift register 21 is not in the iterative module 11 alone, but in two or more modules 11.
It is generated so as to be repeatedly given to n. This is because when a unit for giving a repeated random number is one functional module, a single module can be tested, but a coupling test between the modules 11 cannot be performed, resulting in an undetectable failure. The final bit width of the linear feedback shift register 21 is determined by the failure simulation so that the missed failure rate falls within the preset failure detection rate allowable value (95%).
【００１４】試験対象回路１２の制御入力部１４に対す
るパターン発生方法としては、上記の線形帰還シフトレ
ジスタ２１のビット幅を制御入力数分だけ増やし、増や
したビットの出力をそのまま分配せずに試験対象回路１
２の制御入力部１４の入力に結合する。試験対象回路１
２の制御入力部１４に対するパターン発生方法として
は、別の線形帰還シフトレジスタ、カウンタ等のパター
ン発生器により実現しても良い。As a pattern generation method for the control input section 14 of the test target circuit 12, the bit width of the linear feedback shift register 21 is increased by the number of control inputs, and the output of the increased bit is not distributed as it is, but the test target is not tested. Circuit 1
2 to the input of the control input unit 14. Test circuit 1
The pattern generation method for the second control input unit 14 may be realized by another pattern generator such as a linear feedback shift register or a counter.
【００１５】同一の機能モジュールが直線状に配置さ
れ、且つ結合された繰り返し論理構成をとる代表的な回
路である３２ビットリプル桁上げ加算器と３２ビット桁
上げ先見型加算器に上記の試験対象回路１２と繰り返し
疑似乱数発生器２０を適用した場合の実施例を示す。The same functional modules are arranged in a straight line and are connected to each other in a repeating logic configuration, which is a typical circuit having a 32-bit triple carry adder and a 32-bit carry look-ahead adder. An example in which the circuit 12 and the repeated pseudo random number generator 20 are applied will be shown.
【００１６】図４は本発明の第１の実施例の試験対象回
路を説明するための図である。本実施例は、本発明をリ
プル桁上げ加算器に適用した場合について説明する。同
図に示すように、３２ビットリプル桁上げ加算器のモデ
ルは、３入力２出力の全加算器モジュール３１を３２個
並列に並べ、その各々のモジュールは１本のキャリー伝
搬線３２により結合され、最下位モジュール３１32に
は、キャリー入力ピンＣＩ３３、最上位モジュール３１
1 には、キャリー出力ピンＣＯ３４が接続されている。
データ入力ピン３５は繰り返し疑似乱数発生器２０と接
続されている。FIG. 4 is a diagram for explaining a test target circuit according to the first embodiment of the present invention. In this embodiment, the case where the present invention is applied to a ripple carry adder will be described. As shown in the figure, the model of the 32-bit triple carry adder is such that 32 full-adder modules 31 each having 3 inputs and 2 outputs are arranged in parallel, and each module is connected by one carry propagation line 32. , The lowest module 31 32 has a carry input pin CI 33, the highest module 31
The carry output pin CO34 is connected to 1 .
The data input pin 35 is repeatedly connected to the pseudo random number generator 20.
【００１７】上記の３２ビットリプル桁上げ加算器モデ
ルに対して、繰り返し疑似乱数発生器２０を適用した場
合の構成は図５に示される。図５は本発明の第１の実施
例の繰り返し疑似乱数発生器を説明するための図であ
る。繰り返し疑似乱数発生器２０は、５ビット出力の線
形帰還シフトレジスタ４１（５bit ＬＦＳＲ）を用い
る。シフトレジスタ４１の５ビットの出力のうち、１ビ
ットをキャリー入力ピン４２に接続し、残りの４ビット
をシフトレジスタ４１用としてシフトレジスタ４１から
生成される疑似乱数を図５に示すように２つの全加算器
モジュール３１の４本のデータ入力部４４に繰り返して
与える。ここで、繰り返し乱数を与える単位として、２
つの全加算器モジュールを合わせたものとしている理由
は、繰り返し乱数を与える単位を１つの全加算器モジュ
ールにした場合、全加算器単体の試験は可能であるが、
全加算器間の結合試験ができないため、ハードウェア用
は減るが、逆に検出できない故障が生じてしまうからで
ある。FIG. 5 shows the configuration in which the repetitive pseudo random number generator 20 is applied to the above 32-bit triple carry adder model. FIG. 5 is a diagram for explaining the iterative pseudo random number generator according to the first embodiment of the present invention. The iterative pseudo random number generator 20 uses a 5-bit output linear feedback shift register 41 (5 bit LFSR). Of the 5-bit output of the shift register 41, 1 bit is connected to the carry input pin 42, and the remaining 4 bits are used for the shift register 41, and pseudo random numbers generated from the shift register 41 are two as shown in FIG. It is repeatedly applied to the four data input sections 44 of the full adder module 31. Here, as a unit for giving a repeated random number, 2
The reason why the two full adder modules are combined is that the single full adder module can be tested when the unit for giving the repeated random number is one full adder module.
This is because, since the coupling test between the full adders cannot be performed, the number for hardware is reduced, but conversely, a failure that cannot be detected occurs.
【００１８】３２ビットリプル桁上げ加算器の入力数
は、全６５ビットであるため、通常の疑似乱数発生器を
用いた場合、６５ビットの疑似乱数発生器が必要となる
が、これを上記のように、繰り返し構成とすることによ
り５ビットの疑似乱数発生器で実現可能となる。Since the number of inputs to the 32-bit triple carry adder is 65 bits in total, a 65-bit pseudo-random number generator is required when using a normal pseudo-random number generator. As described above, the repetitive configuration can be realized by a 5-bit pseudo random number generator.
【００１９】図６は本発明の第２の実施例の試験対象回
路を説明するための図である。本実施例は本発明を桁上
げ先見型加算器に適用した場合について説明する。図６
は４ビット桁上げ先見型加算器ユニット５１を８個並列
に並べ、その各々のモジュール５１1 〜５１8 は、１本
のキャリー伝搬ピン５２により結合され、最下位モジュ
ール５１8 には、キャリー入力ピンＣＩ５３、最上位モ
ジュール５１1 には、キャリー出力ピンＣＯ５４が接続
されている。FIG. 6 is a diagram for explaining the circuit under test of the second embodiment of the present invention. In this embodiment, the case where the present invention is applied to a carry look-ahead adder will be described. Figure 6
Has eight 4-bit carry lookahead adder units 51 arranged in parallel, and each of the modules 51 1 to 518 is coupled by one carry propagation pin 52, and the carry input is input to the lowest module 51 8. pin CI53, the top-level module 51 1, the carry output pin CO54 is connected.
【００２０】図７に示す桁上げ先見型加算器ユニットは
半加算器部６１、キャリー算出部６２、６３、排他的論
理和部６４から構成される。上記の桁上げ先見型加算器
モデルに対して、繰り返し、疑似乱数発生器２０を適用
した場合について説明する。図８は本発明の第２の実施
例の繰り返し乱数発生器を説明するための図を示す。繰
り返し乱数発生器２０としては、１７ビット出力の線形
帰還シフトレジスタ７１（17bit ＬＦＳＲ）を用いる。
この桁上げ先見型加算器に対する繰り返し乱数発生器
は、１７ビットの出力のうち、１ビットをキャリー入力
ピン５３に接続し、残りの１６ビットを繰り返し乱数発
生器として、それから発生する疑似乱数を疑似乱数出力
部７４を介して２つの桁上げ先見型加算器ユニット５１
1 〜５１ 8 の１６本のデータ入力部５５（図６）に繰り
返して与える。ここでキャリー入力ピン５３は図６に示
すものと同様のものである。The carry lookahead adder unit shown in FIG.
Half adder unit 61, carry calculation units 62 and 63, exclusive theory
It is composed of the Riwa section 64. Carry-ahead adder above
Repeatedly apply the pseudo-random number generator 20 to the model
The case will be described. FIG. 8 shows a second embodiment of the present invention.
6 shows a diagram for explaining an example iterative random number generator. Repetition
The return random number generator 20 has a linear 17-bit output.
A feedback shift register 71 (17bit LFSR) is used.
Iterative random number generator for this carry lookahead adder
Is a carry-in input for 1 bit out of 17-bit output
Connect to pin 53 and repeat the remaining 16 bits
Pseudo-random number output from the pseudo-random number generated from it
Two carry lookahead adder units 51 via section 74
1~ 51 8To the 16 data input sections 55 (Fig. 6) of
Give it back. Here, the carry input pin 53 is shown in FIG.
It is the same as the ones.
【００２１】本実施例では、繰り返し乱数を与える単位
は、２つの桁上げ先見型加算器ユニットを合わせたもの
とする。これは、リプル桁上げ加算器の場合と同様に、
繰り返し乱数を与える単位を１つの桁上げ先見型加算器
ユニットとした場合、単体の試験は可能であるが、ユニ
ット間の結合試験ができないため、ハードウェア量は減
るが、逆に検出できない故障が生じてしまうためであ
る。３２ビット桁上げ先見型加算器の入力数は全６５ビ
ットであるため、通常の疑似乱数発生器を用いた場合、
６５ビットの線形帰還シフトレジスタが必要となるが、
これを上記のように繰り返し構成することにより、１７
ビットの線形帰還シフトレジスタで実現可能となる。以
上、繰り返し疑似乱数発生器を代表的な２つの加算器に
適用した実施例を示したが、繰り返し論理構成をとる回
路であれば、同一機能モジュールが直線状に配置された
回路として、加算器よりもさらに複雑な構成をとる算術
論理演算ユニット（ＡＬＵ）や、同一機能モジュールが
配列状に配置された回路として、乗算器等に対しても繰
り返し疑似乱数発生器は有効である。In the present embodiment, the unit for giving a repeated random number is a combination of two carry lookahead adder units. This is similar to the case of the ripple carry adder,
When one carry look-ahead adder unit is used as the unit for giving repeated random numbers, a single unit test is possible, but since the combination test between units is not possible, the amount of hardware is reduced, but conversely there is a failure that cannot be detected. This is because it will occur. Since the number of inputs of the 32-bit carry look-ahead adder is 65 bits in total, when a normal pseudo random number generator is used,
A 65-bit linear feedback shift register is required,
By repeating this as described above, 17
It can be realized by a bit linear feedback shift register. The embodiment in which the repetitive pseudo random number generator is applied to two typical adders has been described above. However, if the circuit has a repetitive logic configuration, the adder is regarded as a circuit in which the same functional modules are linearly arranged. The repetitive pseudo-random number generator is effective for a multiplier and the like as an arithmetic logic unit (ALU) having a more complicated configuration and a circuit in which the same functional modules are arranged in an array.
【００２２】なお、繰り返し疑似乱数発生器を２５種類
の算術・論理・比較演算機能・オーバーフロー検出機能
等の機能を備えた１６ビット算術論理演算ユニットや、
２次のブース方式、桁上げ保存加算器方式を採用した１
６ビット乗算器に適用し、シミュレーションを行った結
果、加算器の場合と同様に少ないハードウェア量（２５
％〜６０％）、少ないパターン数（１０％〜４０％）で
高い故障検出率を持ったパターン発生器が構成可能であ
る。A repetitive pseudo random number generator is provided with a 16-bit arithmetic logic operation unit having 25 kinds of functions such as arithmetic / logic / comparison operation function / overflow detection function,
2nd booth system, carry save adder system adopted 1
As a result of applying it to a 6-bit multiplier and performing a simulation, a small hardware amount (25
% To 60%) and a small number of patterns (10% to 40%) and a pattern generator having a high failure detection rate can be configured.
【００２３】上記２つの実施例で示した３２ビットリプ
ル桁上げ加算器、３２ビット桁上げ先見型加算器に対
し、必要となる疑似乱数発生器のビット幅は、それぞ
れ、５ビット、１７ビットであり、加算器の入力数分の
疑似乱数発生器を用いる従来の方法と比較して７．７
％，２６．２％のビット数で実現できる。In contrast to the 32-bit triple carry adder and the 32-bit carry look-ahead adder shown in the above two embodiments, the required pseudo random number generators have bit widths of 5 bits and 17 bits, respectively. Yes, 7.7 compared with the conventional method using the pseudo-random number generator for the number of inputs of the adder.
%, 26.2%.
【００２４】また、これらの疑似乱数発生器のビット幅
は、同一機能のモジュール数、つまり加算器のビット幅
によって変化しない。よって、６４ビット加算器、１２
８ビット加算器を考えた場合も、上記のビット幅の疑似
乱数発生器で繰り返し乱数発生器を構成可能で、飛躍的
にハードウェア量の削減が可能である。The bit width of these pseudo random number generators does not change depending on the number of modules having the same function, that is, the bit width of the adder. Therefore, a 64-bit adder, 12
Even when considering an 8-bit adder, the pseudo random number generator having the above-mentioned bit width can constitute a repetitive random number generator, and the amount of hardware can be dramatically reduced.
【００２５】リプル桁上げ加算器に対し、図４に示した
本発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の手法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対し、実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表１
に示す。A model in which the iterative pseudo random number generator according to the present invention shown in FIG. 4 is applied to the ripple carry adder and a model in which a conventional pseudo random number generator having a bit width of the number of inputs is applied On the other hand, Table 1 shows the relationship between the number of patterns and the fault coverage when actually performing a fault simulation.
Shown in.
【表１】 [Table 1]
【００２６】桁上げ先見型加算器に対し図６に示した本
発明による繰り返し疑似乱数発生器を適用したモデル
と、従来の方法である入力数のビット幅の疑似乱数発生
器を適用したモデルに対して実際に故障シミュレーショ
ンを行った場合のパターン数と故障検出率の関係を表２
に示す。A model in which the iterative pseudo random number generator according to the present invention shown in FIG. 6 is applied to a carry lookahead adder and a model in which a conventional method is applied to a pseudo random number generator having a bit width of the number of inputs. Table 2 shows the relationship between the number of patterns and the fault coverage when actually performing a fault simulation.
Shown in.
【表２】 [Table 2]
【００２７】上記に示すように、繰り返し疑似乱数発生
器において故障検出率１００％を得るためのパターン数
は従来の方法の疑似乱数発生器と比較して、リプル桁上
げ加算器の場合２％、桁上げ先見加算器の場合の１０％
程度になり、製造試験時の試験時間を短縮可能であり、
また、パターン発生器から発生されるパターンの評価の
ための故障シミュレーション時間を飛躍的に少なくする
ことができる。As described above, the number of patterns for obtaining a fault detection rate of 100% in the repetitive pseudo random number generator is 2% in the ripple carry adder as compared with the conventional pseudo random number generator. 10% for carry look ahead adder
It is possible to shorten the test time during the manufacturing test,
Further, the failure simulation time for evaluating the pattern generated by the pattern generator can be dramatically reduced.
【００２８】[0028]
【発明の効果】上述のように、本発明によれば、繰り返
し疑似乱数発生器を繰り返し論理構成をとる多入力の回
路に適用した場合に、従来の入力ビット幅分の線形帰還
シフトレジスタを用いた場合と比較して、少ないビット
幅の線形帰還シフトレジスタで実現可能であり、さらに
試験用のハードウェア量を削減できる。As described above, according to the present invention, when the repetitive pseudo random number generator is applied to a multi-input circuit having a repetitive logic configuration, the conventional linear feedback shift register for the input bit width is used. It can be realized with a linear feedback shift register having a smaller bit width than that in the case where it is necessary, and the amount of hardware for testing can be further reduced.
【００２９】また、繰り返し乱数を試験対象回路に与え
るにすることによって、１パターンあたりの故障検出効
率が良くなり、高い故障検出を得るために試験対象回路
に与えるパターン数が少なくて済み、製造試験時間を短
縮可能であり、また、パターン評価のための故障シミュ
レーション時間を節約できる。Further, by giving a repeated random number to the test target circuit, the fault detection efficiency per pattern is improved, and the number of patterns given to the test target circuit can be reduced in order to obtain high fault detection. The time can be shortened, and the failure simulation time for pattern evaluation can be saved.
【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図２】本発明の繰り返し論理構成をとる試験対象回路
の構成を示す図である。FIG. 2 is a diagram showing a configuration of a test target circuit having a repetitive logic configuration of the present invention.
【図３】本発明の繰り返し疑似乱数発生器の構成を示す
図である。FIG. 3 is a diagram showing a configuration of an iterative pseudo random number generator of the present invention.
【図４】本発明の第１の実施例を説明するための図であ
る（３２ビットリプル桁上げ加算器の構成）。FIG. 4 is a diagram for explaining the first embodiment of the present invention (configuration of a 32-bit triple carry adder).
【図５】本発明の第１の実施例を説明するための図であ
る（リプル桁上げ加算器に対する繰り返し疑似乱数発生
器）。FIG. 5 is a diagram for explaining the first embodiment of the present invention (an iterative pseudo random number generator for a ripple carry adder).
【図６】本発明の第２の実施例の試験対象回路を説明す
るための図である（３２ビット桁上げ先見加算器の構
成）。FIG. 6 is a diagram for explaining a test target circuit according to a second embodiment of the present invention (configuration of a 32-bit carry look-ahead adder).
【図７】本発明の第２の実施例の試験対象回路を説明す
るための図である（４ビット桁上げ先見型加算器ユニッ
ト）。FIG. 7 is a diagram for explaining a test target circuit according to the second embodiment of the present invention (4-bit carry look-ahead adder unit).
【図８】本発明の第２の実施例の繰り返し乱数発生器を
説明するための図である（桁上げ先見型に対する繰り返
し乱数発生器）。FIG. 8 is a diagram for explaining an iterative random number generator according to a second embodiment of the present invention (an iterative random number generator for a carry look ahead type).
【図９】従来の疑似乱数発生器を示す図である。FIG. 9 is a diagram showing a conventional pseudo random number generator.
１ モジュール ２ 試験対象回路 ３ 線形帰還シフトレジスタ ４ データ入力部 ５ 制御入力部 ６ 疑似乱数出力部 １１ 同一機能モジュール １２ 試験対象回路 １３ データ入力部 １４ 制御入力部 ２１ 線形帰還シフトレジスタ ２２ 繰り返し乱数出力部 ３１ 全加算器モジュール ３２ キャリー伝搬線 ３３ キャリー入力ピン ３４ キャリー出力ピン ３５ データ入力ピン ３６ データ出力ピン ４１ ５ビット線形帰還シフトレジスタ ４２ キャリー入力ピン ４４ データ入力 ５１ ４ビット桁上げ先見型加算器ユニット ５２ キャリー伝達線 ５３ キャリー入力ピン ５４ キャリー出力ピン ５５ データ入力ピン ５６ データ出力ピン ６１ 半加算器 ６２ 論理積ゲート ６３ 論理和ゲート ５４ 排他的論理和ゲート ７１ １７ビット線形帰還シフトレジスタ 1 module Two Test target circuit Three Linear feedback shift register Four Data input section 5 Control input section 6 Pseudo random number output section 11 Same function module 12 Test target circuit Thirteen Data input section 14 Control input section 21 Linear feedback shift register 22 Repeated random number output section 31 Full adder module 32 Carry propagation line 33 Carry input pin 34 Carry output pin 35 Data input pin 36 Data output pin 41 5-bit linear feedback shift register 42 Carry input pin 44 Data entry 51 4-bit carry lookahead adder unit 52 Carry transmission line 53 Carry input pin 54 Carry output pin 55 Data input pin 56 Data output pin 61 Half adder 62 AND gate 63 OR gate 54 Exclusive OR gate 71 17-bit linear feedback shift register
Claims (1)
モジュールにデータを与えるデータ入力部と、制御信号
及びキャリーを与える制御入力部を有する試験対象回路
に組み込まれ、自己試験と行う際に、テストパターンを
発生させるパターン発生器において、 前記試験対象回路のデータ入力部に対してデータ入力数
Ｎ（Ｎ＝２，３，４…）分の１の数の出力ビット幅をも
ち疑似乱数を生成する線形帰還シフトレジスタと、 前記疑似乱数を前記データ入力部に出力する繰り返し乱
数出力部とを有することを特徴とする疑似乱数パターン
発生器。1. A built-in test target circuit having a data input section for supplying data to modules having the same function and arranged in an array, and a control input section for giving a control signal and a carry, and performing a self test. In a pattern generator for generating a test pattern, a pseudo random number having an output bit width of 1 / N of the number of data inputs N (N = 2, 3, 4 ...) Is input to the data input section of the circuit under test. A pseudo random number pattern generator comprising: a linear feedback shift register for generating; and a repetitive random number output section for outputting the pseudo random number to the data input section.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332300A JP2719547B2 (en) | 1991-12-16 | 1991-12-16 | Pseudo random number pattern generator |
| DE69224727T DE69224727T2 (en) | 1991-12-16 | 1992-12-15 | Circuit with built-in self-test |
| US07/991,535 US5301199A (en) | 1991-12-16 | 1992-12-15 | Built-in self test circuit |
| EP92121348A EP0549949B1 (en) | 1991-12-16 | 1992-12-15 | Built-in self test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332300A JP2719547B2 (en) | 1991-12-16 | 1991-12-16 | Pseudo random number pattern generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05164824A true JPH05164824A (en) | 1993-06-29 |
| JP2719547B2 JP2719547B2 (en) | 1998-02-25 |
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ID=18253423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3332300A Expired - Fee Related JP2719547B2 (en) | 1991-12-16 | 1991-12-16 | Pseudo random number pattern generator |
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| JP (1) | JP2719547B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014208152A (en) * | 2014-05-16 | 2014-11-06 | 株式会社三洋物産 | Game machine |
| JP2014208153A (en) * | 2014-05-16 | 2014-11-06 | 株式会社三洋物産 | Game machine |
-
1991
- 1991-12-16 JP JP3332300A patent/JP2719547B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014208152A (en) * | 2014-05-16 | 2014-11-06 | 株式会社三洋物産 | Game machine |
| JP2014208153A (en) * | 2014-05-16 | 2014-11-06 | 株式会社三洋物産 | Game machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719547B2 (en) | 1998-02-25 |
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