JPH05151353A - Image processor - Google Patents

Image processor

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Publication number
JPH05151353A
JPH05151353A JP3335470A JP33547091A JPH05151353A JP H05151353 A JPH05151353 A JP H05151353A JP 3335470 A JP3335470 A JP 3335470A JP 33547091 A JP33547091 A JP 33547091A JP H05151353 A JPH05151353 A JP H05151353A
Authority
JP
Japan
Prior art keywords
shadow
image
edge
pattern
original image
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3335470A
Other languages
Japanese (ja)
Inventor
Yukio Sakano
幸男 坂野
Toshiya Hikita
敏也 疋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP3335470A priority Critical patent/JPH05151353A/en
Publication of JPH05151353A publication Critical patent/JPH05151353A/en
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  • Image Generation (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

PURPOSE:To express a rugged sense of a shadow in the case of adding a shadow to an original image having ruggedness. CONSTITUTION:By an edge detecting circuit 10, an edge image EO is detected by binarized data DO of an original image A, and by a shadow edge generating circuit 20, a shading edge image group (line image group) Em delayed by an (m) picture element portion in both the (x) and the (y) directions is generated from this edge image EO, plural edge images delayed by an arbitrary picture element portion are synthesized, and a shaded image is synthesized by a shaded image synthesizing circuit 30.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、文字等の画像に対して
立体影を付加する画像処理装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for adding a solid shadow to an image such as a character.

【0002】[0002]

【従来の技術】一般に、文字、記号等のオリジナル画像
に対して例えば45°右下に影を付加する場合、オリジ
ナル画像が黒から白に変化するエッジ画像を検出し、こ
のエッジ画像を遅延した画像データ群から図23に示す
ような影画像を生成することができる。なお、図23に
示す例では、記号(「)のような画像を構成する点E,
F,G,P,Q,Rにおいて、線分GP,PQ,QR,
REのエッジが検出されてそれぞれ線分HI,IJ,J
K,KLまで延長され、この延長領域を黒またはハーフ
トーン、もしくは所定の色またはパターンで塗りつぶす
ことにより立体影を付加することができる。
2. Description of the Related Art Generally, when a shadow is added at the lower right of 45 ° to an original image such as characters and symbols, an edge image in which the original image changes from black to white is detected and this edge image is delayed. A shadow image as shown in FIG. 23 can be generated from the image data group. Note that in the example shown in FIG. 23, points E that form an image such as the symbol ("),
In F, G, P, Q, R, line segments GP, PQ, QR,
The edges of RE are detected and the line segments HI, IJ, and J are respectively detected.
A three-dimensional shadow can be added by extending the area to K and KL, and filling the extended area with black or halftone, or with a predetermined color or pattern.

【0003】従来、この種の画像処理装置としては、例
えば特開平2−290367号公報の従来例に示すよう
に、画像データを遅延した画像データ群から影画像また
は影画像領域を得たり、また、特開平2−290367
号公報の発明に示すように、影長データを遅延または計
数等することにより影領域を得るように構成されてい
る。
Conventionally, as this type of image processing apparatus, for example, as shown in a conventional example of Japanese Patent Application Laid-Open No. 2-290367, a shadow image or a shadow image area is obtained from an image data group in which image data is delayed, or JP-A-2-290367
As disclosed in the invention of the publication, the shadow area is obtained by delaying or counting the shadow length data.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来例では、影領域を黒またはハーフトーン、所定の色ま
たはパターンで塗りつぶすので、図23に示す例ではオ
リジナル画像の凹凸点P,Q,R,すなわち線分PQ,
QRに対応する影内部の位置を表現することができず、
凹凸感がないという問題がある。
However, in the above-described conventional example, since the shadow area is filled with black or halftone, a predetermined color or pattern, in the example shown in FIG. 23, the uneven points P, Q, R, and That is, the line segment PQ,
The position inside the shadow corresponding to QR cannot be expressed,
There is a problem that there is no unevenness.

【0005】本発明は上記従来の問題点に鑑み、凹凸を
有するオリジナル画像に影を付加する場合に影の凹凸感
を表現することができる画像処理装置を提供することを
目的とする。
In view of the above conventional problems, it is an object of the present invention to provide an image processing apparatus capable of expressing a feeling of unevenness of a shadow when adding a shadow to an original image having unevenness.

【0006】[0006]

【課題を解決するための手段】第1の手段は上記目的を
達成するために、影が付加されるオリジナル画像のエッ
ジを検出するエッジ検出手段と、前記エッジ検出手段に
より検出されたエッジの凹凸に応じた影模様を生成する
影生成手段とを備えたことを特徴とする。
In order to achieve the above object, a first means is an edge detecting means for detecting an edge of an original image to which a shadow is added, and an unevenness of the edge detected by the edge detecting means. And a shadow generating means for generating a shadow pattern according to the above.

【0007】第2の手段は、第1の手段の影生成手段が
前記エッジ検出手段により検出されたエッジを影方向に
シフトして複数のライン画像を生成することにより、影
模様を生成することを特徴とする。
The second means generates a shadow pattern by shifting the edge detected by the edge detecting means in the shadow direction by the shadow generating means of the first means to generate a plurality of line images. Is characterized by.

【0008】第3の手段は、影が付加されるオリジナル
画像の第1の方向の第1のエッジを検出する第1のエッ
ジ検出手段と、影が付加されるオリジナル画像の第2の
方向の第2のエッジを検出する第2のエッジ検出手段
と、前記第1、第2のエッジ検出手段によりそれぞれ検
出された第1、第2エッジにより、第1の方向の影と第
2の方向の影が異なるように影を生成する影生成手段と
を備えたことを特徴とする。
The third means includes first edge detecting means for detecting a first edge in the first direction of the original image to which a shadow is added, and first edge detecting means for detecting a first edge in the second direction of the original image to which a shadow is added. The second edge detecting means for detecting the second edge and the first and second edges detected by the first and second edge detecting means respectively cause the shadow in the first direction and the shadow in the second direction. And a shadow generating means for generating a shadow so that the shadows are different.

【0009】第4の手段は、第1または第3の手段の影
生成手段が画像パターンを変更することにより影を生成
することを特徴とする。
The fourth means is characterized in that the shadow generating means of the first or third means changes the image pattern to generate a shadow.

【0010】第5の手段は、第1または第3の手段の影
生成手段が画像濃度を変更することにより影を生成する
ことを特徴とする。
A fifth means is characterized in that the shadow generating means of the first or third means generates a shadow by changing the image density.

【0011】第6の手段は、第1または第3の手段の影
生成手段が画像の色を変更することにより影を生成する
ことを特徴とする。
The sixth means is characterized in that the shadow generating means of the first or third means changes the color of the image to generate a shadow.

【0012】[0012]

【作用】第1の手段では上記構成により、オリジナル画
像のエッジの凹凸に応じた影模様が生成されるので、凹
凸を有するオリジナル画像に影を付加する場合に影の凹
凸感を表現することができる。
According to the first means, the shadow pattern corresponding to the unevenness of the edge of the original image is generated by the above-described structure, so that the unevenness of the shadow can be expressed when adding the shadow to the original image having unevenness. it can.

【0013】第2の手段では、オリジナル画像のエッジ
が影方向にシフトされて生成された複数のライン画像に
より影模様が生成されるので、凹凸を有するオリジナル
画像に影を付加する場合に影の凹凸感を複数のライン画
像により表現することができる。
In the second means, since the shadow pattern is generated by a plurality of line images generated by shifting the edges of the original image in the shadow direction, the shadow pattern is added when the shadow is added to the original image having irregularities. The unevenness can be expressed by a plurality of line images.

【0014】第3の手段では、方向の異なるエッジの影
が異なるので、凹凸を有するオリジナル画像に影を付加
する場合に影の凹凸感を、異なる影により表現すること
ができる。
According to the third means, since the shadows of the edges having different directions are different, the unevenness of the shadow can be expressed by different shadows when adding the shadow to the original image having unevenness.

【0015】第4の手段では、画像パターンを変更する
ことにより影が生成されるので、凹凸を有するオリジナ
ル画像に影を付加する場合に影の凹凸感を、異なる画像
パターンで表現することができる。
According to the fourth means, since the shadow is generated by changing the image pattern, the unevenness of the shadow can be expressed by different image patterns when adding the shadow to the original image having unevenness. ..

【0016】第5の手段では、画像濃度を変更すること
により影が生成されるので、凹凸を有するオリジナル画
像に影を付加する場合に影の凹凸感を、異なる画像濃度
で表現することができる。
In the fifth means, since the shadow is generated by changing the image density, when adding the shadow to the original image having unevenness, the unevenness of the shadow can be expressed with different image density. ..

【0017】第6の手段では、画像の色を変更すること
により影が生成されるので、凹凸を有するオリジナル画
像に影を付加する場合に影の凹凸感を、異なる色で表現
することができる。
In the sixth means, since the shadow is generated by changing the color of the image, the unevenness of the shadow can be expressed by different colors when adding the shadow to the original image having unevenness. ..

【0018】[0018]

【実施例】以下、図面を参照して本発明の実施例を説明
する。図1は本発明に係る画像処理装置の一実施例を示
すブロック図、図2は図1の画像処理装置を備えたディ
ジタル複写機の概略を説明するための斜視図、図3は図
2のディジタル複写機における画像データと制御信号の
流れを説明するためのブロック図、図4は図2の読取部
の走査方向を示す説明図、図5は影が付加される記号の
画像データを示す説明図、図6は影付き画像を示す説明
図、図7は図6の影付き画像のエッジ画像を示す説明
図、図8は図1のエッジ検出回路の詳細な構成を示すブ
ロック図、図9は図1の影用エッジ発生回路のエッジ画
像群発生回路の詳細な構成を示すブロック図、図10は
図1の影用エッジ発生回路のエッジ画像群合成回路の詳
細な構成を示すブロック図、図11は図1の影付き画像
合成回路の詳細な構成を示すブロック図である。
Embodiments of the present invention will be described below with reference to the drawings. 1 is a block diagram showing an embodiment of an image processing apparatus according to the present invention, FIG. 2 is a perspective view for explaining the outline of a digital copying machine equipped with the image processing apparatus of FIG. 1, and FIG. FIG. 4 is a block diagram for explaining the flow of image data and a control signal in the digital copying machine, FIG. 4 is an explanatory diagram showing the scanning direction of the reading section of FIG. 2, and FIG. 5 is an explanation showing image data of symbols to which shadows are added. 6 is an explanatory diagram showing a shaded image, FIG. 7 is an explanatory diagram showing an edge image of the shaded image of FIG. 6, FIG. 8 is a block diagram showing a detailed configuration of the edge detection circuit of FIG. 1, and FIG. 1 is a block diagram showing a detailed configuration of an edge image group generation circuit of the shadow edge generation circuit of FIG. 1, and FIG. 10 is a block diagram showing a detailed configuration of an edge image group synthesis circuit of the shadow edge generation circuit of FIG. FIG. 11 shows a detailed configuration of the shaded image synthesizing circuit of FIG. It is a block diagram.

【0019】まず、図2および図3を参照して本実施例
の画像処理装置が適用されたディジタル複写機の構成を
説明する。画像処理を施される原稿は、読み取り面が下
向きになるように原稿台1上に載置され、読取部2によ
り読み取られる。読取部2はその詳細な構成が図示省略
されているが、原稿を照明するための光源と、原稿を主
走査(x)方向に主走査するためのCCDイメージセン
サと、原稿とCCDイメージセンサを副走査(y)方向
に相対的に移動して原稿を副走査方向に走査するための
機構系等を有する。この読取部2ではまた、CCDイメ
ージセンサにより読み取られた画像信号が増幅されてA
/D変換され、光源の光量むらやCCDイメージセンサ
の感度誤差に応じたシェーディング補正が施される。
First, the configuration of a digital copying machine to which the image processing apparatus of this embodiment is applied will be described with reference to FIGS. The document to be image-processed is placed on the document table 1 with its reading surface facing downward, and read by the reading unit 2. Although the detailed configuration of the reading unit 2 is omitted in the drawing, a light source for illuminating the original, a CCD image sensor for main scanning the original in the main scanning (x) direction, an original and a CCD image sensor are provided. It has a mechanism system or the like for relatively moving in the sub-scanning (y) direction to scan the document in the sub-scanning direction. In the reading unit 2, the image signal read by the CCD image sensor is also amplified and
/ D conversion is performed, and shading correction is performed according to the light amount unevenness of the light source and the sensitivity error of the CCD image sensor.

【0020】この読取部2により読み取られた画像デー
タは、画像処理部3により原稿画像の特徴に応じたフィ
ルタ処理、変倍処理、γ変換、階調処理等が施され、ま
た、後述するように文字等の画像に対して立体影が付加
され、書き込み部4により記録紙に記録される。書き込
み部4は電子写真方式のレーザビームプリンタで構成さ
れ、画像データをレーザビームにより変調してその静電
潜像を感光体上に形成した後トナーで現像し、このトナ
ー像をカセット4a,4bに予めセットされた記録紙に
転写して定着等する。操作部5は階調処理モード、記録
可能濃度、変倍率等に加えて立体影付加モードの各種条
件を予め設定可能であり、制御部6はこの操作部5を介
して設定された各種条件に応じて読取部2と、画像処理
部3と書き込み部4を制御する。
The image data read by the reading unit 2 is subjected to filter processing, scaling processing, γ conversion, gradation processing, etc. according to the characteristics of the original image by the image processing unit 3 and will be described later. A three-dimensional shadow is added to the image such as characters and is recorded on the recording paper by the writing unit 4. The writing unit 4 is composed of an electrophotographic laser beam printer, which modulates image data with a laser beam to form an electrostatic latent image on a photoconductor and then develops it with toner, and the toner images are formed into cassettes 4a and 4b. It is transferred to the recording paper set in advance and fixed. The operation unit 5 can preset various conditions of the three-dimensional shadow addition mode in addition to the gradation processing mode, the recordable density, the scaling factor, etc., and the control unit 6 can set various conditions set through the operation unit 5. The reading unit 2, the image processing unit 3, and the writing unit 4 are controlled accordingly.

【0021】つぎに、図1および図4〜図11を参照し
て本実施例の画像処理部3の構成を説明する。読取部2
は図4に示すように、CCDイメージセンサにより原稿
をライン毎に読み取り、原稿上の画像Aを読み取る場
合、図5に示すようにxy方向に分割された升目のよう
な画素毎に読み取る。なお、図4では画像Aの外枠のみ
が示されているが、実際には図6において点E,F,
G,P,Q,Rにより囲まれる画像Aの内部領域が黒で
あるものとする。
Next, the configuration of the image processing unit 3 of this embodiment will be described with reference to FIGS. 1 and 4 to 11. Reading unit 2
As shown in FIG. 4, when a document is read line by line with a CCD image sensor and an image A on the document is read, as shown in FIG. 5, it is read for each pixel like a grid divided in the xy directions. Although only the outer frame of the image A is shown in FIG. 4, the points E, F, and
The inner area of the image A surrounded by G, P, Q, and R is black.

【0022】図1に示すエッジ検出回路10では、図7
に示すようにこのオリジナル画像Aにおいて影付けされ
る線分GP,PQ,QR,REのエッジ画像E0が検出
される。なお、図7において画像Emは、画像E0
x、y方向に共にm(m=1,2〜)画素分だけ遅延し
た影付け用のエッジ画像を示し、この影画像Em は、図
6に示すように任意の画素分だけ遅延したエッジ画像を
合成した場合、数1の論理式により表すことができる。
The edge detection circuit 10 shown in FIG.
The edge image E0 of the line segments GP, PQ, QR, RE shaded in the original image A is detected as shown in FIG. Note that the image Em in FIG. 7, an image E 0 x, both m (m = 1,2~) in the y-direction shows an edge image for with shadow delayed by pixels, the shadow image E m is Figure When an edge image delayed by an arbitrary pixel is combined as shown in FIG. 6, it can be expressed by the logical expression of Expression 1.

【0023】[0023]

【数1】 K=(E3 +E4 )+(E7 +E8 )+(E11+E12) +…+(E27+E28)+(E31+E32) (但し、記号「+」はOR論理を示す) このエッジ検出回路10の詳細な構成を図8を参照して
説明すると、読取部2により読み取られたオリジナル画
像Aの2値化データ(黒=「1」、白=「0」)D
0 は、まず1ライン遅延バッファ11により1ライン分
遅延された後ANDゲート12の一方の入力端子に出力
される。したがって、1ライン遅延バッファ11の出力
端子の信号は、入力端子Di の信号に対してx方向の画
素位置が同一であり、y方向に1ライン前の画素データ
である。なお、この1ライン遅延バッファ11は例えば
日本電気株式会社のFIFOメモリ「μPD42505
C」により実現することができる。
## EQU1 ## K = (E 3 + E 4 ) + (E 7 + E 8 ) + (E 11 + E 12 ) + ... + (E 27 + E 28 ) + (E 31 + E 32 ) (However, the symbol “+” is A detailed structure of the edge detection circuit 10 will be described with reference to FIG. 8. Binary data (black = “1”, white = “0” of the original image A read by the reading unit 2 is described. )) D
0 is first delayed by one line by the one-line delay buffer 11 and then output to one input terminal of the AND gate 12. Therefore, the signal at the output terminal of the 1-line delay buffer 11 has the same pixel position in the x direction as the signal at the input terminal D i , and is the pixel data one line before in the y direction. The 1-line delay buffer 11 is, for example, a FIFO memory “μPD42505” of NEC Corporation.
It can be realized by "C".

【0024】2値化データD0はまた、インバータ13
を介してANDゲート12の他方の入力端子とANDゲ
ート15の一方の入力端子に出力され、2値化データD
0 は更に、Dフリップフロップ14により画素クロック
CKで1画素分遅延されてANDゲート15の他方の入
力端子に出力される。ANDゲート12、15の各出力
信号は、ORゲート16を介してエッジ画像E0 が出力
される。
The binarized data D0 is also sent to the inverter 13
Is output to the other input terminal of the AND gate 12 and one input terminal of the AND gate 15 via the
0 is further delayed by one pixel by the pixel clock CK by the D flip-flop 14 and output to the other input terminal of the AND gate 15. The output signals of the AND gates 12 and 15 are output to the edge image E 0 via the OR gate 16.

【0025】すなわち、ANDゲート12は現画素が
「0」かつ1ライン前の画素が「1」の場合に論理積信
号「1」を出力するので、図7に示す線分PQ、REの
ように副走査方向のエッジ画像が検出される。また、A
NDゲート12は現画素が「0」かつ1つ前の画素が
「1」の場合に論理積信号「1」を出力するので、図7
に示す線分GP,QRのように主走査方向のエッジ画像
が検出される。したがって、ORゲート16はこの主走
査方向と副走査方向の各エッジ画像の論理和により、両
方向のエッジ画像E0 を出力する。
That is, since the AND gate 12 outputs the logical product signal "1" when the current pixel is "0" and the pixel one line before is "1", the AND line 12 has the line segments PQ and RE shown in FIG. Then, the edge image in the sub-scanning direction is detected. Also, A
Since the ND gate 12 outputs a logical product signal "1" when the current pixel is "0" and the previous pixel is "1",
An edge image in the main scanning direction is detected like line segments GP and QR shown in FIG. Therefore, the OR gate 16 outputs the edge image E 0 in both directions by the logical sum of the edge images in the main scanning direction and the sub scanning direction.

【0026】図1に示す影用エッジ発生回路20では、
上記エッジ検出回路10により検出されたエッジ画像E
0 から、図7に示すようにx、y方向に共にm画素分だ
け遅延した影付け用のエッジ画像群(ライン画像群)E
mが生成されて合成される。この影用エッジ発生回路2
0の詳細な構成を図9および図10を参照して説明する
と、オリジナル画像Aのエッジ画像E0 は、まず1ライ
ン遅延バッファ201により1ライン分遅延された後、
Dフリップフロップ211により画素クロックCKで1
画素分遅延され、信号E1 として出力される。すなわ
ち、出力信号E1 は入力信号E0 に対して、xy方向と
もに1画素分ずれたライン画像である。
In the shadow edge generation circuit 20 shown in FIG.
Edge image E detected by the edge detection circuit 10
From 0 , as shown in FIG. 7, a shadowing edge image group (line image group) E delayed by m pixels in both the x and y directions
m is generated and synthesized. This shadow edge generation circuit 2
The detailed configuration of 0 will be described with reference to FIGS. 9 and 10. The edge image E 0 of the original image A is first delayed by one line by the one-line delay buffer 201, and then
1 by pixel clock CK by D flip-flop 211
It is delayed by the number of pixels and output as a signal E 1 . That is, the output signal E 1 is a line image that is shifted from the input signal E 0 by one pixel in the xy directions.

【0027】また、この信号E1 は1ライン遅延バッフ
ァ202により1ライン分遅延された後、Dフリップフ
ロップ212により画素クロックCKで1画素分遅延さ
れ、入力信号E0 に対してxy方向ともに2画素分ずれ
たライン画像E2 が出力される。したがって、1ライン
遅延バッファ201とDフリップフロップ211を複数
段設けることにより1〜m画素分ずれた信号E1〜Em
が出力される。
The signal E 1 is delayed by 1 line by the 1-line delay buffer 202 and then delayed by 1 pixel by the pixel clock CK by the D flip-flop 212, so that it is 2 in both the xy direction and the input signal E 0 . The line image E 2 shifted by the pixel is output. Therefore, by providing the 1-line delay buffer 201 and the D flip-flops 211 in a plurality of stages, signals E1 to Em that are shifted by 1 to m pixels are provided.
Is output.

【0028】そして、図6に示すように任意の画素分だ
け遅延した複数のエッジ画像を合成する場合、図10に
示すようにORゲート220の論理和信号により合成す
ることができ、この合成信号Kは前述の数1により表さ
れる。そして、この合成信号Kとオリジナル画像Aの信
号D0 は図11に示すように、ORゲート301により
合成することができ、この合成信号DKにより図6に示
すような影付き画像を生成することができる。なお、こ
の影付き画像の合成信号DKは、図3に示す書き込み部
4に出力され、記録紙に記録される。
When a plurality of edge images delayed by arbitrary pixels are combined as shown in FIG. 6, they can be combined by an OR signal of the OR gate 220 as shown in FIG. K is represented by the above-mentioned equation 1. The synthesized signal K and the signal D 0 of the original image A can be synthesized by the OR gate 301 as shown in FIG. 11, and the shaded image as shown in FIG. 6 can be generated by the synthesized signal DK. You can The composite signal DK of the shaded image is output to the writing unit 4 shown in FIG. 3 and recorded on recording paper.

【0029】したがって、上記実施例によれば、エッジ
検出回路10によりオリジナル画像Aの2値化データD
0 によりエッジ画像E0 を検出し、影用エッジ発生回路
20によりこのエッジ画像E0 からx、y方向に共にm
画素分だけ遅延した影付け用のエッジ画像群Em を生成
して任意の画素分だけ遅延した複数のエッジ画像を合成
し、影付き画像合成回路30のORゲート301により
影付き文字を合成するので、図6に示すようにオリジナ
ル画像Aの凹凸点すなわち線分PQ,QRに対応する影
内部の位置を表現することができる。
Therefore, according to the above embodiment, the edge detection circuit 10 causes the binarized data D of the original image A to be obtained.
The edge image E 0 is detected by 0 , and the shadow edge generation circuit 20 outputs m from the edge image E 0 in both the x and y directions.
An edge image group E m for shadowing delayed by pixels is generated to synthesize a plurality of edge images delayed by arbitrary pixels, and a shadowed character is synthesized by the OR gate 301 of the shaded image synthesis circuit 30. Therefore, as shown in FIG. 6, the concave / convex points of the original image A, that is, the positions inside the shadow corresponding to the line segments PQ and QR can be expressed.

【0030】図12は第2の実施例における影付き文字
を示す。図12においてD0 はオリジナル画像、D1
4 ,D7 は白領域、D2 ,D3 ,D5 ,D6,D8
9 は黒領域を示し、白黒領域D1 〜D9 と黒領域
2 ,D3 ,D5 ,D6 ,D8 ,D9 によりオリジナル
画像D0 の影が形成されている。この実施例では、オリ
ジナル画像Aのエッジ画像E0 や影付け用のエッジ画像
群Em を生成しないで、オリジナル画像Aの2値化デー
タD0 により遅延信号Dm (m=1,2,3〜)を生成
し、この遅延信号Dm により白黒の影を形成することが
できる。この場合の影画像は下記の式(2)に示す論理
式で表すことができ、数2における数3は、図23に示
す従来例における影付け用の一種の論理式であり、数3
における数4は、エッジ画像E0に相似の形状の白領域
D1、D4、D7を生成するための論理式である。
FIG. 12 shows shaded characters in the second embodiment. In FIG. 12, D 0 is the original image, D 1 ,
D 4 , D 7 are white areas, D 2 , D 3 , D 5 , D 6 , D 8 ,
D 9 indicates a black area, and the black and white areas D 1 to D 9 and the black areas D 2 , D 3 , D 5 , D 6 , D 8 and D 9 form a shadow of the original image D 0 . In this embodiment, without generating an edge image group E m for the edge image E 0 and shadow of the original image A, the delay signal D m (m = 1,2 by binary data D 0 of the original image A, 3) is generated, and a black and white shadow can be formed by the delayed signal D m . The shadow image in this case can be expressed by the logical expression shown in the following expression (2). The mathematical expression 3 in the mathematical expression 2 is a kind of logical expression for shadowing in the conventional example shown in FIG.
4 is a logical expression for generating white areas D1, D4, D7 having a shape similar to the edge image E0.

【0031】[0031]

【数2】 [Equation 2]

【0032】[0032]

【数3】 [Equation 3]

【0033】[0033]

【数4】 [Equation 4]

【0034】オリジナル画像Aの2値化データD0 によ
り遅延信号Dm を生成する方法としては、第1に実施例
において影付け用のエッジ画像群Em を生成する回路
(図9)で生成することができ、また、数2に示すK
は、AND、ORの論理回路を組み合わせることにより
容易に生成することができる。
As a method of generating the delay signal D m from the binarized data D 0 of the original image A, in the first embodiment, a circuit (FIG. 9) for generating the edge image group E m for shadowing is used. Can be done, and K shown in Equation 2
Can be easily generated by combining AND and OR logic circuits.

【0035】なお、本発明は、上記実施例において説明
した論理式および論理回路や影の方向や長さに限定され
ず、種々の変形が可能である。また、影画像の濃さや色
も変更することができ、例えば図13に示すように影領
域から影画像を間引いて白領域を形成する間隔をオリジ
ナル画像D0 からの遅延量の大小に関連付けることによ
り、ダイナミックで凹凸感のある影付き画像を生成する
ことができる。
The present invention is not limited to the logical expressions and logical circuits described in the above embodiments and the direction and length of the shadow, and various modifications are possible. Further, the density and color of the shadow image can be changed. For example, as shown in FIG. 13, the interval for thinning the shadow image from the shadow region to form a white region is associated with the magnitude of the delay amount from the original image D 0. As a result, it is possible to generate a dynamic shaded image with a feeling of unevenness.

【0036】つぎに、図14〜図22を参照して第3の
実施例を説明する。図14は影付き画像を示す説明図、
図15は影用の右エッジ画像を生成する動作を示す説明
図、図16は影用の下エッジ画像を生成する動作を示す
説明図、図17はオリジナル画像の左と下の各エッジ画
像を検出するエッジ検出回路を示すブロック図、図18
はパターン領域発生回路を示すブロック図、図19は影
付き画像合成回路を示すブロック図、図20は第1のパ
ターンを示す説明図、図21は第2のパターンを示す説
明図、図22はパターン発生回路のアドレス発生回路を
示すブロック図である。
Next, a third embodiment will be described with reference to FIGS. FIG. 14 is an explanatory diagram showing a shaded image,
FIG. 15 is an explanatory diagram showing an operation of generating a right edge image for shadow, FIG. 16 is an explanatory diagram showing an operation of generating a lower edge image for shadow, and FIG. 17 is a left and bottom edge image of the original image. FIG. 18 is a block diagram showing an edge detection circuit for detection.
Is a block diagram showing a pattern area generating circuit, FIG. 19 is a block diagram showing a shaded image synthesizing circuit, FIG. 20 is an explanatory diagram showing a first pattern, FIG. 21 is an explanatory diagram showing a second pattern, and FIG. It is a block diagram showing an address generation circuit of the pattern generation circuit.

【0037】この第3の実施例では図14に示すよう
に、右向きの影を第1のパターンRKで形成し、下向き
の影を第2のパターンUKで形成することにより、向き
が異なるエッジの影を異なるパターンRK, UKで形成
するように構成されている。なお、人間は微小面積にお
ける白と黒の面積比を全体の濃度として感じるという視
覚特性を有するので、オリジナル画像Dの凹凸点P,
Q,Rに対応する影の内部を第1のパターンRKと第2
のパターンUKの境界線として表現することができるの
で、影の内部においても凹凸感のある影付き画像を表現
することができる。
In the third embodiment, as shown in FIG. 14, a rightward shadow is formed by the first pattern RK and a downward shadow is formed by the second pattern UK, so that edges of different directions are formed. The shadows are formed to have different patterns RK and UK. Since humans have the visual characteristic that the area ratio of white and black in a small area is perceived as the overall density, the uneven points P of the original image D,
The first pattern RK and the second pattern are drawn inside the shadows corresponding to Q and R.
Since it can be expressed as a boundary line of the pattern UK, it is possible to express a shaded image having unevenness even inside the shadow.

【0038】つぎに、この第3の実施例の構成および動
作を詳細に説明すると、まず図15に示すようにオリジ
ナル画像Dの右エッジ画像DRからx、y方向にともに
m画素分遅延した影用の右エッジ画像DRm までの第1
のパターンRKの領域が生成され、また、図16に示す
ようにオリジナル画像Dの下エッジ画像DUからx、y
方向にともにm画素分遅延した影用の下エッジ画像DU
m までの第2のパターンUKの領域が生成される。
Next, the configuration and operation of the third embodiment will be described in detail. First, as shown in FIG. 15, a shadow delayed from the right edge image DR of the original image D by m pixels in both the x and y directions. First right edge image DR m up to
Region of the pattern RK of the original image D is generated from the lower edge image DU of the original image D as shown in FIG.
Lower edge image DU for shadow delayed by m pixels in both directions
Regions of the second pattern UK up to m are generated.

【0039】この回路構成を図17および図18を参照
して説明すると、まず図17に示すエッジ検出回路10
aによりオリジナル画像の左エッジ画像DRと下エッジ
画像DUが独立して検出される。すなわちオリジナル画
像Dの信号は、Dフリップフロップ101により画素ク
ロックCKで1画素分遅延された後ANDゲート102
の一方の入力端子に印加され、また、インバータ103
を介してANDゲート102の他方の入力端子と3端子
入力のANDゲート106の1つの入力端子に印加さ
れ、更に、1ライン遅延素子104により遅延された後
ANDゲート106の1つの入力端子に印加される。
This circuit configuration will be described with reference to FIGS. 17 and 18. First, the edge detection circuit 10 shown in FIG.
The left edge image DR and the lower edge image DU of the original image are independently detected by a. That is, the signal of the original image D is delayed by one pixel by the pixel clock CK by the D flip-flop 101, and then the AND gate 102.
Applied to one input terminal of the
Is applied to the other input terminal of the AND gate 102 and one input terminal of the AND gate 106 having a three-terminal input, and after being delayed by the one-line delay element 104, applied to one input terminal of the AND gate 106. To be done.

【0040】そして、ANDゲート102の左エッジ画
像信号DRは、インバータ105を介してANDゲート
106の1つの入力端子に印加され、ANDゲート10
6から下エッジ画像信号DUが出力される。この動作は
図8に示すエッジ検出回路10の動作とほぼ同一である
ので、その詳細な説明を省略するが、インバータ105
は右エッジであって下エッジの場合に、ANDゲート1
06が下エッジ画像信号DUを出力しないように用いら
れている。そして、図18に示すパターン領域発生回路
40により、左エッジ画像信号DRから右エッジの影用
の領域信号DRKが生成される。なお、前段の1ライン
遅延素子201,202〜とDフリップフロップ21
1,212〜は、図9に示す影用エッジ発生回路20と
同一であるので、各Dフリップフロップ211,212
〜からは、左エッジ画像信号DRからx、y方向に共に
m(m=1,2…)画素分だけ遅延した影付け用のエッ
ジ画像DR1 ,DR2 〜が生成される。したがって、こ
の影用のエッジ画像DR1 ,DR2 〜をORゲート22
1の論理和により右エッジの影用の領域信号DRKに合
成することができる。また、図示省略されているが、同
様な回路を用い、下エッジ画像信号DUから下エッジの
影用の領域信号DUKに合成することができ、各論理式
をそれぞれ数5、数6に示す。
The left edge image signal DR of the AND gate 102 is applied to one input terminal of the AND gate 106 via the inverter 105, and the AND gate 10
From 6, the lower edge image signal DU is output. Since this operation is almost the same as the operation of the edge detection circuit 10 shown in FIG. 8, a detailed description thereof will be omitted, but the inverter 105
Is the right edge and the bottom edge, AND gate 1
06 is used so as not to output the lower edge image signal DU. Then, the pattern region generation circuit 40 shown in FIG. 18 generates the region signal DRK for the shadow of the right edge from the left edge image signal DR. In addition, the 1-line delay elements 201 and 202 of the preceding stage and the D flip-flop 21.
1 to 212 are the same as the shadow edge generation circuit 20 shown in FIG.
Are generated edge images DR 1 and DR 2 for shadowing delayed from the left edge image signal DR by m (m = 1, 2 ...) Pixels in both the x and y directions. Therefore, the edge images DR 1 and DR 2 for shadows are OR gates 22.
The logical sum of 1 can be combined into the shadow region signal DRK of the right edge. Although not shown, a similar circuit can be used to combine the lower edge image signal DU into the shadow edge area signal DUK of the lower edge, and the respective logical expressions are shown in Expressions 5 and 6, respectively.

【0041】[0041]

【数5】 DRK=DR1 +DR2 +…DRm +…+DRM ## EQU00005 ## DRK = DR 1 + DR 2 + ... DR m + ... + DR M

【0042】[0042]

【数6】 DUK=DU1 +DU2 +…DUm +…+DUM つぎに、図19〜図22を参照して影付き画像合成回路
30aを説明すると、パターン発生回路41, 42は、
図22に示すアドレス発生回路からのx、y方向の画素
アドレス信号により、それぞれ図20、図21に示すよ
うに2×2画素を1つの単位とする第1のパターンR
K、第2のパターンUKを繰り返して発生するように構
成されている。そして、この第1のパターンRKは、右
エッジの影用の領域信号DRKによりANDゲート43
から出力され、第2のパターンUKは、下エッジの影用
の領域信号DUKによりANDゲート44から出力さ
れ、ついで、ORゲート45によりオリジナル画像D
と、第1のパターンRKの右向きの影と、第2のパター
ンUKの下向きの影が合成される。
[6] DUK = DU 1 + DU 2 + ... DU m + ... + DU M Next, explaining the shaded image synthesizing circuit 30a with reference to FIGS. 19 to 22, the pattern generating circuit 41, 42,
According to the pixel address signals in the x and y directions from the address generation circuit shown in FIG. 22, the first pattern R having 2 × 2 pixels as one unit as shown in FIGS.
K and the second pattern UK are repeatedly generated. Then, this first pattern RK is AND gate 43 by the area signal DRK for the shadow of the right edge.
The second pattern UK is output from the AND gate 44 by the area signal DUK for the shadow of the lower edge, and then the original image D is output by the OR gate 45.
And the rightward shadow of the first pattern RK and the downward shadow of the second pattern UK are combined.

【0043】なお、図22に示すアドレス発生回路で
は、x方向の画素アドレス信号の最下位ビットLSBで
ある信号X0 と、y方向の画素アドレス信号の最下位ビ
ットLSBである信号Y0 の排他的論理和信号がXOR
ゲート46を介してパターン発生回路41に印加され、
信号X0 , 0 の論理和信号がANDゲート47を介し
てパターン発生回路42に印加される。したがって、パ
ターン発生回路41は図20に示すような第1のパター
ンRKを発生し、パターン発生回路42は図21に示す
ような第2のパターンUKを発生する。
In the address generating circuit shown in FIG. 22, the signal X 0 which is the least significant bit LSB of the pixel address signal in the x direction and the signal Y 0 which is the least significant bit LSB of the pixel address signal in the y direction are exclusive. Logical OR signal is XOR
Applied to the pattern generation circuit 41 through the gate 46,
The logical sum signal of the signals X 0 and Y 0 is applied to the pattern generation circuit 42 via the AND gate 47. Therefore, the pattern generating circuit 41 generates the first pattern RK as shown in FIG. 20, and the pattern generating circuit 42 generates the second pattern UK as shown in FIG.

【0044】したがって、この第3の実施例においても
同様に、オリジナル画像Dの右向きの影を第1のパター
ンRKで形成し、下向きの影を第2のパターンUKで形
成するので、図14に示すようにオリジナル画像Aの凹
凸点P, , Rすなわち線分PQ, QRに対応する影内
部の位置を表現することができる。
Therefore, in the third embodiment as well, the rightward shadow of the original image D is formed by the first pattern RK and the downward shadow is formed by the second pattern UK. As shown, it is possible to represent the positions inside the shadow corresponding to the uneven points P , Q , R of the original image A , that is, the line segments PQ , QR.

【0045】また、この第3の実施例の場合にも同様
に、論理式および論理回路や影の方向や長さに限定され
ず、種々の変形が可能であり、また、図20、図21に
示すようなパターンに限定されず、影画像の濃さや色も
変更することにより、方向が異なる影を表現するように
してもよい。なお、上記第3の実施例では、オリジナル
画像の2値化データにより影画像を生成するように構成
されているが、濃度の階調を表現可能な多値画像データ
を有する装置や、多値記録可能な書き込み部を有する装
置では、方向が異なる影を異なる濃度で表現することが
できる。
Similarly, in the case of the third embodiment, various modifications are possible without being limited to the logical expression, the logical circuit, the direction and length of the shadow, and FIGS. 20 and 21. The pattern is not limited to the pattern shown in (1), and the shadow and the color of the shadow image may be changed to express shadows having different directions. In addition, in the third embodiment, the shadow image is generated by the binarized data of the original image. However, a device having multi-valued image data capable of expressing the gradation of the density or a multi-valued image data is used. A device having a recordable writing unit can represent shadows in different directions with different densities.

【0046】[0046]

【発明の効果】以上説明したように、請求項1記載の発
明は、影が付加されるオリジナル画像のエッジを検出す
るエッジ検出手段と、前記エッジ検出手段により検出さ
れたエッジの凹凸に応じた影模様を生成する影生成手段
とを備えたので、凹凸を有するオリジナル画像に影を付
加する場合に影の凹凸感を表現することができる。
As described above, the invention according to claim 1 responds to the edge detecting means for detecting the edge of the original image to which the shadow is added, and the unevenness of the edge detected by the edge detecting means. Since the shadow generating means for generating a shadow pattern is provided, it is possible to express the unevenness of the shadow when adding the shadow to the original image having the unevenness.

【0047】請求項2記載の発明は、請求項1記載の影
生成手段が前記エッジ検出手段により検出されたエッジ
を影方向にシフトして複数のライン画像を生成すること
により、影模様を生成するので、凹凸を有するオリジナ
ル画像に影を付加する場合に影の凹凸感を複数のライン
画像により表現することができる。
According to a second aspect of the present invention, the shadow generation means according to the first aspect shifts the edges detected by the edge detection means in the shadow direction to generate a plurality of line images, thereby generating a shadow pattern. Therefore, when a shadow is added to an original image having unevenness, the unevenness of the shadow can be expressed by a plurality of line images.

【0048】請求項3記載の発明は、影が付加されるオ
リジナル画像の第1の方向の第1のエッジを検出する第
1のエッジ検出手段と、影が付加されるオリジナル画像
の第2の方向の第2のエッジを検出する第2のエッジ検
出手段と、前記第1、第2のエッジ検出手段によりそれ
ぞれ検出された第1、第2エッジにより、第1の方向の
影と第2の方向の影が異なるように影を生成する影生成
手段とを備えたので、凹凸を有するオリジナル画像に影
を付加する場合に影の凹凸感を、異なる影により表現す
ることができる。
According to a third aspect of the present invention, first edge detecting means for detecting a first edge in the first direction of the original image to which a shadow is added, and second edge detecting means of the original image to which a shadow is added. The second edge detecting means for detecting the second edge in the first direction and the first and second edges detected by the first and second edge detecting means respectively cause the shadow and the second shadow in the first direction. Since the shadow generating means for generating a shadow so that the shadows in different directions are provided is provided, the unevenness of the shadow can be expressed by different shadows when adding a shadow to an original image having unevenness.

【0049】請求項4記載の発明は、請求項1または3
記載の影生成手段が画像パターンを変更することにより
影を生成するので、凹凸を有するオリジナル画像に影を
付加する場合に影の凹凸感を、異なる画像パターンで表
現することができる。
The invention according to claim 4 is the invention according to claim 1 or 3.
Since the described shadow generating unit generates a shadow by changing the image pattern, when the shadow is added to the original image having the unevenness, the unevenness of the shadow can be expressed by different image patterns.

【0050】請求項5記載の発明は、請求項1または3
記載の影生成手段が画像濃度を変更することにより影を
生成するので、凹凸を有するオリジナル画像に影を付加
する場合に影の凹凸感を、異なる画像濃度で表現するこ
とができる。
The invention according to claim 5 is the invention according to claim 1 or 3.
Since the described shadow generation means generates a shadow by changing the image density, when adding a shadow to an original image having unevenness, the unevenness of the shadow can be expressed with different image densities.

【0051】請求項6記載の発明は、請求項1または3
記載の影生成手段が画像の色を変更することにより影を
生成するので、凹凸を有するオリジナル画像に影を付加
する場合に影の凹凸感を、異なる色で表現することがで
きる。
The invention according to claim 6 is the same as claim 1 or 3
Since the described shadow generating means generates a shadow by changing the color of the image, the unevenness of the shadow can be expressed by different colors when adding the shadow to the original image having unevenness.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る画像処理装置の一実施例を示すブ
ロック図である。
FIG. 1 is a block diagram showing an embodiment of an image processing apparatus according to the present invention.

【図2】図1の画像処理装置を備えたディジタル複写機
の概略を説明するための斜視図である。
FIG. 2 is a perspective view for explaining the outline of a digital copying machine including the image processing apparatus of FIG.

【図3】図2のディジタル複写機における画像データと
制御信号の流れを説明するためのブロック図である。
3 is a block diagram for explaining the flow of image data and control signals in the digital copying machine of FIG.

【図4】図2の読取部の走査方向を示す説明図である。FIG. 4 is an explanatory diagram showing a scanning direction of a reading unit in FIG.

【図5】影が付加される記号の画像データを示す説明図
である。
FIG. 5 is an explanatory diagram showing image data of a symbol to which a shadow is added.

【図6】影付き画像を示す説明図である。FIG. 6 is an explanatory diagram showing a shaded image.

【図7】図6の影付き画像のエッジ画像を示す説明図で
ある。
7 is an explanatory diagram showing an edge image of the shaded image of FIG.

【図8】図1のエッジ検出回路の詳細な構成を示すブロ
ック図である。
FIG. 8 is a block diagram showing a detailed configuration of the edge detection circuit of FIG.

【図9】図1の影用エッジ発生回路のエッジ画像群発生
回路の詳細な構成を示すブロック図である。
9 is a block diagram showing a detailed configuration of an edge image group generation circuit of the shadow edge generation circuit of FIG.

【図10】図1の影用エッジ発生回路のエッジ画像群合
成回路の詳細な構成を示すブロック図である。
10 is a block diagram showing a detailed configuration of an edge image group combining circuit of the shadow edge generating circuit of FIG.

【図11】図1の影付き画像合成回路の詳細な構成を示
すブロック図である。
11 is a block diagram showing a detailed configuration of a shaded image synthesizing circuit in FIG. 1. FIG.

【図12】第2の実施例の影付き画像を示す説明図であ
る。
FIG. 12 is an explanatory diagram showing a shaded image of the second embodiment.

【図13】第2の実施例の影付き画像の変形例を示す説
明図である。
FIG. 13 is an explanatory diagram showing a modified example of the shaded image of the second embodiment.

【図14】第3の実施例の影付き画像を示す説明図であ
る。
FIG. 14 is an explanatory diagram showing a shaded image of the third embodiment.

【図15】影用の右エッジ画像を生成する動作を示す説
明図である。
FIG. 15 is an explanatory diagram showing an operation of generating a right edge image for a shadow.

【図16】影用の下エッジ画像を生成する動作を示す説
明図である。
FIG. 16 is an explanatory diagram showing an operation of generating a lower edge image for shadow.

【図17】オリジナル画像の左と下の各エッジ画像を検
出するエッジ検出回路を示すブロック図である。
FIG. 17 is a block diagram showing an edge detection circuit that detects edge images on the left and bottom of the original image.

【図18】パターン領域発生回路を示すブロック図であ
る。
FIG. 18 is a block diagram showing a pattern area generation circuit.

【図19】影付き画像合成回路を示すブロック図であ
る。
FIG. 19 is a block diagram showing a shaded image combining circuit.

【図20】第1のパターンを示す説明図である。FIG. 20 is an explanatory diagram showing a first pattern.

【図21】第2のパターンを示す説明図である。FIG. 21 is an explanatory diagram showing a second pattern.

【図22】パターン発生回路のアドレス発生回路を示す
ブロック図である。
FIG. 22 is a block diagram showing an address generation circuit of the pattern generation circuit.

【図23】従来例における影付き画像を示す説明図であ
る。
FIG. 23 is an explanatory diagram showing a shaded image in a conventional example.

【符号の説明】[Explanation of symbols]

10,10a エッジ検出回路 20 影用エッジ発生回路 30,30a 影付き画像合成回路 40 パターン領域発生回路 10, 10a Edge detection circuit 20 Shadow edge generation circuit 30, 30a Shadowed image composition circuit 40 Pattern area generation circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H04N 1/387 8839−5C // G09G 5/36 8121−5G ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H04N 1/387 8839-5C // G09G 5/36 8121-5G

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 オリジナル画像の少なくとも一部から一
定の方向にシフトした領域に影画像を形成する画像処理
装置において、 影が付加されるオリジナル画像のエッジを検出するエッ
ジ検出手段と、 前記エッジ検出手段により検出されたエッジの凹凸に応
じた影模様を生成する影生成手段と、を備えていること
を特徴とする画像処理装置。
1. An image processing device for forming a shadow image in a region shifted from at least a part of an original image in a certain direction, the edge detecting means detecting an edge of an original image to which a shadow is added, and the edge detection. An image processing apparatus, comprising: a shadow generation unit that generates a shadow pattern according to the unevenness of the edges detected by the unit.
【請求項2】 前記影生成手段は、前記エッジ検出手段
により検出されたエッジを影方向にシフトして複数のラ
イン画像を生成することにより、影模様を生成すること
を特徴とする請求項1記載の画像処理装置。
2. The shadow generating means generates a shadow pattern by shifting an edge detected by the edge detecting means in a shadow direction to generate a plurality of line images. The image processing device described.
【請求項3】 オリジナル画像の少なくとも一部から一
定の方向にシフトした領域に影画像を形成する画像処理
装置において、 影が付加されるオリジナル画像の第1の方向の第1のエ
ッジを検出する第1のエッジ検出手段と、 影が付加されるオリジナル画像の第2の方向の第2のエ
ッジを検出する第2のエッジ検出手段と、 前記第1、第2のエッジ検出手段によりそれぞれ検出さ
れた第1、第2エッジにより、第1の方向の影と第2の
方向の影が異なるように影を生成する影生成手段と、を
備えていることを特徴とする画像処理装置。
3. An image processing apparatus for forming a shadow image in a region shifted in a certain direction from at least a part of an original image, wherein a first edge in a first direction of the original image to which a shadow is added is detected. First edge detecting means, second edge detecting means for detecting a second edge in the second direction of the original image to which a shadow is added, and the first and second edge detecting means respectively detect the second edge. An image processing apparatus comprising: a first and a second edge; and a shadow generating unit that generates a shadow so that the shadow in the first direction and the shadow in the second direction are different from each other.
【請求項4】 前記影生成手段は、画像パターンを変更
することにより影を生成することを特徴とする請求項1
および3のいずれかに記載の画像処理装置。
4. The shadow generating means generates a shadow by changing an image pattern.
5. The image processing device according to any one of 3 and 3.
【請求項5】 前記影生成手段は、画像濃度を変更する
ことにより影を生成することを特徴とする請求項1およ
び3のいずれかに記載の画像処理装置。
5. The image processing apparatus according to claim 1, wherein the shadow generating unit generates a shadow by changing an image density.
【請求項6】 前記影生成手段は、画像の色を変更する
ことにより影を生成することを特徴とする請求項1およ
び3のいずれかに記載の画像処理装置。
6. The image processing apparatus according to claim 1, wherein the shadow generation unit generates a shadow by changing a color of the image.
JP3335470A 1991-11-26 1991-11-26 Image processor Pending JPH05151353A (en)

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