JPH05143529A - Data transfer control system - Google Patents
Data transfer control systemInfo
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- JPH05143529A JPH05143529A JP30619091A JP30619091A JPH05143529A JP H05143529 A JPH05143529 A JP H05143529A JP 30619091 A JP30619091 A JP 30619091A JP 30619091 A JP30619091 A JP 30619091A JP H05143529 A JPH05143529 A JP H05143529A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電子計算機における
データ転送制御方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer control system in an electronic computer.
【０００２】[0002]
【従来の技術】図２は、従来のデータ転送制御方式の一
例を示すブロック構成図である。同図において、１は、
システムバスであって、このシステムバス１に第１マス
タ２と第２マスタ３とメモリ４とシステムバス制御回路
５とが接続されている。ここで、マスタとは、能動的に
自らバス権要求を外部のバス権調停回路に出せるもの
（例えば、ＤＭＡコントローラとかＣＰＵなど）をい
う。2. Description of the Related Art FIG. 2 is a block diagram showing an example of a conventional data transfer control system. In the figure, 1 is
A system bus, to which a first master 2, a second master 3, a memory 4 and a system bus control circuit 5 are connected. Here, the master is one that can actively issue a bus right request to an external bus right arbitration circuit (for example, a DMA controller or a CPU).
【０００３】このような構成のもとに従来、第１マスタ
２と第２マスタ３が共に、常にサイクルスチール転送に
より、メモリアクセスする必要がある場合、先ず第１マ
スタ２，第２マスタ３が夫々システムバス制御回路５に
バス使用許可を要求する。次にシステムバス制御回路５
により、システムバス１の使用が許可された、どちらか
一方のマスタがメモリ４にアクセスできる。その一方の
マスタによるメモリアクセスが終了すると、他方のマス
タがシステムバス制御回路５によりシステムバス１の使
用が許可され、メモリアクセスを行なえる。このように
して、第１マスタ２と第２マスタ３のアクセスを要求ア
クセス数になるまで一度ずつ交互に繰り返して行なう。Under such a structure, conventionally, when both the first master 2 and the second master 3 always need to access the memory by the cycle steal transfer, the first master 2 and the second master 3 are first Each requests the system bus control circuit 5 for permission to use the bus. Next, the system bus control circuit 5
As a result, either one of the masters permitted to use the system bus 1 can access the memory 4. When the memory access by the one master is completed, the other master is permitted to use the system bus 1 by the system bus control circuit 5 and can perform the memory access. In this way, the first master 2 and the second master 3 are alternately and repeatedly accessed until the requested access number is reached.
【０００４】このような方法による従来のデータ転送例
を図３に示す。図３においては、第１マスタ２がシステ
ムバス制御回路５により、システムバス１の使用が許可
され、第１マスタデータ２ａを転送すると、次に第２マ
スタ３が、システムバス制御回路５により、システムバ
ス１の使用が許可され、第２マスタデータ３ａの転送を
行なう。同様に、第２マスタ３のデータ転送の次に第１
マスタ２のデータ２ｂの転送を行なうというように、第
１マスタ２と第２マスタ３が交互にデータ転送を行なっ
ている様子が示されている。FIG. 3 shows an example of conventional data transfer by such a method. In FIG. 3, when the first master 2 is permitted to use the system bus 1 by the system bus control circuit 5 and the first master data 2a is transferred, the second master 3 is then controlled by the system bus control circuit 5. The use of the system bus 1 is permitted and the second master data 3a is transferred. Similarly, after the data transfer of the second master 3, the first
It is shown that the first master 2 and the second master 3 are alternately transferring data such that the data 2b of the master 2 is transferred.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ転送制御方式では、一方のマスタ、例え
ば第１マスタ２が、他方のマスタ、例えば第２マスタ３
よりも単位時間当たりに、より多くのデータ転送を行な
う必要があるシステムの場合、第１マスタ２が必要量の
データ転送ができずオーバランエラーとなる問題点があ
った。However, in the above-mentioned conventional data transfer control method, one master, for example, the first master 2 and the other master, for example, the second master 3, are used.
In the case of a system that needs to transfer more data per unit time than the above, there is a problem that the first master 2 cannot transfer the required amount of data and an overrun error occurs.
【０００６】この発明は、以上述べた従来の問題点に鑑
み、データ転送を行なうマスタが必要量のデータ転送を
することができ、汎用性を持たせた方法で、オーバラン
エラーの発生を防止することができるようにしたデータ
転送制御方式を提供することを目的とする。In view of the conventional problems described above, the present invention prevents the occurrence of an overrun error by a versatile method in which a master for data transfer can transfer a required amount of data. It is an object of the present invention to provide a data transfer control method that enables the above.
【０００７】[0007]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明ではシステムバスに複数のマスタとメモリ
とシステムバス制御回路が接続され、データ転送を行う
複数のマスタがシステムバス制御回路によりシステムバ
スの使用許可を得てデータ転送を行うデータ転送制御方
式において、前記複数のマスタのうち単位時間当たりの
データ転送量を所定の割合に増加したいマスタに、前記
所定の割合に応じた数値を記憶する記憶回路と、システ
ムバス使用要求信号をシステムバス制御回路に送出し、
かつ該システムバス制御回路のバス使用許可を得て、デ
ータ転送制御を行う転送制御回路と、この転送制御回路
からの出力と、前記記憶回路に設定しておいた数値に基
づき、所定のタイミングで前記システムバス使用要求信
号を一定時間保持するためのシステムバス使用要求制御
回路とを備えたものである。In order to solve the above-mentioned problems, according to the present invention, a plurality of masters, memories and a system bus control circuit are connected to a system bus, and a plurality of masters for data transfer are connected to the system bus control circuit. In the data transfer control method in which the data transfer is performed by obtaining the permission to use the system bus, the master that wants to increase the data transfer amount per unit time to a predetermined rate among the plurality of masters has a numerical value according to the predetermined rate. And a storage circuit for storing a system bus use request signal to the system bus control circuit,
At the predetermined timing, the transfer control circuit that controls the data transfer by obtaining the bus use permission of the system bus control circuit, the output from the transfer control circuit, and the numerical value set in the storage circuit And a system bus use request control circuit for holding the system bus use request signal for a certain period of time.
【０００８】[0008]
【作用】前記構成により、単位時間当たりのデータ転送
量を所定の割合に増加したいマスタには、その所定の割
合に見合った任意の整数を書き込み、保持する機能と、
システムバス使用要求信号を保持する機能を持った回路
が設けられている。従って、転送制御回路からの出力に
基づき、データ転送サイクルの所定のタイミングで、転
送制御回路の送出するシステムバス使用要求信号を一定
時間保持することができるので、この一定時間当たりの
データ転送量を所定の割合に増加したいマスタは、連続
してデータ転送を行うことができる。よって、単位時間
当たりのデータ転送量の割合を増加することができ、オ
ーバーランエラーの発生を防止することができる。With the above structure, a master which wants to increase the data transfer amount per unit time to a predetermined rate writes and holds an arbitrary integer corresponding to the predetermined rate,
A circuit having a function of holding a system bus use request signal is provided. Therefore, based on the output from the transfer control circuit, the system bus use request signal sent by the transfer control circuit can be held for a certain period of time at a predetermined timing of the data transfer cycle. A master who wants to increase the data at a predetermined rate can continuously perform data transfer. Therefore, the ratio of the data transfer amount per unit time can be increased, and the occurrence of an overrun error can be prevented.
【０００９】[0009]
【実施例】次に、本発明の実施例につき、図面を用いて
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１０】図１は、本発明によるデータ転送制御方式
の一実施例を示すブロック構成図である。同図におい
て、図２と同一あるいは、相当部分には同符号を用いて
いる。FIG. 1 is a block diagram showing an embodiment of a data transfer control system according to the present invention. In the figure, the same reference numerals are used for the same or corresponding parts in FIG.
【００１１】図１において、第２マスタ３０は転送制御
回路３１とバスインタフェース３２から構成されてい
る。又、第１マスタ２０は、システムバス１に接続され
たバスインタフェース２２とこのバスインタフェース２
２に接続された転送制御回路２１と、この転送制御回路
２１から転送許可信号ＡＣＫ−Ｐ（Ｐは転送許可信号Ａ
ＣＫが正のときアクティブであることを示す。以下、Ｐ
は同様である）及びバス要求信号ＢＲ−ＰとＲＯＭ書込
み信号ＷＥ−Ｎ（Ｎは、負のときアクティブであること
を示す。以下、Ｎは同様である）、ＲＯＭ読出し信号Ｒ
Ｄ−Ｎ、カウンタロード信号ＬＯＡＤ−Ｎが供給され、
かつバスインタフェース２２に、アドレス信号ＡＤＲ、
データ信号ＤＡＴＡが接続され、かつシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊を送出するシステムバス
使用要求制御回路２３から構成されている。このシステ
ムバス使用要求制御回路２３は、転送制御回路２１から
の出力に基づき、データ転送サイクルの所定のタイミン
グでシステムバス使用要求信号を一定期間保持するため
の回路であって、このシステムバス使用要求制御回路２
３は本発明において付加された回路である。In FIG. 1, the second master 30 comprises a transfer control circuit 31 and a bus interface 32. In addition, the first master 20 includes a bus interface 22 connected to the system bus 1 and the bus interface 2
2 and a transfer permission signal ACK-P (P is a transfer permission signal A from the transfer control circuit 21).
It is active when CK is positive. Below, P
Is the same), the bus request signal BR-P and the ROM write signal WE-N (N indicates that the signal is active when it is negative; hereinafter, N is the same) and the ROM read signal R.
The DN and the counter load signal LOAD-N are supplied,
In addition, the bus interface 22 receives the address signal ADR,
It is composed of a system bus use request control circuit 23 to which the data signal DATA is connected and which sends out a system bus use request signal SBUS BREQ *. The system bus use request control circuit 23 is a circuit for holding a system bus use request signal for a certain period at a predetermined timing of a data transfer cycle based on the output from the transfer control circuit 21. Control circuit 2
3 is a circuit added in the present invention.
【００１２】又、システムバス使用要求制御回路２３
は、電気的な書込み及び消去が可能なリードオンリメモ
リ（以下、ＲＯＭと称す）２３と、カウンタ回路（以
下、単にカウンタと称す）２５と、プログラマブル・ア
レイ・ロジックＩＣ（以下、ＰＡＬ ＩＣと称す）２６
から構成されている。Further, the system bus use request control circuit 23
Is a read-only memory (hereinafter referred to as ROM) 23 capable of being electrically written and erased, a counter circuit (hereinafter simply referred to as counter) 25, and a programmable array logic IC (hereinafter referred to as PAL IC). ) 26
It consists of
【００１３】ここで、ＲＯＭ２４のアドレス入力端子
Ａ，書込み入力端子バーＷＥ，読み出し入力端子バーＲ
Ｄには、各々、転送制御回路２１からのアドレス信号Ａ
ＤＲ，ライト信号ＷＥ−Ｎ，リード信号ＲＤ−Ｎが供給
される。ＲＯＭ２４のライトデータは、転送制御回路２
１からライト時に、又、リードデータは次段のカウンタ
２５にロード時、ＤＡＴＡ線を介して供給される。この
ライトデータは、初期設定時に一度、書き込んでおくデ
ータ転送量の増加したい分に見合った数値である。リー
ドデータは、データ転送中に読み出され、カウンタ２５
にＬＯＡＤ信号供給時にロードされる。カウンタは、デ
ータ転送毎にカウントダウンされ、“オール０”時にキ
ャリー信号ＲＣを発生し、これが転送制御回路２１に供
給され再びＲＯＭ２４から初期設定値を読み出し、カウ
ンタ２５にロードする信号を発生し、上述の動作を繰返
す。カウンタ２５の出力Ｑ3 〜0は、次段のＰＡＬ Ｉ
Ｃ２６を介して、バスインタフェース２２にシステムバ
ス要求信号ＳＢＵＳ ＢＲＥＱ＊を送出する。Here, the address input terminal A, the write input terminal bar WE, and the read input terminal bar R of the ROM 24 are provided.
An address signal A from the transfer control circuit 21 is supplied to each D.
The DR, write signal WE-N, and read signal RD-N are supplied. The write data of the ROM 24 is transferred to the transfer control circuit 2
At the time of writing from 1, the read data is supplied to the counter 25 of the next stage via the DATA line at the time of loading. This write data is a numerical value commensurate with the amount of data transfer to be written once at the time of initial setting. The read data is read during the data transfer and is read by the counter 25.
Is loaded when the LOAD signal is supplied. The counter counts down for each data transfer and generates a carry signal RC at "all 0", which is supplied to the transfer control circuit 21 to read the initial setting value from the ROM 24 again and generate a signal to be loaded into the counter 25. The operation of is repeated. The outputs Q 3 to 0 of the counter 25 are the PAL I of the next stage.
The system bus request signal SBUS BREQ * is sent to the bus interface 22 via C26.
【００１４】次に図４を用いて、動作を説明する。Next, the operation will be described with reference to FIG.
【００１５】第１マスタ２０がデータ転送する場合、転
送制御回路２１からの図４（ａ）に示すようなバス要求
信号ＢＲ−Ｐは、システムバス使用要求制御回路２３を
介して、バスインタフェース２２に供給される。バスイ
ンタフェース２２は、システムバス１に図４（Ｈ）に示
すように、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊を送出する。このシステムバス使用要求信号ＳＢＵ
Ｓ ＢＲＥＱ＊は、システムバス１を介して、システム
バス制御回路５に供給される。このシステムバス制御回
路５において、第１マスタ２０によるシステムバス使用
要求が認められると、システムバス制御回路５からシス
テムバス１，バスインタフェース２２を介して、転送制
御回路２１に転送許可信号ＡＣＫ−Ｐが供給される。こ
れにより第１マスタ２０は、システムバス１の使用が許
可されたことになる。そして、第１マスタ２０は、シス
テムバス１の使用許可に基づき、第１マスタデータ２０
ａの転送を行なうが、システムバス使用要求制御回路２
３により、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊は図４（Ｈ）に示す如く保持されたままとなる。こ
こで、システムバス１の使用許可に基づき、システムバ
ス使用要求制御回路２３の出力であるシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊は、図４（Ｈ）に示す如
く保持状態となることを以下に説明する。When the first master 20 transfers data, the bus request signal BR-P from the transfer control circuit 21 as shown in FIG. 4A is transmitted via the system bus use request control circuit 23 to the bus interface 22. Is supplied to. The bus interface 22 uses the system bus use request signal SBUS BRE on the system bus 1 as shown in FIG.
Send Q *. This system bus use request signal SBU
S BREQ * is supplied to the system bus control circuit 5 via the system bus 1. When the system bus control circuit 5 recognizes the system bus use request by the first master 20, the system bus control circuit 5 sends a transfer permission signal ACK-P to the transfer control circuit 21 via the system bus 1 and the bus interface 22. Is supplied. As a result, the first master 20 is permitted to use the system bus 1. Then, the first master 20 receives the first master data 20 based on the permission to use the system bus 1.
a is transferred, but the system bus use request control circuit 2
3, the system bus use request signal SBUS BRE
Q * remains held as shown in FIG. Here, it is explained below that the system bus use request signal SBUS BREQ *, which is the output of the system bus use request control circuit 23, is in the holding state as shown in FIG. 4 (H) based on the use permission of the system bus 1. To do.
【００１６】ＲＯＭ２４の特定アドレスには、予めデー
タ転送量を増加したい分に見合った数値を書込んでお
く。（図では、００１１の場合を示す。）この書込まれ
た値（００１１）をデータ転送前に転送制御回路２１か
らのＲＯＭ２４のアドレス信号ＡＤＲとリード信号（図
４（Ｅ）参照）により、値（００１１）をリードし、カ
ウンタ２５のロード信号により、カウンタ２５に設定し
ておく。図４（ｂ）に示すような転送許可信号ＡＣＫ−
Ｐが転送制御回路２１からカウンタ２５のクロック入力
端子ＣＬＫに供給されると、カウンタ２５の出力端子Ｑ
3〜Ｑ1 （図４（Ｃ）参照）は、００１１から００１０
にカウントダウンされ、順次転送許可信号ＡＣＫ−Ｐが
供給される毎に、０００１，００００となる。００００
時には、再び初期値（００１１）がＲＯＭ２４からカウ
ンタ２５にロードされるように、転送制御回路２１から
上述のＲＯＭ２４のアドレス信号，リード信号ＲＤ−
Ｎ，カウンタ２５のロード信号ＬＯＡＤ−Ｎが供給され
る。A numerical value commensurate with the amount of data transfer to be increased is written in advance at a specific address of the ROM 24. (In the figure, the case of 0011 is shown.) This written value (0011) is changed by the address signal ADR of the ROM 24 and the read signal (see FIG. 4E) from the transfer control circuit 21 before the data transfer. (0011) is read and set in the counter 25 by the load signal of the counter 25. Transfer permission signal ACK-as shown in FIG.
When P is supplied from the transfer control circuit 21 to the clock input terminal CLK of the counter 25, the output terminal Q of the counter 25
3 to Q 1 (see FIG. 4C) are 0011 to 0010.
To 0001, 0000 each time the sequential transfer permission signal ACK-P is supplied. 0000
Sometimes, the transfer control circuit 21 reads the address signal of the ROM 24 and the read signal RD- so that the initial value (0011) is loaded again from the ROM 24 to the counter 25.
N, the load signal LOAD-N of the counter 25 is supplied.
【００１７】カウンタ２５の出力端子Ｑ3 〜Ｑ0 は、次
段のＰＡＬ ＩＣ２６に供給され、そこで、Ｑ0 のイン
バート信号バーＱ0 とＱ1 のアンド条件（図４（Ｇ）参
照）をとり、さらに、バス要求信号ＢＲ−Ｐとのノア条
件によりシステムバス使用要求信号ＳＢＵＳ ＢＲＥＱ
＊は、図４（Ｈ）に示す如くロウ・レベル状態に保持さ
れるところができる。The output terminal Q 3 to Q 0 of the counter 25 is supplied to the next stage of the PAL IC 26, where, takes the inverted signal bar Q 0 and to Q 1 AND condition of Q 0 (see FIG. 4 (G)) , And the system bus use request signal SBUS BREQ depending on the NOR condition with the bus request signal BR-P.
* Can be held in a low level state as shown in FIG.
【００１８】上記説明から判かるように、システムバス
使用要求信号ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す
如くバス要求信号ＢＲ−Ｐがオフした後も保持されたま
まとなるので、第１マスタ２０は、システムバス１を使
用することができ、第１マスタ２０は第１マスタデータ
２０ａの転送を行なった後、次のデータ２０ｂの転送を
連続して行なうことができる。第１マスタ２０からロウ
・レベル状態のシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊がシステムバス１に供給されている限り、第２
マスタ３０はシステムバス１を使用することができな
い。As can be seen from the above description, the system bus use request signal SBUS BREQ * is maintained even after the bus request signal BR-P is turned off as shown in FIG. 20 can use the system bus 1, and the first master 20 can transfer the first master data 20a and then the next data 20b continuously. System bus use request signal SBUS B in the low level state from the first master 20
As long as REQ * is supplied to system bus 1, the second
The master 30 cannot use the system bus 1.
【００１９】次に、第１マスタ２０からのシステムバス
使用要求信号ＳＢＵＳ ＢＲＥＱ＊がオフとなると、第
２マスタ３０からのバス要求信号ＢＲ−Ｐに基づくシス
テムバス使用要求信号が、システムバス制御回路５に供
給される。するとシステムバス制御回路５は、第２マス
タ３０に対しシステムバス１の使用を許可すべく転送許
可信号ＡＣＫ−Ｐをシステムバス１を介して供給する。
これにより第２マスタ３０は、従来通り第２マスタデー
タ３０ａの転送を行なう。この後、第１マスタ２０の転
送制御回路２１より、図４（ａ）に示す如くバス要求信
号ＢＲ−Ｐが出力されると、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す如くオン状態
（ロウ・レベル状態）となる。そして、システムバス制
御回路５は、第１マスタ２０からのシステムバス使用要
求を許可すると、転送許可信号ＡＣＫ−Ｐがシステムバ
ス１，第１マスタ２０のバスインタフェース２２を介し
て転送制御回路２１に供給される。転送制御回路２１
は、図４（ａ）に示す如くバス要求信号ＢＲ−Ｐを送出
した後、図４（ｂ）に示す如く転送許可信号ＡＣＫ−Ｐ
を送出する。このとき、図４（Ｇ）のバーＱ0 信号とＱ
1 信号のアンドバーＱ0 ・Ｑ1 信号は、論理“０”（ロ
ウ・レベル状態）であり、図４（ａ）のバス要求信号Ｂ
Ｒ−Ｐとのノア論理により、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊は論理“０”（ロウ・レベル状
態）である。ところで、第１マスタ２０は、システムバ
ス制御回路５にて、システムバスの使用が許可される
と、システムバス使用要求信号ＳＢＵＳ ＢＲＥＱ＊の
オンの期間に第１マスタデータ２０ｃの転送を行なう。Next, when the system bus use request signal SBUS BREQ * from the first master 20 is turned off, the system bus use request signal based on the bus request signal BR-P from the second master 30 is transmitted to the system bus control circuit. 5 is supplied. Then, the system bus control circuit 5 supplies the transfer permission signal ACK-P via the system bus 1 to permit the second master 30 to use the system bus 1.
As a result, the second master 30 transfers the second master data 30a as usual. Thereafter, when the transfer control circuit 21 of the first master 20 outputs the bus request signal BR-P as shown in FIG. 4A, the system bus use request signal SBUS BREQ * is shown in FIG. 4H. As described above, it is turned on (low level state). When the system bus control circuit 5 permits the system bus use request from the first master 20, the transfer permission signal ACK-P is sent to the transfer control circuit 21 via the system bus 1 and the bus interface 22 of the first master 20. Supplied. Transfer control circuit 21
Transmits the bus request signal BR-P as shown in FIG. 4A, and then transfers the transfer permission signal ACK-P as shown in FIG. 4B.
Is sent. At this time, the bar Q 0 signal and Q in FIG.
The AND signal Q 0 · Q 1 signal of 1 signal is a logical “0” (low level state), and is the bus request signal B of FIG. 4A.
The system bus use request signal SBUS BREQ * is a logical "0" (low level state) due to the NOR logic with RP. When the system bus control circuit 5 permits the use of the system bus, the first master 20 transfers the first master data 20c while the system bus use request signal SBUS BREQ * is on.
【００２０】次に、システムバス制御回路５は、第２マ
スタ３０からのシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊に対し、バス使用権を与える。これにより、第
２マスタ３０は、前述したと同様に第２マスタデータ３
０ｂの転送を行なう。このようにして、残りの第１マス
タデータ２０ｄ，第２マスタデータ３０ｃの転送を行な
い再び第１マスタデータ２０ａからデータ転送を繰返
す。Next, the system bus control circuit 5 sends the system bus use request signal SBUS B from the second master 30.
Give bus right to REQ *. As a result, the second master 30 receives the second master data 3 as described above.
Transfer 0b. In this way, the remaining first master data 20d and the second master data 30c are transferred, and the data transfer is repeated from the first master data 20a again.
【００２１】以上説明した、第１マスタ２０，第２マス
タ３０によるデータ転送例は、図５で示される。なお、
図５は第１マスタ２０，第２マスタ３０による本発明の
データ転送例を示す説明図である。An example of data transfer by the first master 20 and the second master 30 described above is shown in FIG. In addition,
FIG. 5 is an explanatory diagram showing an example of data transfer of the present invention by the first master 20 and the second master 30.
【００２２】図５は、上述したように第１マスタ２０が
最初にシステムバス１の使用許可がとれたとき、第１マ
スタデータ２０ａ，２０ｂの転送を連続させ、その後、
第２マスタ３０の第２マスタデータ３０ａの転送、次
に、第１マスタデータ２０ｃ，第２マスタデータ３０ｂ
というようにして、第２マスタ３０の第２マスタデータ
３０ｃまで行ない、再び第１マスタ２０の第１マスタデ
ータ２０ａ，２０ｂの転送のサイクルから始まる様子を
示している。In FIG. 5, when the first master 20 is first permitted to use the system bus 1 as described above, the first master data 20a and 20b are continuously transferred, and thereafter,
Transfer of the second master data 30a of the second master 30, then the first master data 20c, the second master data 30b
In this way, a state is shown in which the second master data 30c of the second master 30 is performed and the cycle of transfer of the first master data 20a, 20b of the first master 20 is started again.
【００２３】以上のようにすることにより、従来、第１
マスタ２０と第２マスタ３０とのデータ転送比率が１：
１であったものが第１マスタ２０と第２マスタ３０との
データ転送比率が４：３となり、第１マスタ２０の単位
時間当たりのデータ転送量を従来より増やすことができ
る。これにより、従来、データ必要量を転送できず、オ
ーバランエラーとなっていた第１マスタは、単位時間当
たりのデータ転送量が増えたことにより、オーバランエ
ラーの発生を防止することができる。As described above, the first
The data transfer ratio between the master 20 and the second master 30 is 1:
However, the data transfer ratio between the first master 20 and the second master 30 is 4: 3, and the data transfer amount per unit time of the first master 20 can be increased from the conventional one. As a result, the first master, which has conventionally been unable to transfer the required amount of data and has an overrun error, can prevent the occurrence of an overrun error due to the increased data transfer amount per unit time.
【００２４】本実施例においては、第１マスタ２０は、
転送サイクルの初めにシステムバス１の使用を許可され
た時に強制的に２回のデータ転送（連続転送）を行なう
方法を示したが本発明は、これに限定されることなく、
第１マスタ２０の要求性能に応じたシステムバス使用要
求制御回路２３を付加することにより、当該第１マスタ
２０と第２マスタ３０との転送比率を変え、第１マスタ
２０の単位時間当たりのデータ転送量を所定の割合に増
加させることができる。しかも、この所定の割合は、シ
ステムバス使用要求制御回路２３内のＲＯＭ２４の書込
みデータ及びＰＡＬ ＩＣ２６の論理を変更する事によ
り、容易に変えることができる。In the present embodiment, the first master 20 is
The method of forcibly performing the data transfer twice (continuous transfer) when the use of the system bus 1 is permitted at the beginning of the transfer cycle has been described, but the present invention is not limited to this.
By adding the system bus use request control circuit 23 according to the required performance of the first master 20, the transfer ratio between the first master 20 and the second master 30 is changed, and the data per unit time of the first master 20 is changed. The transfer amount can be increased to a predetermined rate. Moreover, this predetermined ratio can be easily changed by changing the write data of the ROM 24 and the logic of the PAL IC 26 in the system bus use request control circuit 23.
【００２５】又、本実施例においては、第１マスタ２０
にシステムバス使用要求制御回路２３を設けているけれ
ども、本発明はこれに限定されることなく、第２マスタ
３０にシステムバス使用要求制御回路を同様に設けて、
第２マスタ３０と第１マスタ２０との転送比率を変え、
第２マスタ３０の単位時間当たりのデータ転送量を所定
の割合に増加させることができる。Further, in the present embodiment, the first master 20
Although the system bus use request control circuit 23 is provided in the above, the present invention is not limited to this, and the system bus use request control circuit is similarly provided in the second master 30,
By changing the transfer ratio between the second master 30 and the first master 20,
The data transfer amount of the second master 30 per unit time can be increased to a predetermined rate.
【００２６】又、本実施例においては、２つのマスタに
よるデータ転送について説明したけれども、本発明は、
これに限定されることなく、複数のマスタのデータ転送
についても同様に適用できることは、もちろんである。Although the data transfer by the two masters has been described in the present embodiment, the present invention is
Of course, the present invention is not limited to this, and can be similarly applied to data transfer of a plurality of masters.
【００２７】[0027]
【発明の効果】上述したように、本発明を用いれば、デ
ータ転送を行なうマスタが、システムバス使用要求制御
回路を備えることにより、単位時間当たりのデータ転送
量を従来よりも所定の割合に増やすことができ、従っ
て、従来の如きオーバランエラーを防止することができ
る。しかも、上記所定の割合を容易に変えることができ
るなどの効果を奏する。As described above, according to the present invention, the master performing data transfer is provided with the system bus use request control circuit, so that the data transfer amount per unit time is increased to a predetermined rate as compared with the conventional case. Therefore, it is possible to prevent the conventional overrun error. Moreover, there is an effect that the above-mentioned predetermined ratio can be easily changed.
【図１】本発明によるデータ転送制御方式の一実施例を
示すブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a data transfer control system according to the present invention.
【図２】従来のデータ転送制御方式を示すブロック構成
図である。FIG. 2 is a block diagram showing a conventional data transfer control method.
【図３】従来のデータ転送を示す説明図である。FIG. 3 is an explanatory diagram showing conventional data transfer.
【図４】本発明である第１マスタの動作を説明するタイ
ムチャートである。FIG. 4 is a time chart explaining the operation of the first master according to the present invention.
【図５】本発明のデータ転送を示す説明図である。FIG. 5 is an explanatory diagram showing data transfer of the present invention.
１ システムバス ４ メモリ ５ システムバス制御回路 ２０ 第１マスタ ２１ 転送制御回路 ２２ バスインターフェース ２３ システムバス使用要求制御回路 ２４ リード・オンリー・メモリ ２５ カウンタ回路 ２６ プログラマブル・アレイ・ロジックＩＣ ３０ 第２マスタ 1 System Bus 4 Memory 5 System Bus Control Circuit 20 First Master 21 Transfer Control Circuit 22 Bus Interface 23 System Bus Usage Request Control Circuit 24 Read Only Memory 25 Counter Circuit 26 Programmable Array Logic IC 30 Second Master
Claims (1)
システムバス制御回路が接続され、データ転送を行う複
数のマスタがシステムバス制御回路によりシステムバス
の使用許可を得てデータ転送を行うデータ転送制御方式
において、 前記複数のマスタのうち単位時間当たりのデータ転送量
を所定の割合に増加したいマスタに、 前記所定の割合に応じた数値を記憶する記憶回路と、 システムバス使用要求信号をシステムバス制御回路に送
出し、かつ該システムバス制御回路のバス使用許可を得
て、データ転送制御を行う転送制御回路と、 この転送制御回路からの出力と、前記記憶回路に設定し
ておいた数値に基づき、所定のタイミングで前記システ
ムバス使用要求信号を一定時間保持するためのシステム
バス使用要求制御回路とを備えたことを特徴とするデー
タ転送制御方式。1. A data transfer control in which a plurality of masters, memories and a system bus control circuit are connected to a system bus, and a plurality of masters for data transfer perform data transfer by obtaining permission to use the system bus by the system bus control circuit. In the method, a master that wants to increase the data transfer amount per unit time to a predetermined rate among the plurality of masters, a storage circuit that stores a numerical value according to the predetermined rate, and a system bus use request signal Based on the transfer control circuit for sending data to the circuit and obtaining the bus use permission of the system bus control circuit and controlling the data transfer, the output from this transfer control circuit, and the numerical value set in the memory circuit. A system bus use request control circuit for holding the system bus use request signal for a predetermined time at a predetermined timing. The data transfer control method according to claim.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619091A JPH05143529A (en) | 1991-11-21 | 1991-11-21 | Data transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619091A JPH05143529A (en) | 1991-11-21 | 1991-11-21 | Data transfer control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143529A true JPH05143529A (en) | 1993-06-11 |
Family
ID=17954100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30619091A Pending JPH05143529A (en) | 1991-11-21 | 1991-11-21 | Data transfer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143529A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (en) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | Shared bus mediation system |
-
1991
- 1991-11-21 JP JP30619091A patent/JPH05143529A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (en) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | Shared bus mediation system |
| JP4642398B2 (en) * | 2004-07-16 | 2011-03-02 | ローム株式会社 | Shared bus arbitration system |
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