JPH05136683A - Output buffer circuit - Google Patents
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには出力バッファ回路に適用して有効な技術に関し、
例えばＣＭＯＳ ＬＳＩにおけるＥＣＬインタフェース
の出力バッファ回路に利用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit technique and a technique effective when applied to an output buffer circuit,
For example, the present invention relates to a technique effectively used for an output buffer circuit of an ECL interface in a CMOS LSI.
【０００２】[0002]
【従来の技術】従来、ＣＭＯＳ ＬＳＩにおいては、電
源電圧が５Ｖであり、入出力はＴＴＬインタフェースを
とることが多かった。しかるに、同一ボード上にＣＭＯ
Ｓ ＬＳＩとともにバイポーラＬＳＩが搭載される場
合、ＥＣＬインタフェースを採ることが要求されること
がある。ＥＣＬインタフェースでは、出力のロウレベル
として−１．７Ｖ以下が、また出力のハイレベルとして
−０．９Ｖ以上を保証する必要がある。そこで、従来、
ＣＭＯＳ ＬＳＩにおけるＥＣＬインタフェースの出力
バッファ回路として、例えばＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ，Ｖｏ
ｌ．２６，Ｎｏ．１，ＪＡＮ １９９１Ｐ１８〜Ｐ２４
に開示されているような回路が提案されている。2. Description of the Related Art Conventionally, in a CMOS LSI, the power supply voltage is 5 V, and the input / output often uses a TTL interface. However, CMO on the same board
When the bipolar LSI is mounted together with the SLSI, it may be required to adopt the ECL interface. In the ECL interface, it is necessary to ensure that the output low level is -1.7 V or less and the output high level is -0.9 V or more. So, conventionally,
As an output buffer circuit of an ECL interface in a CMOS LSI, for example, IEEE JOURNAL
OFSOLID-STATE CIRCUIT, Vo
l. 26, No. 1, JAN 1991 P18 to P24
A circuit as disclosed in US Pat.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、前述の
文献における出力バッファ回路は回路構成が複雑であり
回路を構成する素子数が多く、占有面積および消費電力
が大きいとともに遅延時間も大きく、またオペアンプを
用いているため回路が発振するおそれがあるという問題
点がある。この発明の目的は、ＣＭＯＳ ＬＳＩにおい
てＥＣＬインタフェースとる場合に回路の占有面積およ
び消費電力が小さいとともに遅延時間も小さく、また発
振のおそれもない出力バッファ回路を提供することにあ
る。本発明の他の目的は、ＣＭＯＳ ＬＳＩにおいてＥ
ＣＬインタフェースとる場合にラッチアップを起こしに
くい出力バッファ回路を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。However, the output buffer circuit in the above-mentioned document has a complicated circuit configuration, a large number of elements constituting the circuit, a large occupied area and power consumption, a large delay time, and an operational amplifier. Since it is used, there is a problem that the circuit may oscillate. An object of the present invention is to provide an output buffer circuit in which a circuit occupying area and power consumption are small, a delay time is short, and there is no fear of oscillation when an ECL interface is used in a CMOS LSI. Another object of the present invention is to provide an E in CMOS LSI.
An object of the present invention is to provide an output buffer circuit that is unlikely to cause latch-up when using a CL interface. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００４】[0004]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、少なくとも出力バッファ回路の
最終出力段の電源電圧端子を、内部回路の電源電圧端子
と独立に設け、ＥＣＬインタフェースで規定されている
レベルに合うように最終型出力段の電源電圧を設定する
ようにしたものである。また、出力バッファ回路の最終
出力段を電源電圧端子間に直列接続された２個の同一導
電型のＭＯＳトランジスタからなるプッシュプル回路で
構成するようにしたものである。The typical ones of the inventions disclosed in the present application will be outlined below. That is, at least the power supply voltage terminal of the final output stage of the output buffer circuit is provided independently of the power supply voltage terminal of the internal circuit, and the power supply voltage of the final type output stage is set so as to match the level specified by the ECL interface. It is the one. In addition, the final output stage of the output buffer circuit is configured by a push-pull circuit composed of two MOS transistors of the same conductivity type connected in series between the power supply voltage terminals.
【０００５】[0005]
【作用】上記した手段によれば、最終出力段の電源電圧
を、内部回路の電源電圧とは別個に自由に設定すること
ができるため、複雑なレベルシフト回路やオペアンプを
用いることなく所望のＥＣＬレベルの信号を出力させる
ことができ、これによって出力バッファ回路の構成が簡
単となり、回路の占有面積および消費電力を低減させる
とともに遅延時間が小さく、また発振のおそれのない出
力バッファ回路を提供することができる。また、出力バ
ッファ回路の最終出力段を電源電圧端子間に直列接続さ
れた２個の同一導電型のＭＯＳトランジスタで構成すれ
ば、出力端子に外部からノイズが入ってもＣＭＯＳ回路
におけるようなラッチアップが発生しにくくなる。According to the above-mentioned means, the power supply voltage of the final output stage can be freely set separately from the power supply voltage of the internal circuit, so that the desired ECL can be used without using a complicated level shift circuit or operational amplifier. (EN) An output buffer circuit capable of outputting a level signal, which simplifies the configuration of the output buffer circuit, reduces the circuit occupation area and power consumption, reduces the delay time, and eliminates the possibility of oscillation. You can Further, if the final output stage of the output buffer circuit is composed of two MOS transistors of the same conductivity type connected in series between the power supply voltage terminals, even if noise is externally input to the output terminals, latch-up as in a CMOS circuit will occur. Is less likely to occur.
【０００６】[0006]
【実施例】図１には、本発明に係る出力バッファ回路の
一実施例が示されている。この実施例の出力バッファ回
路は、電源電圧端子Ｔ3−Ｔ4間に２個のＮチャネルＭＯ
ＳトランジスタＱ3，Ｑ4が直列接続されてなるプッシュ
プル型出力段１と、内部回路からの信号ｉｎを反転する
インバータ２とにより構成されている。特に制限されな
いが、内部回路はＣＭＯＳ回路（相補型ＭＯＳＦＥＴ回
路）で構成されており、内部回路からの信号ｉｎはプッ
シュプル型出力段１を構成するＭＯＳトランジスタＱ3
のゲート端子に供給され、信号ｉｎを反転するインバー
タ２の出力信号ｉｎ’はＭＯＳトランジスタＱ4のゲー
ト端子に供給されている。インバータ２は、電源電圧端
子Ｔ1−Ｔ2間に直列接続されたＰチャネルＭＯＳトラン
ジスタＱ1とＮチャネルＭＯＳトランジスタＱ2とにより
ＣＭＯＳ回路に構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 shows an embodiment of an output buffer circuit according to the present invention. The output buffer circuit of this embodiment has two N channel MO between the power supply voltage terminals T 3 and T 4.
It is composed of a push-pull type output stage 1 in which S transistors Q 3 and Q 4 are connected in series, and an inverter 2 which inverts a signal in from an internal circuit. Although not particularly limited, the internal circuit is composed of a CMOS circuit (complementary MOSFET circuit), and the signal in from the internal circuit is a MOS transistor Q 3 forming the push-pull output stage 1.
The output signal in ′ of the inverter 2 which is supplied to the gate terminal of the MOS transistor Q 4 and inverts the signal in is supplied to the gate terminal of the MOS transistor Q 4 . The inverter 2 is composed of a P-channel MOS transistor Q 1 and an N-channel MOS transistor Q 2 connected in series between the power supply voltage terminals T 1 and T 2 in a CMOS circuit.
【０００７】そして、この実施例では、電源電圧端子Ｔ
1，Ｔ2に内部回路の電源電圧と同一の３Ｖと−２Ｖが印
加され、電源電圧端子Ｔ3，Ｔ4にはＥＣＬインタフェー
スで規定されているレベルを保証するために−０．８Ｖ
と−２．０Ｖが印加されるようになっている。なお、符
号ＯＵＴで示されているのは、出力段１のＭＯＳトラン
ジスタＱ3，Ｑ4により形成された出力信号を外部に出力
するための出力端子（出力パッド）である。図２には、
図１の出力バッファ回路を用いた半導体集積回路とその
出力信号を受ける側の半導体集積回路とをＥＣＬインタ
フェースで接続する場合の具体的な例が示されている。In this embodiment, the power supply voltage terminal T
1, T 2 identical 3V and -2V and the supply voltage of the internal circuit is applied to, the power supply voltage terminal T 3, T 4 -0.8 V in order to guarantee the level defined in ECL interface
And -2.0V are applied. Note that reference numeral OUT indicates an output terminal (output pad) for outputting the output signal formed by the MOS transistors Q 3 and Q 4 of the output stage 1 to the outside. In Figure 2,
A specific example of connecting the semiconductor integrated circuit using the output buffer circuit of FIG. 1 and the semiconductor integrated circuit on the side receiving the output signal by the ECL interface is shown.
【０００８】図２において、ＩＣ１は信号を送る側の半
導体集積回路、ＩＣ２は信号を受ける側の半導体集積回
路である。信号を送る側の半導体集積回路ＩＣ１内に
は、図１に示されているような出力バッファ回路が設け
られ、半導体集積回路ＩＣ２内にはＥＣＬゲートのよう
な入力バッファ回路ＩＢＦが設けられている。信号を送
る側の半導体集積回路ＩＣ１の出力端子ＯＵＴと、信号
を受ける側の半導体集積回路ＩＣ２の入力端子ＩＮとの
間は、ボード上のプリント配線のような信号線Ｌ１によ
って接続されており、信号を受ける側の半導体集積回路
ＩＣ２の入力端子ＩＮと外部電源電圧端子Ｔ5との間に
は、プルアップ抵抗Ｒ１が外付けされている。上記入力
バッファ回路ＩＢＦの電源電圧Ｖ1，Ｖ2は、接地電位
（０Ｖ）と−２．０Ｖである。In FIG. 2, IC1 is a semiconductor integrated circuit on the signal sending side, and IC2 is a semiconductor integrated circuit on the signal receiving side. An output buffer circuit as shown in FIG. 1 is provided in the semiconductor integrated circuit IC1 on the signal sending side, and an input buffer circuit IBF such as an ECL gate is provided in the semiconductor integrated circuit IC2. .. An output terminal OUT of the semiconductor integrated circuit IC1 on the signal transmitting side and an input terminal IN of the semiconductor integrated circuit IC2 on the signal receiving side are connected by a signal line L1 such as a printed wiring on a board, between the input terminal iN and the external power supply voltage terminal T 5 of the side of the semiconductor integrated circuit IC2 that receives the signal, the pull-up resistor R1 are externally connected. The power supply voltages V 1 and V 2 of the input buffer circuit IBF are the ground potential (0V) and −2.0V.
【０００９】上記実施例において、プルアップ抵抗Ｒ１
として５６Ωのような低抵抗を用い、外部電源電圧端子
Ｔ5に−０．８Ｖのような電源電圧を印加すると、信号
を送る側の半導体集積回路ＩＣ１の出力端子ＯＵＴの電
位は、ハイレベルで−０．８Ｖ、またロウレベルで−
１．８Ｖとなる。これによって、信号を受ける側の半導
体集積回路ＩＣ２の入力端子ＩＮへの入力信号は、ＥＣ
Ｌインタフェースで規定されているロウレベル−１．７
Ｖ以下が、またハイレベル−０．９Ｖ以上が保証され
る。なお、この実施例では、出力トランジスタＱ4を駆
動するインバータ２の電源電圧端子Ｔ1，Ｔ2に内部回路
の電源電圧と同一の例えば３Ｖと−２Ｖの電圧を印加し
ているが、内部回路の電源電圧が３Ｖと−２Ｖ以外の場
合にも出力段１の電源電圧端子に−０．８Ｖと−２．０
ＶとすることによりＥＣＬインタフェースで規定されて
いるロウレベル−１．７Ｖ以下およびハイレベル−０．
９Ｖ以上を保証することができる。In the above embodiment, the pull-up resistor R1
When a low resistance such as 56 Ω is used as the voltage source and a power supply voltage such as −0.8 V is applied to the external power supply voltage terminal T 5 , the potential of the output terminal OUT of the semiconductor integrated circuit IC1 on the signal sending side is at a high level. -0.8V, at low level-
It becomes 1.8V. As a result, the input signal to the input terminal IN of the semiconductor integrated circuit IC2 on the signal receiving side is EC
Low level specified by L interface-1.7
V or less and high level -0.9 V or more are guaranteed. In this embodiment, although the power supply voltage is applied to the same example, a voltage of 3V and -2V and the internal circuit to the output transistor Q 4 supply voltage terminal T 1 of the inverter 2 that drives, T 2, the internal circuit -0.8V and -2.0 to the power supply voltage terminal of the output stage 1 even when the power supply voltage of is other than 3V and -2V.
By setting it to V, the low level -1.7 V or less and the high level -0.
9V or higher can be guaranteed.
【００１０】図３には本発明に係る出力バッファ回路の
第２の実施例が示されている。この実施例では、プッシ
ュプル型出力段１を構成する出力トランジスタＱ3，Ｑ4
として、図１の実施例におけるＮチャネルＭＯＳＦＥＴ
の代わりにＰチャネルＭＯＳＦＥＴを用いたものであ
り、他の構成は図１の実施例と同様である。この実施例
では、出力トランジスタＱ4を駆動するインバータ２の
電源電圧端子Ｔ1，Ｔ2に内部回路の電源電圧と同一の例
えば−０．５Ｖと−４．５Ｖの電圧が印加され、出力段
１の電源電圧端子Ｔ3，Ｔ4にはＥＣＬインタフェースで
規定されているレベルを保証するために−０．５Ｖと−
２．０Ｖが印加されるようになっている。これによっ
て、信号を送る側の半導体集積回路ＩＣ１の出力端子Ｏ
ＵＴの電位は、ハイレベルで−０．８Ｖ、またロウレベ
ルで−２．０Ｖとなる。FIG. 3 shows a second embodiment of the output buffer circuit according to the present invention. In this embodiment, the output transistors Q 3 and Q 4 forming the push-pull type output stage 1
As an N-channel MOSFET in the embodiment of FIG.
A P-channel MOSFET is used instead of, and the other configuration is the same as that of the embodiment of FIG. In this embodiment, the same voltage as the power supply voltage of the internal circuit, for example, -0.5 V and -4.5 V, is applied to the power supply voltage terminals T 1 and T 2 of the inverter 2 that drives the output transistor Q 4 , and the output stage In order to guarantee the level specified by the ECL interface, the power supply voltage terminals T 3 and T 4 of 1 are -0.5 V and-.
2.0V is applied. As a result, the output terminal O of the semiconductor integrated circuit IC1 on the signal sending side
The potential of the UT becomes −0.8 V at a high level and −2.0 V at a low level.
【００１１】また、出力段１をＰチャネルＭＯＳＦＥＴ
で構成したのに伴い、信号を受ける側の半導体集積回路
ＩＣ２の入力端子ＩＮと外部電源電圧端子Ｔ6との間に
は、プルダウン抵抗Ｒ２が外付けされている。そして、
このプルダウン抵抗Ｒ２として５６Ωの抵抗を用い、外
部電源電圧端子Ｔ6に−２．０Ｖの電圧を印加すること
によって、信号を受ける側の半導体集積回路ＩＣ２の入
力端子ＩＮへの入力信号は、ＥＣＬインタフェースで規
定されているロウレベル−１．７Ｖ以下が、またハイレ
ベル−０．９Ｖ以上が保証される。なお、上記実施例で
は、出力段１を２個の同一導電型のＭＯＳＦＥＴからな
るプッシュプル回路で構成しているが、各電源電圧端子
と出力端子との間に上記出力トランジスタＱ3，Ｑ4と直
列にスイッチＭＯＳＦＥＴを設けてこれらを制御信号で
制御し、出力端子をハイインピーダンス状態にできるよ
うにしたトライステートバッファにも適用することが可
能である。Further, the output stage 1 is a P-channel MOSFET.
In with in the arrangement, between the input terminal IN and the external power supply voltage terminal T 6 of the side of the semiconductor integrated circuit IC2 that receives the signal, the pull-down resistor R2 is external. And
By using a 56Ω resistor as the pull-down resistor R2 and applying a voltage of −2.0 V to the external power supply voltage terminal T 6 , the input signal to the input terminal IN of the semiconductor integrated circuit IC2 on the signal receiving side is ECL. A low level of -1.7 V or lower and a high level of -0.9 V or higher defined by the interface are guaranteed. In the above embodiment, the output stage 1 is composed of a push-pull circuit composed of two MOSFETs of the same conductivity type. However, the output transistors Q 3 and Q 4 are provided between each power supply voltage terminal and the output terminal. It is also possible to apply the present invention to a tri-state buffer in which a switch MOSFET is provided in series and is controlled by a control signal so that the output terminal can be in a high impedance state.
【００１２】以上説明したように、上記実施例は、少な
くとも出力バッファ回路の最終出力段の電源電圧端子
を、内部回路の電源電圧端子と独立に設け、ＥＣＬイン
タフェースで規定されているレベルに合うように最終型
出力段の電源電圧を設定するようにしたので、最終出力
段の電源電圧を、内部回路の電源電圧とは別個に自由に
設定することができるため、複雑なレベルシフト回路や
オペアンプを用いることなく所望のＥＣＬレベルの信号
を出力させることができ、これによって出力バッファ回
路の構成が簡単となり、回路の占有面積および消費電力
を低減させるとともに遅延時間が小さく、また発振のお
それがなくなるという効果がある。また、出力バッファ
回路の最終出力段を電源電圧端子間に直列接続された２
個の同一導電型のＭＯＳＦＥＴからなるプッシュプル回
路で構成するようにしたので、出力端子に外部からノイ
ズが入ってもＣＭＯＳ回路におけるようなラッチアップ
が発生を防止することができるという効果がある。As described above, in the above embodiment, at least the power supply voltage terminal of the final output stage of the output buffer circuit is provided independently of the power supply voltage terminal of the internal circuit so that the power supply voltage terminal meets the level specified by the ECL interface. Since the power supply voltage of the final type output stage is set to, it is possible to freely set the power supply voltage of the final output stage separately from the power supply voltage of the internal circuit. A desired ECL level signal can be output without using it, which simplifies the configuration of the output buffer circuit, reduces the circuit occupation area and power consumption, reduces the delay time, and eliminates the possibility of oscillation. effective. In addition, the final output stage of the output buffer circuit is connected in series between the power supply voltage terminals.
Since the push-pull circuit is composed of individual MOSFETs of the same conductivity type, there is an effect that latch-up as in the CMOS circuit can be prevented even if noise is externally input to the output terminal.
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、出力段の電源電圧を外部から与えるように
しているが、内部回路に供給される電源電圧を降圧して
出力段の電源電圧として供給することも可能である。以
上の説明では主として本発明者によってなされた発明を
その背景となった利用分野であるＣＭＯＳ ＬＳＩの出
力バッファ回路に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、Ｂｉ−ＣＭＯＳ
ＬＳＩの出力バッファ回路にも利用することができ
る。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in the above embodiment, the power supply voltage of the output stage is supplied from the outside, but it is also possible to reduce the power supply voltage supplied to the internal circuit and supply it as the power supply voltage of the output stage. In the above description, the case where the invention made by the present inventor is mainly applied to the output buffer circuit of the CMOS LSI, which is the field of application of the background, has been described, but the present invention is not limited thereto and Bi- CMOS
It can also be used for an output buffer circuit of an LSI.
【００１４】[0014]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＣＭＯＳ ＬＳＩにおい
て、ＥＣＬインタフェースとる場合に回路の占有面積お
よび消費電力が小さいとともに遅延時間も小さく、また
発振のおそれもない出力バッファ回路を提供することが
できる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in the CMOS LSI, it is possible to provide an output buffer circuit having a small circuit occupying area and power consumption, a short delay time, and no possibility of oscillation when an ECL interface is used.
【図１】本発明に係る出力バッファ回路の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of an output buffer circuit according to the present invention.
【図２】本発明を適用した場合における信号を受ける側
のＬＳＩとの接続方法を示す回路図である。FIG. 2 is a circuit diagram showing a method of connecting to an LSI on a signal receiving side when the present invention is applied.
【図３】本発明に係る出力バッファ回路の第２の実施例
を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the output buffer circuit according to the present invention.
１ 出力段 Ｑ3，Ｑ4 出力トランジスタ ＯＵＴ 出力端子 ＩＮ 入力端子 ＩＢＦ 入力バッファ回路 Ｒ１ プルアップ抵抗（外付け抵抗）1 output stage Q 3 , Q 4 output transistor OUT output terminal IN input terminal IBF input buffer circuit R1 pull-up resistor (external resistor)
Claims (3)
が、内部回路の電源電圧端子と独立に設けられ、ＥＣＬ
インタフェースで規定されているレベルに合うように最
終型出力段の電源電圧が設定されていることを特徴とす
る出力バッファ回路。1. A power supply voltage terminal of at least a final output stage is provided independently of a power supply voltage terminal of an internal circuit, and ECL
An output buffer circuit in which the power supply voltage of the final type output stage is set so as to match the level specified by the interface.
接続された２個の同一導電型のＭＯＳトランジスタを含
むプッシュプル回路で構成されてなることを特徴とする
請求項１記載の出力バッファ回路。2. The output buffer according to claim 1, wherein the final output stage is composed of a push-pull circuit including two MOS transistors of the same conductivity type connected in series between power supply voltage terminals. circuit.
接続された２個のＮチャネル型のＭＯＳトランジスタか
らなるプッシュプル回路で構成されてなることを特徴と
する請求項２記載の出力バッファ回路。3. The output buffer according to claim 2, wherein the final output stage is composed of a push-pull circuit composed of two N-channel type MOS transistors connected in series between power supply voltage terminals. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326848A JPH05136683A (en) | 1991-11-14 | 1991-11-14 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326848A JPH05136683A (en) | 1991-11-14 | 1991-11-14 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136683A true JPH05136683A (en) | 1993-06-01 |
Family
ID=18192393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326848A Pending JPH05136683A (en) | 1991-11-14 | 1991-11-14 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136683A (en) |
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-
1991
- 1991-11-14 JP JP3326848A patent/JPH05136683A/en active Pending
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