JPH05129837A - Circuit for generating digital system variable frequency sine wave signal - Google Patents
Circuit for generating digital system variable frequency sine wave signalInfo
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- JPH05129837A JPH05129837A JP29285191A JP29285191A JPH05129837A JP H05129837 A JPH05129837 A JP H05129837A JP 29285191 A JP29285191 A JP 29285191A JP 29285191 A JP29285191 A JP 29285191A JP H05129837 A JPH05129837 A JP H05129837A
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- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は基準クロック周期の矩形
波の基準クロック信号を発生する基準クロック発生器を
用いて正弦波周波数が可変の正弦波信号を発生するディ
ジタル方式周波数可変正弦波信号発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital frequency variable sine wave signal generator for generating a sine wave signal having a variable sine wave frequency using a reference clock generator for generating a rectangular reference clock signal having a reference clock period. Regarding the circuit.
【０００２】[0002]
【従来の技術】図２に示されるように、従来のディジタ
ル方式周波数可変正弦波信号発生回路は、基準クロック
周期の矩形波の基準クロック信号を発生する基準クロッ
ク発生器１１を有する。ここで、基準クロック信号の基
準クロック周期をＴckとする。基準クロック信号は分周
器１２に供給される。分周器１２は基準クロック信号を
分周比Ｎで分周し、分周されたクロック信号を出力す
る。従って、分周されたクロック信号の分周クロック周
期はＮ×Ｔckに等しい。分周されたクロック信号はカウ
ンタ１３に供給される。カウンタ１３は分周されたクロ
ック信号に同期してカウント値を“１”づつカウントア
ップし、カウント値を表す計数データを出力する。ここ
で、カウンタ１３では、カウント値が“０”から“Ｍ−
１”までの範囲で変化し、カウント値が“Ｍ−１”の状
態で分周されたクロック信号のクロックパルスが供給さ
れるとカウンタ１３は再び“０”から計数する。この計
数データはアドレス信号として読出し専用メモリ（ＲＯ
Ｍ）１４に供給される。2. Description of the Related Art As shown in FIG. 2, a conventional digital variable frequency sine wave signal generating circuit has a reference clock generator 11 for generating a rectangular reference clock signal having a reference clock period. Here, the reference clock cycle of the reference clock signal is T ck . The reference clock signal is supplied to the frequency divider 12. The frequency divider 12 divides the reference clock signal by the division ratio N and outputs the divided clock signal. Therefore, the divided clock period of the divided clock signal is equal to N × T ck . The divided clock signal is supplied to the counter 13. The counter 13 counts up the count value by "1" in synchronization with the divided clock signal, and outputs the count data representing the count value. Here, in the counter 13, the count value changes from “0” to “M−
When the clock pulse of the clock signal which is changed in the range of 1 "and the count value is" M-1 "is supplied, the counter 13 counts from" 0 "again. Read-only memory (RO
M) 14 is supplied.
【０００３】従って、分周器１２とカウンタ１３との組
み合わせは、ＲＯＭ１４からデータを読み出すための読
出し制御回路２０´として働く。そして、周波数指定情
報として分周器１２の分周比Ｎが与えられている。Therefore, the combination of the frequency divider 12 and the counter 13 functions as a read control circuit 20 'for reading data from the ROM 14. The frequency division ratio N of the frequency divider 12 is given as the frequency designation information.
【０００４】ＲＯＭ１４には、アドレス０〜（Ｍ−１）
までのエリアに角度（３６０／Ｍ）°毎の正弦波信号の
振幅情報が１周期分、予め記憶されている。従って、Ｒ
ＯＭ１４はアドレス信号に応答して正弦波信号の振幅情
報を表す正弦波振幅データを出力する。正弦波振幅デー
タはディジタル／アナログ変換器（Ｄ／Ａ変換器）１５
に供給される。Ｄ／Ａ変換器１５は正弦波振幅データを
アナログ信号に変換する。このアナログ信号は分周クロ
ック周期で階段状に変化する階段状正弦波信号であり、
その周期はＭ×Ｎ×Ｔckに等しい。アナログ信号（階段
状正弦波信号）は低域通過器（ＬＰＦ）１６へ供給され
る。低域通過器１６は階段状正弦波信号から高周波雑音
成分（階段状に変化する部分）を除去して滑らかな正弦
波信号を出力する。この滑らかな正弦波信号の正弦波周
波数ＦｓはＦｓ＝１／（Ｍ×Ｎ×Ｔck）で表される。The ROM 14 has addresses 0 to (M-1).
Up to one area, amplitude information of the sine wave signal for each angle (360 / M) ° is stored in advance for one cycle. Therefore, R
The OM 14 outputs sine wave amplitude data representing the amplitude information of the sine wave signal in response to the address signal. The sine wave amplitude data is digital / analog converter (D / A converter) 15
Is supplied to. The D / A converter 15 converts the sine wave amplitude data into an analog signal. This analog signal is a stepped sine wave signal that changes stepwise in the divided clock period,
Its period is equal to M × N × T ck . The analog signal (stepped sine wave signal) is supplied to a low pass filter (LPF) 16. The low-pass filter 16 removes a high frequency noise component (a portion that changes stepwise) from the stepped sine wave signal and outputs a smooth sine wave signal. The sine wave frequency F s of this smooth sine wave signal is represented by F s = 1 / (M × N × T ck ).
【０００５】従って、分周器１２に設定される分周比Ｎ
を変えることによって正弦波周波数Ｆｓを変化させるこ
とができる。ここで、正弦波周波数Ｆｓは分周比Ｎに反
比例することに注意されたい。また、可変できる最大の
正弦波周波数Ｆｓ（ＭＡＸ）は、周波数指定情報（分周
比）Ｎが１に等しいとき、すなわち、Ｆｓ（ＭＡＸ）＝
１／（Ｍ×Ｔck）で表される。Therefore, the frequency division ratio N set in the frequency divider 12 is set.
The sinusoidal frequency F s can be changed by changing Note that the sine wave frequency F s is inversely proportional to the division ratio N. Further, the maximum variable sine wave frequency F s (MAX) is when the frequency designation information (frequency division ratio) N is equal to 1, that is, F s (MAX) =
It is represented by 1 / (M × T ck ).
【０００６】[0006]
【発明が解決しようとする課題】このように従来のディ
ジタル方式周波数可変正弦波信号発生回路では、ＲＯＭ
１４に予め記憶されている１周期分の正弦波信号の振幅
情報を全部読み出している。このため、滑らかな正弦波
信号の正弦波周波数Ｆｓは、ＲＯＭ１４から振幅情報を
読み出す周期を決定している分周器１２の分周比Ｎで制
御される。換言すれば、読出し制御回路２０´はＲＯＭ
１４から振幅情報（データ）を読み出す周期を分周比Ｎ
に従って制御している。As described above, in the conventional digital frequency variable sine wave signal generating circuit, the ROM is used.
The amplitude information of one cycle of the sine wave signal stored in advance in 14 is all read. Therefore, the sine wave frequency F s of the smooth sine wave signal is controlled by the frequency division ratio N of the frequency divider 12 that determines the period for reading the amplitude information from the ROM 14. In other words, the read control circuit 20 'is a ROM
The period for reading the amplitude information (data) from 14 is the division ratio N
Are controlled according to.
【０００７】従って、上述したように、この従来のディ
ジタル方式周波数可変正弦波信号発生回路で得られる滑
らかな正弦波信号の正弦波周波数Ｆｓは、分周比Ｎに反
比例しいる。そのため、従来のディジタル方式周波数可
変正弦波信号発生回路では、一定間隔の周波数変化幅で
正弦波周波数を変化させることはできない。Therefore, as described above, the sine wave frequency F s of the smooth sine wave signal obtained by the conventional digital frequency variable sine wave signal generating circuit is inversely proportional to the frequency division ratio N. Therefore, in the conventional digital frequency variable sine wave signal generation circuit, the sine wave frequency cannot be changed with a frequency change width at regular intervals.
【０００８】そこで、本発明の技術的課題は、一定間隔
の周波数変化幅で正弦波周波数を変化させることができ
る正弦波信号を発生するディジタル方式周波数可変正弦
波信号発生回路を提供することにある。Therefore, a technical object of the present invention is to provide a digital frequency variable sine wave signal generating circuit for generating a sine wave signal capable of changing the sine wave frequency with a frequency change width of a constant interval. ..
【０００９】[0009]
【課題を解決するための手段】本発明によるディジタル
方式周波数可変正弦波信号発生回路は、アドレス０〜
（Ｍ−１）までのエリアに角度（３６０／Ｍ）°毎の正
弦波信号の振幅情報が１周期分予め記憶されている読出
し専用メモリと、基準クロック周期Ｔckの基準クロック
信号を発生する基準クロック発生器と、前記基準クロッ
ク信号に応答して周波数指定情報Ｎに従ったアドレス信
号を前記読出し専用メモリへ供給してそこに記憶されて
いる前記振幅情報を読出して該読出された振幅情報を表
す正弦波振幅データを出力させる読出し制御回路と、前
記正弦波振幅データをアナログ信号に変換するディジタ
ル／アナログ変換器と、前記アナログ信号から高周波成
分を取り除いて正弦波信号を出力する低域通過器と、を
有し、前記周波数指定情報Ｎに従って前記正弦波信号の
正弦波周波数を変化できる正弦波信号を発生するディジ
タル方式周波数可変正弦波信号発生回路において、前記
読出し制御回路は、前記周波数指定情報Ｎを前記アドレ
ス信号のアドレス値のアドレス間隔として受け、前記ア
ドレス信号として前記アドレス値が前記基準クロック周
期Ｔckに等しい周期で前記アドレス間隔Ｎ毎に増加し循
環するような信号を出力し、前記正弦波信号として前記
正弦波周波数がＮ／（Ｍ×Ｔck）に等しい周波数の信号
を出力することを特徴とする。SUMMARY OF THE INVENTION A digital frequency variable sine wave signal generating circuit according to the present invention includes addresses 0 to 0.
A read-only memory in which the amplitude information of the sine wave signal for each angle (360 / M) ° is previously stored for one cycle in the area up to (M-1) and a reference clock signal of the reference clock cycle T ck are generated. A reference clock generator and an address signal according to the frequency designation information N in response to the reference clock signal are supplied to the read-only memory to read the amplitude information stored therein and the read amplitude information. , A digital-analog converter for converting the sine wave amplitude data into an analog signal, and a low-pass filter for removing a high frequency component from the analog signal and outputting a sine wave signal. And a digital frequency generator for generating a sine wave signal capable of changing the sine wave frequency of the sine wave signal according to the frequency designation information N. In the sine-wave signal generation circuit, the read control circuit receives the frequency designation information N as an address interval of an address value of the address signal, the address value as the address signal is the in period equal to the reference clock period T ck A signal that increases and circulates at every address interval N is output, and a signal having a frequency whose sine wave frequency is equal to N / (M × T ck ) is output as the sine wave signal.
【００１０】このような構成のディジタル方式周波数可
変正弦波信号発生回路では、前記低域通過器が前記高周
波成分として前記基準クロック周期の逆数に等しい基準
クロック周波数成分を除去するもの良い。In the digital frequency variable sine wave signal generating circuit having such a configuration, it is preferable that the low pass filter removes the reference clock frequency component equal to the reciprocal of the reference clock period as the high frequency component.
【００１１】また、前記読出し制御回路は、前記アドレ
ス間隔Ｎを保持する入力レジスタと、前記アドレス間隔
Ｎと加算値とを加算して加算結果を出力する加算器と、
前記加算結果をＭより小さい値に制限し、前記加算結果
をＭより小さいときは前記加算結果そのものを、前記加
算結果がＭ以上のときは前記加算結果からＭを減算して
得られる減算結果を制限値として出力する制限器と、前
記制限値を前記基準クロック信号に同期してサンプリン
グし、該サンプリングした値を前記加算値として保持す
るアキュムレータと、から成り、前記制限値を前記アド
レス信号として前記読出し専用メモリへ供給する。The read control circuit includes an input register for holding the address interval N, an adder for adding the address interval N and an addition value, and outputting an addition result,
The addition result is limited to a value smaller than M. When the addition result is smaller than M, the addition result itself is obtained. When the addition result is M or more, a subtraction result obtained by subtracting M from the addition result is obtained. A limiter that outputs a limit value, an accumulator that samples the limit value in synchronization with the reference clock signal, and holds the sampled value as the addition value, and the limit value as the address signal. Supply to read-only memory.
【００１２】[0012]
【作用】本発明では、読出し専用メモリに予め記憶され
ている１周期分の正弦波信号の振幅情報を読み出す周期
を変えずに、正弦波信号の振幅情報を読み出すためのア
ドレス信号のアドレス値を飛び飛びに設定している。こ
のため、読出し専用メモリから１周期分の正弦波信号の
振幅情報を読み出す時間はそれを読み出すためのアドレ
ス値のアドレス間隔と反比例する。一方、出力される正
弦波信号の正弦波周波数はアドレス値のアドレス間隔に
比例する。According to the present invention, the address value of the address signal for reading the amplitude information of the sine wave signal is set without changing the cycle of reading the amplitude information of the sine wave signal for one cycle stored in advance in the read-only memory. It is set to be scattered. Therefore, the time to read the amplitude information of the sine wave signal for one cycle from the read-only memory is inversely proportional to the address interval of the address value for reading it. On the other hand, the sine wave frequency of the output sine wave signal is proportional to the address interval of the address value.
【００１３】[0013]
【実施例】図１は本発明の一実施例によるディジタル方
式周波数ステップ可変低周波信号発生回路を示すブロッ
ク図である。1 is a block diagram showing a digital frequency step variable low frequency signal generating circuit according to an embodiment of the present invention.
【００１４】図１に示されたディジタル方式周波数ステ
ップ可変低周波信号発生回路は、ＲＯＭからデータを読
み出すための読出し制御回路の構成が相違している点を
除いて図２に示されたものと同様の構成を有する。従っ
て、本実施例の読出し制御回路を２０で示す。図２に示
された構成要素と同一の機能を有するものには同一の参
照符号を付してそれらの説明を省略する。The digital type frequency step variable low frequency signal generating circuit shown in FIG. 1 differs from that shown in FIG. 2 except that the structure of a read control circuit for reading data from a ROM is different. It has a similar configuration. Therefore, the read control circuit of this embodiment is shown at 20. Components having the same functions as those of the components shown in FIG. 2 are designated by the same reference numerals, and their description will be omitted.
【００１５】読出し制御回路２０は、入力レジスタ２１
と、加算器２２と、制限器２３と、アキュムレータ２４
とから成る。入力レジスタ２１はＲＯＭ１４から１周期
分の正弦波信号の振幅情報を読み出すためのアドレス値
のアドレス間隔Ｎを保持している。すなわち、入力レジ
スタ２１は周波数指定情報としてアドレス間隔Ｎを保持
している。このアドレス間隔Ｎは加算器２２の一方の入
力端子に供給される。加算器２２の他方の入力端子には
後述するアキュムレータ２４から加算値ＡＤＤが供給さ
れる。加算器２２はアドレス間隔Ｎと加算値ＡＤＤとを
加算して、加算結果（ＡＤＤ＋Ｎ）を出力する。この加
算結果（ＡＤＤ＋Ｎ）は制限器２３に供給される。制限
器２３は加算結果（ＡＤＤ＋Ｎ）と値Ｍとの大小比較を
行う。（ＡＤＤ＋Ｎ）＜Ｍならば、制限器２３は加算結
果（ＡＤＤ＋Ｎ）そのものを制限値として出力する。一
方、（ＡＤＤ＋Ｎ）≧Ｍならば、制限器２３は加算結果
（ＡＤＤ＋Ｎ）から値Ｍを減算して得られる減算結果
｛（ＡＤＤ＋Ｎ）−Ｍ｝を制限値として出力する。この
制限器２３から出力された制限値はアキュムレータ２４
に供給される。アキュムレータ２４はこの制限値を基準
クロック発生器１１からの基準クロック信号に同期して
サンプリングし、そのサンプリングした値を新しい加算
値ＡＤＤとして保持する。また、制限器２３から出力さ
れた制限値はアドレス信号としてＲＯＭ１４にも供給さ
れる。The read control circuit 20 includes an input register 21.
, Adder 22, limiter 23, and accumulator 24
It consists of and. The input register 21 holds the address interval N of the address value for reading the amplitude information of the sine wave signal for one cycle from the ROM 14. That is, the input register 21 holds the address interval N as frequency designation information. This address interval N is supplied to one input terminal of the adder 22. An addition value ADD is supplied from an accumulator 24 described later to the other input terminal of the adder 22. The adder 22 adds the address interval N and the addition value ADD, and outputs the addition result (ADD + N). The addition result (ADD + N) is supplied to the limiter 23. The limiter 23 compares the addition result (ADD + N) and the value M with each other. If (ADD + N) <M, the limiter 23 outputs the addition result (ADD + N) itself as a limit value. On the other hand, if (ADD + N) ≧ M, the limiter 23 outputs the subtraction result {(ADD + N) −M} obtained by subtracting the value M from the addition result (ADD + N) as the limit value. The limit value output from the limiter 23 is the accumulator 24.
Is supplied to. The accumulator 24 samples this limit value in synchronization with the reference clock signal from the reference clock generator 11, and holds the sampled value as a new addition value ADD. The limit value output from the limiter 23 is also supplied to the ROM 14 as an address signal.
【００１６】この結果、ＲＯＭ１４には、アドレス信号
として、アドレス０〜（Ｍ−１）までのアドレス値が基
準クロック周期に等しい周期Ｔckでアドレス間隔Ｎ毎に
増加し循環するような信号が供給されることになる。こ
こで循環に要する時間ＴｓはＴｓ＝（Ｍ／Ｎ）Ｔckで表
される。As a result, the ROM 14 is supplied with an address signal such that the address values of addresses 0 to (M-1) are increased and circulated at every address interval N at a cycle T ck equal to the reference clock cycle. Will be done. Here, the time T s required for circulation is represented by T s = (M / N) T ck .
【００１７】ＲＯＭ１４はこのアドレス信号に応答して
正弦波信号の振幅情報を表す正弦波振幅データを出力す
る。正弦波振幅データはＤ／Ａ変換器１５に供給され
る。Ｄ／Ａ変換器１５は正弦波振幅データをアナログ信
号に変換する。このアナログ信号は基準クロック周期Ｔ
ckで階段状に変化する階段状正弦波信号であり、その周
期はＲＯＭ１４における循環周期Ｔｓに等しい。アナロ
グ信号（階段状正弦波信号）は低域通過器１６へ供給さ
れる。低域通過器１６は階段状正弦波信号から高周波雑
音成分（階段状に変化する部分）を除去して滑らかな正
弦波信号を出力する。この滑らかな正弦波信号の正弦波
周波数ＦｓはＦｓ＝１／Ｔｓ＝Ｎ／（Ｍ×Ｔck）で表さ
れる。The ROM 14 outputs sine wave amplitude data representing the amplitude information of the sine wave signal in response to the address signal. The sine wave amplitude data is supplied to the D / A converter 15. The D / A converter 15 converts the sine wave amplitude data into an analog signal. This analog signal has a reference clock cycle T
It is a stepped sine wave signal that changes stepwise in ck , and its cycle is equal to the circulation cycle T s in the ROM 14. The analog signal (stepped sine wave signal) is supplied to the low pass filter 16. The low-pass filter 16 removes a high frequency noise component (a portion that changes stepwise) from the stepped sine wave signal and outputs a smooth sine wave signal. The sine wave frequency F s of this smooth sine wave signal is expressed by F s = 1 / T s = N / (M × T ck ).
【００１８】従って、本実施例のディジタル方式周波数
可変低周波信号発生回路から出力される正弦波信号の正
弦波周波数Ｆｓはアドレス間隔Ｎに比例することにな
る。そして、この正弦波周波数Ｆｓの周波数変化幅ΔＦ
は、ＲＯＭ１４に記憶された１周期分の正弦波信号の振
幅情報の総数Ｍと基準クロック周期Ｔckとの積の逆数に
等しく、一定である。すなわち、周波数変化幅ΔＦはΔ
Ｆ＝１／（Ｍ×Ｔck）で表される。しかも、ＲＯＭ１４
からのデータの読み出し周期は、正弦波周波数Ｆｓを変
化させても、基準クロック周期Ｔckに等しく一定である
ため、低域通過器１６において除去すべき高周波成分、
すなわち、遮断周波数は１種類で良い。Therefore, the sine wave frequency F s of the sine wave signal output from the digital frequency variable low frequency signal generating circuit of this embodiment is proportional to the address interval N. Then, the frequency change width ΔF of this sine wave frequency F s
Is constant and equal to the reciprocal of the product of the total number M of amplitude information of the sine wave signal for one cycle stored in the ROM 14 and the reference clock cycle T ck . That is, the frequency change width ΔF is Δ
It is represented by F = 1 / (M × T ck ). Moreover, ROM14
Since the read cycle of the data from is constant and equal to the reference clock cycle T ck even if the sine wave frequency F s is changed, a high frequency component to be removed in the low pass filter 16,
That is, the cutoff frequency may be one type.
【００１９】尚、可変できる最小の正弦波周波数Ｆ
ｓ（ＭＩＮ）は、周波数指定情報（アドレス間隔）Ｎが
１に等しいとき、すなわち、Ｆｓ（ＭＩＮ）＝１／（Ｍ
×Ｔck）で表される。また、周知のサンプリング定理よ
り、アドレス間隔Ｎを（Ｍ／２）以下の値に制限する必
要がある。従って、可変できる最大の正弦波周波数Ｆｓ
（ＭＡＸ）は、Ｆｓ（ＭＡＸ）＝１／（２×Ｔck）で与
えられる。The minimum variable sine wave frequency F
s (MIN) is the frequency designation information (address interval) N equal to 1, that is, F s (MIN) = 1 / (M
× T ck ). Further, according to the well-known sampling theorem, it is necessary to limit the address interval N to a value of (M / 2) or less. Therefore, the maximum variable sine wave frequency F s
(MAX) is given by F s (MAX) = 1 / (2 × T ck ).
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば、
ＲＯＭに予め記憶されている１周期分の正弦波信号の振
幅情報を、基準クロック周期に等しい周期で、アドレス
値がアドレス間隔で増加し循環するアドレス信号を用い
て読み出しているので、正弦波信号の正弦波周波数を一
定間隔の周波数変化幅で変化させることができる。As described above, according to the present invention,
Since the amplitude information of one sine wave signal stored in advance in the ROM is read using the address signal in which the address value increases at the address interval and circulates at the cycle equal to the reference clock cycle, the sine wave signal is read. The sine wave frequency of can be changed with a frequency change width at regular intervals.
【図１】本発明の一実施例によるディジタル方式周波数
可変正弦波信号発生回路を示すブロック図である。FIG. 1 is a block diagram showing a digital frequency variable sine wave signal generation circuit according to an embodiment of the present invention.
【図２】従来のディジタル方式周波数可変正弦波信号発
生回路を示すブロック図である。FIG. 2 is a block diagram showing a conventional digital frequency variable sine wave signal generation circuit.
１１ 基準クロック発生器 １２ 分周器 １３ カウンタ １４ 読出し専用メモリ（ＲＯＭ） １５ Ｄ／Ａ変換器 １６ 低域通過器（ＬＰＦ） ２０ 読出し制御回路 ２１ 入力レジスタ ２２ 加算器 ２３ 制限器 ２４ アキュムレータ 11 reference clock generator 12 frequency divider 13 counter 14 read-only memory (ROM) 15 D / A converter 16 low pass filter (LPF) 20 read control circuit 21 input register 22 adder 23 limiter 24 accumulator
Claims (3)
角度（３６０／Ｍ）°毎の正弦波信号の振幅情報が１周
期分予め記憶されている読出し専用メモリと、基準クロ
ック周期Ｔckの基準クロック信号を発生する基準クロッ
ク発生器と、前記基準クロック信号に応答して周波数指
定情報Ｎに従ったアドレス信号を前記読出し専用メモリ
へ供給してそこに記憶されている前記振幅情報を読出し
て該読出された振幅情報を表す正弦波振幅データを出力
させる読出し制御回路と、前記正弦波振幅データをアナ
ログ信号に変換するディジタル／アナログ変換器と、前
記アナログ信号から高周波成分を取り除いて正弦波信号
を出力する低域通過器と、を有し、前記周波数指定情報
Ｎに従って前記正弦波信号の正弦波周波数を変化できる
正弦波信号を発生するディジタル方式周波数可変正弦波
信号発生回路において、 前記読出し制御回路は、前記周波数指定情報Ｎを前記ア
ドレス信号のアドレス値のアドレス間隔として受け、前
記アドレス信号として前記アドレス値が前記基準クロッ
ク周期Ｔckに等しい周期で前記アドレス間隔Ｎ毎に増加
し循環するような信号を出力し、 前記正弦波信号として前記正弦波周波数がＮ／（Ｍ×Ｔ
ck）に等しい周波数の信号を出力することを特徴とする
ディジタル方式周波数可変正弦波信号発生回路。1. A read-only memory in which amplitude information of a sine wave signal for each angle (360 / M) ° is previously stored for one cycle in an area from address 0 to (M-1), and a reference clock cycle T. a reference clock generator for generating a reference clock signal of ck ; and, in response to the reference clock signal, supplies an address signal in accordance with the frequency designation information N to the read-only memory to supply the amplitude information stored therein. A read control circuit for reading and outputting sine wave amplitude data representing the read amplitude information, a digital / analog converter for converting the sine wave amplitude data into an analog signal, and a sine wave with a high frequency component removed from the analog signal. A low-pass filter that outputs a wave signal, and generates a sine wave signal capable of changing the sine wave frequency of the sine wave signal according to the frequency designation information N. In a digital system frequency variable sinusoidal signal generating circuit, the read control circuit receives the frequency designation information N as an address interval of an address value of the address signal, the address value as the address signal to the reference clock period T ck A signal that increases at every address interval N and circulates at an equal cycle is output, and the sine wave frequency is N / (M × T).
ck ), which is a digital frequency variable sine wave signal generation circuit characterized by outputting a signal having a frequency equal to ck ).
前記基準クロック周期の逆数に等しい基準クロック周波
数成分を除去するものである請求項１記載のディジタル
方式周波数可変正弦波信号発生回路。2. The digital frequency variable sine wave signal generating circuit according to claim 1, wherein the low pass filter removes a reference clock frequency component equal to the reciprocal of the reference clock period as the high frequency component.
力する加算器と、 前記加算結果をＭより小さい値に制限し、前記加算結果
をＭより小さいときは前記加算結果そのものを、前記加
算結果がＭ以上のときは前記加算結果からＭを減算して
得られる減算結果を制限値として出力する制限器と、 前記制限値を前記基準クロック信号に同期してサンプリ
ングし、該サンプリングした値を前記加算値として保持
するアキュムレータと、 から成り、前記制限値を前記アドレス信号として前記読
出し専用メモリへ供給することを特徴とする請求項１記
載のディジタル方式周波数可変正弦波信号発生回路。3. The read control circuit, an input register that holds the address interval N, an adder that adds the address interval N and an addition value and outputs an addition result, and the addition result is smaller than M. A limiter that limits the value and outputs the addition result itself when the addition result is smaller than M, and outputs the subtraction result obtained by subtracting M from the addition result as the limit value when the addition result is M or more. And an accumulator that samples the limit value in synchronization with the reference clock signal and holds the sampled value as the addition value, and supplies the limit value to the read-only memory as the address signal. The digital frequency variable sine wave signal generating circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29285191A JPH05129837A (en) | 1991-11-08 | 1991-11-08 | Circuit for generating digital system variable frequency sine wave signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29285191A JPH05129837A (en) | 1991-11-08 | 1991-11-08 | Circuit for generating digital system variable frequency sine wave signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129837A true JPH05129837A (en) | 1993-05-25 |
Family
ID=17787193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29285191A Pending JPH05129837A (en) | 1991-11-08 | 1991-11-08 | Circuit for generating digital system variable frequency sine wave signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129837A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107291148A (en) * | 2016-03-31 | 2017-10-24 | 大唐恩智浦半导体有限公司 | Sinusoidal wave generating device |
| KR102021947B1 (en) * | 2018-07-11 | 2019-09-17 | 아주대학교산학협력단 | Sinusoidal current generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018005A (en) * | 1983-07-12 | 1985-01-30 | Nec Corp | Digital oscillating circuit |
-
1991
- 1991-11-08 JP JP29285191A patent/JPH05129837A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018005A (en) * | 1983-07-12 | 1985-01-30 | Nec Corp | Digital oscillating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107291148A (en) * | 2016-03-31 | 2017-10-24 | 大唐恩智浦半导体有限公司 | Sinusoidal wave generating device |
| KR102021947B1 (en) * | 2018-07-11 | 2019-09-17 | 아주대학교산학협력단 | Sinusoidal current generator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960514 |