JPH05122064A - Pll frequency synthesizer circuit - Google Patents
Pll frequency synthesizer circuitInfo
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- JPH05122064A JPH05122064A JP3281556A JP28155691A JPH05122064A JP H05122064 A JPH05122064 A JP H05122064A JP 3281556 A JP3281556 A JP 3281556A JP 28155691 A JP28155691 A JP 28155691A JP H05122064 A JPH05122064 A JP H05122064A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL frequency synthesizer circuit used in the field of mobile radio communication equipment such as cordless telephones and portable telephones or in the field of broadcast receiving equipment.
【０００２】[0002]
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を増幅す
る増幅回路と、該増幅回路によって増幅されたＶＣＯの
発振信号を分周する可変分周回路と、基準分周回路の分
周出力周波数ｆRと可変分周回路の分周出力周波数ｆPの
位相比較を行いその位相差に応じた電圧をＶＣＯに印加
する位相比較回路と、基準分周回路の分周数を設定する
第１のラッチ回路と、可変分周回路の分周数を設定する
第２のラッチ回路と、第１及び第２のラッチ回路に分周
データをセットするために外部の制御装置、例えば、マ
イクロコンピュータからのデータを受け取るシフトレジ
スタとから構成されている。2. Description of the Related Art Generally, a PLL frequency synthesizer integrated circuit used in a radio communication device or a broadcast receiving device includes a crystal oscillation circuit for generating a reference oscillation signal by an externally connected crystal oscillator and an oscillation output of the crystal oscillation circuit. A reference frequency dividing circuit for generating a reference signal by frequency division, an amplification circuit for amplifying an oscillation output of a voltage controlled oscillation circuit (VCO) provided outside, and an oscillation signal of the VCO amplified by the amplification circuit. The phase of applying a voltage according to the phase difference between the variable frequency dividing circuit for frequency division, the frequency dividing output frequency f R of the reference frequency dividing circuit and the frequency dividing output frequency f P of the variable frequency dividing circuit. It is divided into a comparison circuit, a first latch circuit for setting the frequency division number of the reference frequency dividing circuit, a second latch circuit for setting the frequency division number of the variable frequency dividing circuit, and a first and second latch circuit. Set the cycle data For this purpose, it is composed of an external control device, for example, a shift register which receives data from a microcomputer.
【０００３】このようなＰＬＬ周波数シンセサイザ集積
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。In a system using such a PLL frequency synthesizer integrated circuit, frequency division data corresponding to the reception or transmission frequency is transferred from the microcomputer to the shift register when the power is turned on and the frequency is switched.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ周波数シンセサイザ集積回路では、ＶＣＯからの
高周波信号が印加されて動作するため、高感度な増幅回
路が内蔵されている。そのために、増幅回路の入力信号
がない場合でも集積回路の内部で発生する電源ノイズ等
により増幅回路が動作し、あたかも入力信号があるよう
にある周波数で発振する場合がある。この発振を自励発
振（フリーラン）と呼ぶ。However, in the conventional PLL frequency synthesizer integrated circuit, since a high frequency signal from the VCO is applied to operate, a highly sensitive amplifier circuit is incorporated. Therefore, even if there is no input signal to the amplifier circuit, the amplifier circuit may operate due to power supply noise or the like generated inside the integrated circuit, and may oscillate at a certain frequency as if the input signal were present. This oscillation is called self-excited oscillation (free run).
【０００５】一方、外部接続されるＶＣＯにおいて、制
御電圧が０ボルトであると発振を開始しないものがあ
る。このようなＶＣＯを用いた場合、電源投入直後はＶ
ＣＯが発振しないにも係わらず、増幅回路の自励発振に
より可変分周回路の分周動作が開始される。そして、増
幅回路のフリーラン周波数が可変分周回路及び基準分周
回路に設定された分周数によって定まるロック周波数よ
り高い場合には、位相比較回路の出力はＶＣＯの制御電
圧を下げるように作用する。従って、この場合には、Ｖ
ＣＯの制御電圧が０ボルトに固定されてしまいＶＣＯの
発振が開始しないという誤動作となる。この状態をＰＬ
Ｌのデッドロックと呼ぶ。On the other hand, some externally connected VCOs do not start oscillation when the control voltage is 0 volt. When such a VCO is used, V
Although the CO does not oscillate, the frequency dividing operation of the variable frequency dividing circuit is started by the self-excited oscillation of the amplifier circuit. When the free-run frequency of the amplifier circuit is higher than the lock frequency determined by the frequency division numbers set in the variable frequency divider circuit and the reference frequency divider circuit, the output of the phase comparator circuit acts to lower the control voltage of the VCO. To do. Therefore, in this case, V
The CO control voltage is fixed to 0 volt, and the VCO does not start oscillating, resulting in a malfunction. PL this state
Called L deadlock.
【０００６】[0006]
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を増幅する増
幅回路と、該増幅回路で増幅された前記電圧制御発振回
路の出力を分周する可変分周回路と、該可変分周回路の
分周出力と前記基準分周回路の分周出力の位相を比較し
位相差に応じた電圧を前記電圧制御発振回路に印加する
位相比較回路と、前記基準分周回路の分周数を設定する
第１のラッチ回路と、前記可変分周回路の分周数を設定
する第２のラッチ回路と、電源電圧の印加時に初期設定
パルスを発生する電源電圧検出回路とを備え、前記増幅
回路の自励発振周波数より前記電圧制御発振回路の発振
周波数が大きくなるように、前記第１のラッチ回路及び
第２のラッチ回路を前記初期設定信号により設定するこ
とによりＰＬＬのデッドロックを防止するものである。The present invention has been made in view of the above-mentioned points, and a crystal oscillation circuit for generating a reference oscillation signal and a PLL for dividing the output of the crystal oscillation circuit.
A reference frequency divider circuit for generating a reference frequency, a voltage controlled oscillator circuit (VCO) whose oscillation frequency is controlled by an applied voltage, an amplifier circuit for amplifying the output of the voltage controlled oscillator circuit, and the amplifier circuit. A variable frequency divider circuit that divides the amplified output of the voltage controlled oscillator circuit, and a voltage corresponding to the phase difference by comparing the phases of the frequency division output of the variable frequency divider circuit and the frequency division output of the reference frequency divider circuit. To the voltage controlled oscillator circuit, a first latch circuit for setting the frequency division number of the reference frequency dividing circuit, and a second latch circuit for setting the frequency division number of the variable frequency dividing circuit. And a power supply voltage detection circuit that generates an initial setting pulse when a power supply voltage is applied, and the first latch circuit is configured so that the oscillation frequency of the voltage controlled oscillation circuit is higher than the self-excited oscillation frequency of the amplification circuit. And the second latch circuit Thereby preventing deadlocks PLL by setting the serial initialization signal.
【０００７】[0007]
【作用】上述の手段によれば、電源投入時に電源電圧検
出回路から出力される初期設定パルスによって、第１の
ラッチ回路と第２のラッチ回路に基準分周回路と可変分
周回路の分周数が設定されるが、この分周数は、増幅回
路のフリーラン周波数よりＶＣＯのロック周波数が高く
なるように設定されるため、ＰＬＬが動作を開始する
と、位相比較回路の出力はＶＣＯの周波数を高くするよ
うに作用し、ＶＣＯの制御電圧を上昇する。これによ
り、発振を停止していたＶＣＯの発振が開始される。According to the above means, the frequency division of the reference frequency dividing circuit and the variable frequency dividing circuit is performed by the first latch circuit and the second latch circuit by the initialization pulse output from the power source voltage detecting circuit when the power is turned on. However, since the frequency division number is set so that the lock frequency of the VCO is higher than the free-run frequency of the amplifier circuit, when the PLL starts operating, the output of the phase comparison circuit outputs the frequency of the VCO. To increase the control voltage of the VCO. As a result, the VCO, which has stopped oscillating, starts oscillating.
【０００８】[0008]
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、マイクロコンピュータ４が接続されて、通信
機器あるいは放送受信機器のＰＬＬ周波数シンセサイザ
回路が構成される。ＰＬＬ周波数シンセサイザ集積回路
１は、ＶＣＯ２の発信信号ｆVを増幅する高感度な増幅
回路５と、増幅回路５によって増幅されたＶＣＯ２の発
信信号ｆVを設定された分周数で分周する可変分周回路
６と、接続された水晶振動子３によって発振周波数が決
定される水晶発振回路７と、水晶発振回路７の発振出力
を設定された分周数で分周する基準分周回路８と、可変
分周回路６の分周出力ｆPと基準分周回路８の分周出力
である基準周波数信号ｆRの位相差を検出しその位相差
に応じた電圧をＶＣＯ２に印加する位相比較回路９と、
可変分周回路６及び基準分周回路８の分周数を保持する
ラッチ回路１０と、マイクロコンピュータ４から可変分
周回路６及び基準分周回路８の分周数データを受け取る
ためのシフトレジスタ１１と、電源がＰＬＬ周波数シン
セサイザ集積回路１に印加されたことを検出し初期設定
パルスＰSをラッチ回路１０に供給する電源電圧検出回
路１２とから構成される。FIG. 1 is a block diagram showing an embodiment of the present invention. A portion indicated by a broken line is a PLL frequency synthesizer integrated circuit 1, and a voltage controlled oscillator circuit (VCO) 2, a crystal oscillator 3, and a microcomputer 4 are connected to the PLL frequency synthesizer integrated circuit 1 to communicate with a communication device. Alternatively, the PLL frequency synthesizer circuit of the broadcast receiving device is configured. PLL frequency synthesizer integrated circuit 1 transmits a sensitive amplifier circuit 5 for amplifying a signal f V, frequency division by the frequency division number is set to the oscillation signal f V of VCO2 amplified by the amplifier circuit 5 of VCO2 variable A frequency dividing circuit 6, a crystal oscillating circuit 7 whose oscillation frequency is determined by the connected crystal oscillator 3, and a reference frequency dividing circuit 8 for dividing the oscillation output of the crystal oscillating circuit 7 by a set frequency dividing number. , A phase comparison circuit for detecting the phase difference between the frequency division output f P of the variable frequency division circuit 6 and the reference frequency signal f R which is the frequency division output of the reference frequency division circuit 8 and applying a voltage corresponding to the phase difference to the VCO 2. 9 and
A latch circuit 10 for holding the frequency division numbers of the variable frequency division circuit 6 and the reference frequency division circuit 8 and a shift register 11 for receiving frequency division number data of the variable frequency division circuit 6 and the reference frequency division circuit 8 from the microcomputer 4. And a power supply voltage detection circuit 12 which detects that power is applied to the PLL frequency synthesizer integrated circuit 1 and supplies an initialization pulse P S to the latch circuit 10.
【０００９】ＰＬＬ周波数シンセサイザ集積回路１にお
いて、ラッチ回路１０は、可変分周回路６の分周数デー
タを保持する第１のラッチ回路１０ａと基準分周回路８
の分周数を保持する第２のラッチ回路１０ｂとから構成
され、マイクロコンピュータ４からデータＤＩと同期ク
ロックＣＬによってシフトレジスタ１１に分周数データ
が転送された後、マイクロコンピュータ４から出力され
るラッチパルスＣＥにより、シフトレジスタ１１の分周
数データがラッチ回路１０に保持される。可変分周回路
６において、分周出力ｆPはプリセット制御端子ＰＥに
も印加されているため、分周出力ｆPが出力されるたび
に、第１のラッチ回路１０ａに保持されている分周数デ
ータが可変分周回路６にセットされる。一方、基準分周
回路８では、第２のラッチ回路１０ｂに保持されている
データに基づき基準分周回路８の複数の分周段の出力か
ら１つを選択出力している。In the PLL frequency synthesizer integrated circuit 1, the latch circuit 10 includes a first latch circuit 10a for holding frequency division number data of the variable frequency dividing circuit 6 and a reference frequency dividing circuit 8.
And a second latch circuit 10b for holding the frequency division number of the frequency division number, the frequency division number data is transferred from the microcomputer 4 to the shift register 11 by the data DI and the synchronous clock CL, and then output from the microcomputer 4. The frequency division number data of the shift register 11 is held in the latch circuit 10 by the latch pulse CE. In the variable frequency dividing circuit 6, since the frequency division output f P is also applied to the preset control terminal PE, every time the frequency division output f P is output, the frequency division output f P is held in the first latch circuit 10a. The numerical data is set in the variable frequency dividing circuit 6. On the other hand, the reference frequency dividing circuit 8 selectively outputs one of the outputs of the plurality of frequency dividing stages of the reference frequency dividing circuit 8 based on the data held in the second latch circuit 10b.
【００１０】図２は、図１に示された可変分周回路６、
ラッチ回路１０、及び、シフトレジスタ１１の具体的回
路図を示すものである。可変分周回路６は、継続接続さ
れた１６個のＴ−ＦＦ１３と、各Ｔ−ＦＦ１３の出力が
印加されたＡＮＤゲート１４と、ＡＮＤゲート１４と、
ＡＮＤゲート１４の出力が印加されたＤ−ＦＦ１５とか
ら構成されており、Ｔ−ＦＦ１３のＪ入力に第１のラッ
チ回路１０ａの出力が印加されている。この可変分周回
路６は、セットされた１６ビットの２進データから計数
を開始し、１６ビット全てが“１”となったことをＡＮ
Ｄゲート１４が検出している。従って、可変分周回路６
の分周数は、２16−設定値となる。FIG. 2 shows the variable frequency dividing circuit 6 shown in FIG.
1 is a concrete circuit diagram of a latch circuit 10 and a shift register 11. The variable frequency dividing circuit 6 includes 16 T-FFs 13 that are continuously connected, an AND gate 14 to which the output of each T-FF 13 is applied, and an AND gate 14.
The output of the AND gate 14 is applied to the D-FF 15, and the output of the first latch circuit 10a is applied to the J input of the T-FF 13. The variable frequency dividing circuit 6 starts counting from the set 16-bit binary data, and when all 16 bits become "1"
The D gate 14 is detecting. Therefore, the variable frequency dividing circuit 6
The frequency division number is 2 16 -the set value.
【００１１】第１のラッチ回路１０ａは１６個のラッチ
ＦＦ１７からなり、第２のラッチ回路１０ｂは２個のラ
ッチＦＦ１８から構成され、ラッチＦＦ１８の出力
Ｑ17、Ｑ 18は、基準分周回路８に供給される。また、シ
フトレジスタ１１は、１８個の継続接続されたＤ−ＦＦ
１９から構成され、前段の１６ビットの出力が第１のラ
ッチ回路１０ａの各ラッチＦＦ１７のラッチ入力Ｌに印
加され、後段の２ビットの出力は第２のラッチ回路１０
ｂのラッチＦＦ１８のラッチ入力Ｌに印加されている。The first latch circuit 10a has 16 latches.
It is composed of FF17, and the second latch circuit 10b has two latch circuits.
Output from the latch FF18.
Q17, Q 18Is supplied to the reference frequency dividing circuit 8. In addition,
The shift register 11 includes 18 continuously connected D-FFs.
It is composed of 19 bits and the 16-bit output of the previous stage is the first line.
The latch input L of each latch FF17 of the switch circuit 10a.
The 2-bit output of the latter stage is added to the second latch circuit 10.
It is applied to the latch input L of the latch FF 18 of b.
【００１２】ところで第１のラッチ回路１０ａの１６個
目のラッチＦＦ１７のリセット入力Ｒには、電源電圧検
出回路１２からの初期設定パルスＰSが印加されてい
る。即ち、電源投入時には１６ビット目のデータが必ず
“０”となる分周数データが可変分周回路６にセットさ
れることになり、この時の可変分周回路６の分周数Ｎ
は、２16−２15＝３２７６８以上となる。An initial setting pulse P S from the power supply voltage detection circuit 12 is applied to the reset input R of the 16th latch FF 17 of the first latch circuit 10a. That is, when the power is turned on, the frequency division number data in which the 16th bit data is always "0" is set in the variable frequency division circuit 6, and the frequency division number N of the variable frequency division circuit 6 at this time is set.
Is 2 16 −2 15 = 32768 or more.
【００１３】また、第２のラッチ回路１０ｂの２個のラ
ッチＦＦ１８のセット入力Ｓには、電源電圧検出回路１
２からの初期設定パルスＰSが印加されている。従っ
て、電源投入時には出力Ｑ17及びＱ18は“１”となる。
一方、図３は図１に示された基準分周回路８の具体的回
路図である。基準分周回路８に印加される水晶発振回路
７の発振周波数は７．２ＭＨZであり、この周波数信号
は基準分周回路８に印加される。基準分周回路８は、１
／８分周回路２０と、１／９分周回路２１と、１／２分
周回路２２と、１／５分周回路２３と、１／１０分周回
路２４とから構成され、各分周回路２１、２２、２３、
２４の出力、即ち、１００ＫＨZ、５０ＫＨZ、１０ＫＨ
Z、１ＫＨZの信号が、ＡＮＤゲート２５に各々印加され
る。また、ＡＮＤゲート２５の各入力には第２のラッチ
回路１０ｂの出力Ｑ17、Ｑ18が印加されたデコーダ２６
の出力が印加され、ＡＮＤゲート２５の出力はＯＲゲー
ト２７を介して基準信号ｆRとして出力される。従っ
て、第２のラッチ回路１０ｂに保持された分周数データ
により、４つの分周出力の中から選択して出力するもの
である。この基準信号ｆRは受信あるいは送信周波数の
チャンネルステップ周波数となる。Further, the power source voltage detection circuit 1 is connected to the set input S of the two latch FFs 18 of the second latch circuit 10b.
The initial setting pulse P S from 2 is applied. Therefore, at the time of power-on output Q 17 and Q 18 becomes "1".
On the other hand, FIG. 3 is a specific circuit diagram of the reference frequency dividing circuit 8 shown in FIG. Oscillation frequency of the crystal oscillator circuit 7 applied to the reference dividing circuit 8 is 7.2MH Z, the frequency signal is applied to the reference frequency divider 8. The reference frequency dividing circuit 8 is 1
/ 8 divider circuit 20, 1/9 divider circuit 21, 1/2 divider circuit 22, 1/5 divider circuit 23, and 1/10 divider circuit 24. Circuits 21, 22, 23,
Output of 24, that is, 100KH Z, 50KH Z, 10KH
Z, signal 1 kH Z is respectively applied to the AND gate 25. Further, the decoder 26 in which the outputs Q 17 and Q 18 of the second latch circuit 10b are applied to the respective inputs of the AND gate 25
Is applied, and the output of the AND gate 25 is output as the reference signal f R via the OR gate 27. Therefore, the frequency division number data held in the second latch circuit 10b is used to select and output from four frequency division outputs. This reference signal f R becomes the channel step frequency of the reception or transmission frequency.
【００１４】ところで、電源電圧投入時には第２のラッ
チ回路１０ｂの出力Ｑ17、Ｑ18はともに“１”となるた
め、デコーダ２６の出力は１００ＫＨZの分周出力を選
択する。従って、電源投入時のＶＣＯ２のロック周波数
は、Ｎ×ｆR＝３２７６８×１００ＫＨZ＝３２７６．８
ＭＨZとなる。ここで、ＭＯＳＦＥＴで構成された集積
回路の場合、増幅回路５のフリーラン周波数はたかだか
１０００ＭＨZ程度である。従って、フリーラン周波数
が基準分周回路８で分周されて位相比較回路９に印加さ
れる周波数は、基準周波数より大幅に小さくなるため、
位相比較回路９の出力は、ＶＣＯ２の周波数を高くする
ように制御電圧を上昇させる。よって、停止していたＶ
ＣＯ２は発振を開始する。そして、ＶＣＯ２の発振開始
後は、希望のチャンネル周波数にロックするようにシフ
トレジスタ１１に分周数データを転送することにより、
希望のチャンネル周波数にＰＬＬがロックするのであ
る。By the way, since the time of the power supply voltage is turned on the output Q 17, Q 18 of the second latch circuit 10b are "1", the output of the decoder 26 selects the divided output of the 100KH Z. Therefore, the lock frequency of the VCO 2 when the power is turned on is N × f R = 32768 × 100 KH Z = 3276.8.
It becomes MH Z. In the case of an integrated circuit constituted by MOSFET, free-running frequency of the amplifier circuit 5 is approximately at most 1000MH Z. Therefore, the frequency of the free-run frequency divided by the reference frequency dividing circuit 8 and applied to the phase comparison circuit 9 is significantly smaller than the reference frequency.
The output of the phase comparison circuit 9 raises the control voltage so as to raise the frequency of VCO2. Therefore, the stopped V
CO2 starts oscillating. After the VCO 2 starts oscillating, the frequency division number data is transferred to the shift register 11 so as to lock it at the desired channel frequency.
The PLL will lock to the desired channel frequency.
【００１５】[0015]
【発明の効果】上述の如く本発明によれば、ＰＬＬのデ
ッドロックを電源投入時に防止できるので、ＰＬＬ周波
数シンセサイザ回路の誤動作を防止できるとともに、電
源投入時からマイクロコンピュータが希望のチャンネル
周波数を設定するための周波数データを転送するまでの
時間が短縮され、動作開始の高速化が図れる利点を有す
る。As described above, according to the present invention, the PLL deadlock can be prevented when the power is turned on, so that the malfunction of the PLL frequency synthesizer circuit can be prevented and the microcomputer sets the desired channel frequency from the time when the power is turned on. This has the advantage that the time required to transfer the frequency data for the operation is shortened, and the operation can be started faster.
【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１に示されたブロックの具体的回路を示す回
路図である。FIG. 2 is a circuit diagram showing a specific circuit of the block shown in FIG.
【図３】図１に示されたブロックの具体的回路を示す回
路図である。FIG. 3 is a circuit diagram showing a specific circuit of the block shown in FIG.
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振回路 ３ 水晶振動子 ４ マイクロコンピュータ ５ 増幅回路 ６ 可変分周回路 ７ 水晶発振回路 ８ 基準分周回路 ９ 位相比較回路 １０ ラッチ回路 １１ シフトレジスタ １２ 電源電圧検出回路 1 PLL Frequency Synthesizer Integrated Circuit 2 Voltage Control Oscillation Circuit 3 Crystal Resonator 4 Microcomputer 5 Amplification Circuit 6 Variable Frequency Divider 7 Crystal Oscillation Circuit 8 Reference Frequency Divider 9 Phase Comparison Circuit 10 Latch Circuit 11 Shift Register 12 Power Supply Voltage Detection Circuit
Claims (1)
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を増幅する増幅回路と、該増
幅回路で増幅された前記電圧制御発振回路の出力を分周
する可変分周回路と、該可変分周回路の分周出力と前記
基準分周回路の分周出力の位相を比較し位相差に応じた
電圧を前記電圧制御発振回路に印加する位相比較回路
と、前記基準分周回路の分周数を設定する第１のラッチ
回路と、前記可変分周回路の分周数を設定する第２のラ
ッチ回路と、電源電圧の印加時に初期設定パルスを発生
する電源電圧検出回路とを備え、前記増幅回路の自励発
振周波数より前記電圧制御発振回路の発振周波数が大き
くなるように、前記第１のラッチ回路及び第２のラッチ
回路を前記初期設定信号により設定することを特徴とす
るＰＬＬ周波数シンセサイザ回路。1. A crystal oscillating circuit for generating a reference oscillating signal, a reference frequency dividing circuit for dividing an output of the crystal oscillating circuit to generate a reference frequency of a PLL, and an oscillating frequency controlled by an applied voltage. A voltage controlled oscillator (VCO),
An amplifier circuit for amplifying the output of the voltage controlled oscillator circuit, a variable frequency divider circuit for dividing the output of the voltage controlled oscillator circuit amplified by the amplifier circuit, a frequency division output of the variable frequency divider circuit and the reference. A phase comparison circuit for comparing the phases of frequency-divided outputs of the frequency-dividing circuit and applying a voltage according to the phase difference to the voltage-controlled oscillation circuit; and a first latch circuit for setting the frequency division number of the reference frequency-dividing circuit. A second latch circuit that sets the frequency division number of the variable frequency divider circuit; and a power supply voltage detection circuit that generates an initial setting pulse when a power supply voltage is applied. A PLL frequency synthesizer circuit characterized in that the first latch circuit and the second latch circuit are set by the initial setting signal so that the oscillation frequency of the control oscillation circuit becomes large.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281556A JP2816038B2 (en) | 1991-10-28 | 1991-10-28 | PLL frequency synthesizer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281556A JP2816038B2 (en) | 1991-10-28 | 1991-10-28 | PLL frequency synthesizer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122064A true JPH05122064A (en) | 1993-05-18 |
| JP2816038B2 JP2816038B2 (en) | 1998-10-27 |
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ID=17640834
Family Applications (1)
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| JP3281556A Expired - Fee Related JP2816038B2 (en) | 1991-10-28 | 1991-10-28 | PLL frequency synthesizer circuit |
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1991
- 1991-10-28 JP JP3281556A patent/JP2816038B2/en not_active Expired - Fee Related
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