JPH05110008A - Semiconductor device - Google Patents
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- JPH05110008A JPH05110008A JP3267482A JP26748291A JPH05110008A JP H05110008 A JPH05110008 A JP H05110008A JP 3267482 A JP3267482 A JP 3267482A JP 26748291 A JP26748291 A JP 26748291A JP H05110008 A JPH05110008 A JP H05110008A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はショットキー障壁ダイオ
ードを用いた不揮発性メモリーに適用して有効な技術に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique effectively applied to a nonvolatile memory using a Schottky barrier diode.
【０００２】[0002]
【従来の技術】従来の構造は、図３の様に、１は半導体
基板、２は第１絶縁膜、３は下層配線層（高濃度に不純
物を含んだ多結晶シリコンなど）、４は半導体膜（１×
１０17ａｔｏｍｓ・ｃｍ-3程度の不純物を含んだ多結晶
シリコン膜など）、５は第２絶縁膜、６は金属膜（チタ
ンや白金など）、７はシリコン膜（不純物を意図的に注
入しない多結晶シリコン膜など）、８は配線層（アルミ
ニウム膜など）であった。2. Description of the Related Art In the conventional structure, as shown in FIG. 3, 1 is a semiconductor substrate, 2 is a first insulating film, 3 is a lower wiring layer (such as polycrystalline silicon containing impurities at a high concentration), 4 is a semiconductor. Membrane (1 x
Polycrystalline silicon film containing impurities of about 10 17 atoms · cm −3 ) 5 is a second insulating film, 6 is a metal film (titanium, platinum, etc.), 7 is a silicon film (impurities are not intentionally implanted) Polycrystalline silicon film, etc.) and wiring layer 8 (aluminum film, etc.).
【０００３】ダイオードとシリコン膜を１つのセルとし
て用いた不揮発性メモリーの一つに、図３にある様に、
金属膜６と半導体膜４とからなるショットキー障壁ダイ
オード上に、シリコン膜７を形成し、これを図４のよう
に格子状に配置した構造がある。ただし、図３は、より
良く説明するために、３個のセルの断面図を示してい
る。１つのセルはスイッチとダイオードで形成されてお
り、スイッチのＯＮとＯＦＦにより情報を判別する。こ
の構造は，１ＴＩＭＥＰＲＯＭ（１度のみ電気的書き込
み可能型読みだし専用メモリー）と言われている。図４
において、ダイオードは、ショットキー障壁ダイオード
である。ダイオードは、格子状に配置した時に、他のセ
ルからの電流を阻止する役割を果たす。またスイッチ
は、前記シリコン膜７が役割を果たす。As one of the non-volatile memories using a diode and a silicon film as one cell, as shown in FIG.
There is a structure in which a silicon film 7 is formed on a Schottky barrier diode composed of the metal film 6 and the semiconductor film 4, and the silicon film 7 is arranged in a lattice shape as shown in FIG. However, FIG. 3 shows a cross-sectional view of three cells for better explanation. One cell is formed by a switch and a diode, and information is discriminated by turning the switch on and off. This structure is called 1 TIME PROM (read-only memory that is electrically writable only once). Figure 4
In, the diode is a Schottky barrier diode. The diodes serve to block currents from other cells when arranged in a grid. The silicon film 7 plays a role in the switch.
【０００４】すなわち、電気的に書き込む前は、前記シ
リコン膜７の抵抗が高い。すなわち５Ｖ程度の電圧を印
加しても微量の電流しか流れないので、スイッチが切れ
ている状態（ＯＦＦ状態）である。電気的に書き込む場
合、すなわち２０Ｖ前後の電圧を前記シリコン膜７に印
加すると、前記シリコン膜７に破壊が生じ電流が流れや
すくなり、スイッチが入った状態（ＯＮ状態）となる。That is, before electrically writing, the resistance of the silicon film 7 is high. That is, even if a voltage of about 5 V is applied, only a small amount of current flows, so the switch is in the OFF state (OFF state). In the case of electrically writing, that is, when a voltage of about 20 V is applied to the silicon film 7, the silicon film 7 is broken and a current easily flows, and the switch is turned on (ON state).
【０００５】１ＴＩＭＥＰＲＯＭは、この前記シリコン
膜７の破壊前・後の電流の大・小により、情報を引き出
している。The 1-time EEPROM extracts information based on the magnitude of the current before and after the breakdown of the silicon film 7.
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来の技術で
は、熱処理の際ショットキー障壁ダイオードである前記
半導体膜７に、前記下層配線層３の不純物が流れ込み、
ショットキー障壁ダイオード特性を劣化させるという問
題点を有する。However, in the conventional technique, impurities in the lower wiring layer 3 flow into the semiconductor film 7 which is a Schottky barrier diode during heat treatment,
There is a problem that the characteristics of the Schottky barrier diode are deteriorated.
【０００７】セルを微細かするために、前記下層配線層
３は高濃度（１×１０21ａｔｏｍｓ・ｃｍ-3以上）に不
純物を注入したシリコン膜にするのが一般的である。な
ぜならシリコン膜は、細く加工できるからである。また
前記半導体膜４も微量の不純物が注入されている。それ
らの不純物を活性化させるために熱処理を行う。しかし
このとき、前記下層配線３の不純物が、前記半導体膜４
に雪崩込み、前記金属膜６まで達してしまう。これは前
記下層配線３と前記金属膜６との距離（前記半導体膜４
の膜厚）が短いためである。前記半導体膜７の不純物
（リンまたはボロンまたは砒素など）濃度は、１×１０
20ａｔｏｍｓ・ｃｍ-3などが適当である。濃度を高くし
すぎると、ショットキー障壁ダイオードの逆方向電流
（拡散電流）が増大してしまうという問題点を有する。
本発明の実験によると、ＯＮ電流とＯＦＦ電流の絶対値
の差は６ケタほどであった。しかし不純物が金属膜まで
達すると、１ケタ以下に低下してしまった。またこの様
なセルを１ＴＩＭＥＰＲＯＭのセルにすると、他のセル
からの電流を阻止できなくなってしまう。したがって、
ＯＮ電流とＯＦＦ電流との差も小さくなり、情報の有・
無を感知することは不可能であるという問題点を有す
る。In order to make the cell fine, the lower wiring layer 3 is generally a silicon film in which impurities are implanted at a high concentration (1 × 10 21 atoms · cm −3 or more). This is because the silicon film can be finely processed. The semiconductor film 4 is also implanted with a slight amount of impurities. Heat treatment is performed to activate those impurities. However, at this time, the impurities of the lower layer wiring 3 are
Then, the snow avalanche occurs and reaches the metal film 6. This is the distance between the lower layer wiring 3 and the metal film 6 (the semiconductor film 4
This is because the film thickness) is short. The concentration of impurities (phosphorus, boron, arsenic, etc.) in the semiconductor film 7 is 1 × 10.
20 atoms · cm −3 is suitable. If the concentration is too high, there is a problem that the reverse current (diffusion current) of the Schottky barrier diode increases.
According to the experiment of the present invention, the difference between the absolute values of the ON current and the OFF current was about 6 digits. However, when the impurities reached the metal film, they fell to less than one digit. If such a cell is used as a cell of 1 TIMEPROM, it becomes impossible to block current from other cells. Therefore,
The difference between the ON current and the OFF current is also small,
There is a problem that it is impossible to detect nothing.
【０００８】そこで本発明は、この様な問題点を解決す
るもので、その目的とするところは、熱処理をしても前
記下層配線３の不純物を、前記金属膜６まで達せさせな
い良好な特性を有するショットキー障壁ダイオード及び
１ＴＩＭＥＰＲＯＭ用セルを提供するところにある。Therefore, the present invention solves such a problem, and an object thereof is to provide good characteristics that impurities of the lower wiring 3 cannot reach the metal film 6 even if heat treatment is performed. The present invention is to provide a Schottky barrier diode and a cell for 1 TIME EPROM.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置は、
基板上に第１絶縁膜が形成されおり、前記第１絶縁膜上
には、第１シリコン膜が形成されており、前記第１シリ
コン膜上には、第２絶縁膜が形成されており、前記第２
絶縁膜上には第１コンタクトホールが形成されており、
前記第２絶縁膜及び前記第１コンタクトホール上には第
２シリコン膜が形成されており、前記第２シリコン膜上
には、第３絶縁膜が形成されており、前記第３絶縁膜に
は第２コンタクトホールが形成されており、前記第２コ
ンタクトホールの前記第２シリコン膜上には、金属膜が
形成されており、前記金属膜上には配線層が形成されて
おり、前記第２シリコン膜と前記金属膜とがショットキ
ー障壁ダイオードとなっている構造において、前記コン
タクトホールの下には、前記１コンタクトホールが配置
していないことを特徴とする。The semiconductor device of the present invention comprises:
A first insulating film is formed on the substrate, a first silicon film is formed on the first insulating film, and a second insulating film is formed on the first silicon film; The second
A first contact hole is formed on the insulating film,
A second silicon film is formed on the second insulating film and the first contact hole, a third insulating film is formed on the second silicon film, and a third insulating film is formed on the third insulating film. A second contact hole is formed, a metal film is formed on the second silicon film of the second contact hole, and a wiring layer is formed on the metal film. In the structure in which the silicon film and the metal film are Schottky barrier diodes, the one contact hole is not arranged below the contact hole.
【００１０】[0010]
【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。また図２（ａ）から図２（ｄ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。また図１及
び図２（ａ）から図２（ｄ）にわたり、より良く説明す
るために、３個のセルの断面図を示している。以下、図
２（ａ）から図２（ｄ）に従い、説明していく。ここで
は説明の都合上、ショットキー障壁バリアダイオードを
用いた例につき説明する。1 is a sectional view of a semiconductor device according to an embodiment of the present invention. 2 (a) to 2 (d),
It is a main sectional view for every manufacturing process. In all the drawings of the embodiments, those having the same function are designated by the same reference numeral, and the repeated description thereof will be omitted. Further, cross-sectional views of three cells are shown in FIGS. 1 and 2A to 2D for better explanation. Hereinafter, description will be given with reference to FIGS. 2A to 2D. For convenience of explanation, an example using a Schottky barrier barrier diode will be described here.
【００１１】まず図２（ａ）の如く、半導体基板１上
に、ＣＶＤ法（化学気相成長法）により第１絶縁膜２を
形成する．ＳｉＯ2膜で２００ｎｍぐらいが適当であろ
う。そして前記第１絶縁膜２上に下層配線としてＣＶＤ
法により第１多結晶シリコン膜９を３００ｎｍ程度形成
する。通常モノシランガスの熱分解により多結晶シリコ
ン９を堆積させる。そしてこの第１多結晶シリコン膜９
を低抵抗化するために、たとえばリン元素をイオン打ち
込みに法を用いて、６×１０15ａｔｏｍｓ・ｃｍ-2以上
注入する。リンのかわりに砒素を用いても良い。そし
て、フォト及びエッチング法により、前記第１多結晶シ
リコン膜９を所定形にする。First, as shown in FIG. 2A, a first insulating film 2 is formed on a semiconductor substrate 1 by a CVD method (chemical vapor deposition method). A SiO 2 film of about 200 nm would be suitable. Then, CVD is performed as a lower layer wiring on the first insulating film 2.
The first polycrystalline silicon film 9 is formed to a thickness of about 300 nm by the method. Polycrystalline silicon 9 is usually deposited by thermal decomposition of monosilane gas. Then, this first polycrystalline silicon film 9
In order to reduce the resistance of Pd, for example, phosphorus element is implanted by a method of ion implantation to implant at least 6 × 10 15 atoms · cm −2 . Arsenic may be used instead of phosphorus. Then, the first polycrystalline silicon film 9 is formed into a predetermined shape by photo and etching methods.
【００１２】そして、前記第１多結晶シリコン膜９上
に、ＣＶＤ法により第２絶縁膜１０を形成する．ＳｉＯ
2膜で３００ｎｍ程が適当であろう。そして、これ以後
に形成されるショットキー障壁ダイオードと接続するた
めに、第１コンタクトホールを、フォト及びエッチング
の工程により形成する。なおこの前記第１コンタクトホ
ールは、以後に形成するショットキー障壁ダイオードの
真下には作らないようにする。Then, a second insulating film 10 is formed on the first polycrystalline silicon film 9 by the CVD method. SiO
About 300 nm is suitable for two films. Then, a first contact hole is formed by a photo and etching process in order to connect with a Schottky barrier diode formed thereafter. The first contact hole is not formed directly below the Schottky barrier diode formed later.
【００１３】次ぎに図２（ｃ）の如く、層間の絶縁膜と
して、第３絶縁膜１２を形成する。例えばＣＶＤ法によ
り、ＳｉＯ2膜を３００ｎｍほど形成するのが適当であ
ろう。そして、フォト及びエッチング法により、ショッ
トキー障壁ダイオードを形成する箇所の前記第３絶縁膜
１２を除去する。通常半導体装置を製造する時に用いら
れている有機レジストを用いフッ酸などでエッチングす
る。Next, as shown in FIG. 2C, a third insulating film 12 is formed as an interlayer insulating film. For example, it may be appropriate to form a SiO 2 film of about 300 nm by the CVD method. Then, the third insulating film 12 at the location where the Schottky barrier diode is formed is removed by photo and etching methods. Etching is performed with hydrofluoric acid or the like using an organic resist that is usually used when manufacturing a semiconductor device.
【００１４】そして全面に、例えば、チタン膜１３をス
ッパッタ法により形成し、ハロゲンランプを用いて、７
００℃６０秒ほど熱する。そのことにより、前記第３絶
縁膜１２を除去した箇所のチタン膜１３はその下の前記
第２多結晶シリコン膜１１と反応して、チタンサリサイ
ドになる。その後、アンモニア及び水及び過酸化水素水
の混合液により、チタンサリサイドした部分以外の前記
チタン膜１３をエッチングする。次ぎに図２（ｄ）の如
く、スイッチとなるシリコン膜１４を形成する。これ
も、前記第１多結晶シリコン膜９及び前記第２多結晶シ
リコン膜１１と、同様に、ＣＶＤ法により、２００ｎｍ
形成する。そして、フォト及びエッチング法により、不
要部分を取り除く。Then, for example, a titanium film 13 is formed on the entire surface by a sputter method and a halogen lamp is used to
Heat at 00 ° C for 60 seconds. As a result, the titanium film 13 at the portion where the third insulating film 12 is removed reacts with the second polycrystalline silicon film 11 thereunder to become titanium salicide. Then, the titanium film 13 other than the titanium salicided portion is etched with a mixed solution of ammonia, water and hydrogen peroxide. Next, as shown in FIG. 2D, a silicon film 14 serving as a switch is formed. This is the same as the first polycrystalline silicon film 9 and the second polycrystalline silicon film 11, and is 200 nm thick by the CVD method.
Form. Then, unnecessary portions are removed by photo and etching methods.
【００１５】最後に、図１の如く、前記第３絶縁膜１２
上及び前記シリコン膜１４上に引出し配線１５を形成す
る。アルミニウムをスパッタ法により形成し、フォト及
びエッチング法により不要な部分を排除するのが一般的
な方法であろう。Finally, as shown in FIG. 1, the third insulating film 12 is formed.
A lead wire 15 is formed on the silicon film 14 and on the silicon film 14. A common method would be to form aluminum by a sputtering method and remove unnecessary portions by a photo and etching method.
【００１６】以上の工程を経て、本発明の１実施例を得
る。An embodiment of the present invention is obtained through the above steps.
【００１７】この様に、ショットキー障壁ダイオードの
真下に、下層配線とのコンタクトホールを形成しないこ
とにより、下層配線層からショットキー障壁ダイオード
までの距離が長くなる。したがって、活性化のためにア
ニールなどの熱工程により、下層配線（前記第１多結晶
シリコン膜９）の不純物がショットキー障壁ダイオード
の半導体膜（前記第２多結晶シリコン膜９）の不純物
が、ショットキー障壁ダイオードの半導体膜（前記第２
多結晶シリコン膜１１）に多少拡散しても、前記チタン
膜には達せずに、良好なショットキー障壁ダイオード特
性を保つことができる。また、１ＴＩＭＥＰＲＯＭの様
な配置にしてもショットキー障壁ダイオードの逆方向電
流も小さく，ＯＮ電流とＯＦＦ電流との差は大きく、安
定して情報の有・無を感知することが可能となる。As described above, since the contact hole with the lower wiring is not formed immediately below the Schottky barrier diode, the distance from the lower wiring layer to the Schottky barrier diode becomes long. Therefore, due to a thermal process such as annealing for activation, impurities in the lower layer wiring (the first polycrystalline silicon film 9) are removed from impurities in the semiconductor film of the Schottky barrier diode (the second polycrystalline silicon film 9). Semiconductor film of Schottky barrier diode (the second film
Even if a little diffused in the polycrystalline silicon film 11), it does not reach the titanium film, and good Schottky barrier diode characteristics can be maintained. Further, even if the arrangement is such as 1 TIMEPROM, the reverse current of the Schottky barrier diode is small, the difference between the ON current and the OFF current is large, and it is possible to stably detect the presence / absence of information.
【００１８】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、本実施例では、１ＴＩＭＥＰＲＯＭに関して述べた
が、ＴＴＬの入力回路やバイポーラＴｒとショットキー
障壁ダイオードを用いたメモリセルなどに対しても効果
的である。なお実施例では、下層配線に多結晶シリコン
膜を用いたが、半導体基板中に形成した不純物拡散層の
場合でも同じであることは言うまでもない。また本実施
例では、スイッチとしてシリコン膜をもちいたがＯＮ電
流とＯＦＦ電流との差が大きい窒化シリコン膜もしくは
酸化シリコン膜もしくはこれらの積層膜を用いればより
効果適である。The invention made by the present inventor has been specifically described based on the above-mentioned embodiment, but the present invention is not limited to the above-mentioned embodiment, and is modified without departing from the scope of the invention. Of course, you can do that. For example, although the present embodiment has been described with respect to the 1TIMEPROM, it is also effective for a TTL input circuit and a memory cell using a bipolar Tr and a Schottky barrier diode. Although the polycrystalline silicon film is used for the lower wiring in the embodiment, it goes without saying that the same applies to the case of the impurity diffusion layer formed in the semiconductor substrate. Further, in the present embodiment, the silicon film is used as the switch, but it is more effective to use the silicon nitride film or the silicon oxide film or the laminated film thereof, which has a large difference between the ON current and the OFF current.
【００１９】[0019]
【発明の効果】以上述べた様に、本発明によれば、ショ
ットキー障壁ダイオードの下以下で、下層配線と接続す
ることにより、熱工程を経ても下層配線の不純物がショ
ットキー障壁ダイオードに達しない。したがって、逆方
向電流（拡散電流）も増加せずに、良好な電気特性を有
するショットキー障壁ダイオードを作ることができる。
また、１ＴＩＭＥＰＲＯＭに採用しても，ＯＮ電流とＯ
ＦＦ電流との差も大きく、安定動作が可能となり、信頼
性も向上する。As described above, according to the present invention, by connecting with the lower layer wiring below the Schottky barrier diode, the impurities in the lower layer wiring reach the Schottky barrier diode even after the thermal process. do not do. Therefore, the Schottky barrier diode having good electric characteristics can be manufactured without increasing the reverse current (diffusion current).
Moreover, even if it is adopted in 1 TIME PROM, ON current and O
The difference from the FF current is large, stable operation is possible, and reliability is improved.
【図１】本発明の半導体装置の一実施例を示す主要断面
図である。FIG. 1 is a main sectional view showing an embodiment of a semiconductor device of the present invention.
【図２】（ａ）から（ｄ）は本発明の半導体装置の製造
方法の一例を工程順に説明するための主要断面図であ
る。2A to 2D are main cross-sectional views for explaining an example of a method for manufacturing a semiconductor device of the present invention in the order of steps.
【図３】従来の半導体装置を示す主要断面図である。FIG. 3 is a main cross-sectional view showing a conventional semiconductor device.
【図４】ダイオードを用いた、１度のみ電気的書き込書
き込み可能型不揮発性メモリーの回路図である。FIG. 4 is a circuit diagram of a non-volatile memory that is electrically writable and writable only once using a diode.
１・・・基板 ２・・・第１絶縁膜 ３・・・下層配線図 ４・・・半導体膜 ５・・・第２絶縁膜 ６・・・金属膜 ７・・・シリコン膜 ８・・・上層配線膜 ９・・・第１多結晶シリコン膜 １０・・・第２絶縁膜 １１・・・第２多結晶シリコン膜 １２・・・第３絶縁膜 １３・・・チタン膜 １４・・・シリコン膜 １５・・・配線 １６・・・不純物イオンビーム DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... 1st insulating film 3 ... Lower wiring diagram 4 ... Semiconductor film 5 ... 2nd insulating film 6 ... Metal film 7 ... Silicon film 8 ... Upper wiring film 9 ... First polycrystalline silicon film 10 ... Second insulating film 11 ... Second polycrystalline silicon film 12 ... Third insulating film 13 ... Titanium film 14 ... Silicon Film 15 ... Wiring 16 ... Impurity ion beam
Claims (4)
記第１絶縁膜上には、第１シリコン膜が形成されてお
り、前記第１シリコン膜上には、第２絶縁膜が形成され
ており、前記第２絶縁膜上には第１コンタクトホールが
形成されており、前記第２絶縁膜及び前記第１コンタク
トホール上には第２シリコン膜が形成されており、前記
第２シリコン膜上には、第３絶縁膜が形成されており、
前記第３絶縁膜には第２コンタクトホールが形成されて
おり、前記第２コンタクトホールの前記第２シリコン膜
上には、金属膜が形成されており、前記金属膜上には配
線層が形成されており、前記第２シリコン膜と前記金属
膜とがショットキー障壁ダイオードとなっている構造に
おいて、前記コンタクトホールの下には、前記１コンタ
クトホールが配置していないことを特徴とする半導体装
置。1. A first insulating film is formed on a substrate, a first silicon film is formed on the first insulating film, and a second insulating film is formed on the first silicon film. A first contact hole is formed on the second insulating film, and a second silicon film is formed on the second insulating film and the first contact hole. A third insulating film is formed on the silicon film,
A second contact hole is formed in the third insulating film, a metal film is formed on the second silicon film in the second contact hole, and a wiring layer is formed on the metal film. In the structure in which the second silicon film and the metal film are Schottky barrier diodes, the one contact hole is not arranged below the contact hole. ..
コン膜もしくはシリコン窒化膜もしくはシリコン酸化膜
もしくはこれらの積層膜が形成されていることを特徴と
する請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a third silicon film, a silicon nitride film, a silicon oxide film, or a laminated film thereof is formed between the metal film and the wiring layer.
膜と、前記配線層を格子状に配置し、その交点に前記第
２コンタクトホール（前記ショットキー障壁ダイオー
ド）を形成し、前記第２コンタクトホール間に前記第１
コンタクトホールが形成されていることを特徴とする請
求項１記載の半導体装置。3. The first silicon film, the second silicon film, and the wiring layer are arranged in a grid pattern, and the second contact hole (the Schottky barrier diode) is formed at the intersection of the grid layer and the second contact hole. The first between the contact holes
The semiconductor device according to claim 1, wherein a contact hole is formed.
コン膜が半導体基板に形成されている不純物層であるこ
とを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein the first insulating film is not present and the first silicon film is an impurity layer formed on a semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748291A JP3158551B2 (en) | 1991-10-16 | 1991-10-16 | Non-volatile storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26748291A JP3158551B2 (en) | 1991-10-16 | 1991-10-16 | Non-volatile storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110008A true JPH05110008A (en) | 1993-04-30 |
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ID=17445465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26748291A Expired - Fee Related JP3158551B2 (en) | 1991-10-16 | 1991-10-16 | Non-volatile storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158551B2 (en) |
-
1991
- 1991-10-16 JP JP26748291A patent/JP3158551B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3158551B2 (en) | 2001-04-23 |
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