JPH05102200A - Semiconductor device - Google Patents
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- JPH05102200A JPH05102200A JP25626891A JP25626891A JPH05102200A JP H05102200 A JPH05102200 A JP H05102200A JP 25626891 A JP25626891 A JP 25626891A JP 25626891 A JP25626891 A JP 25626891A JP H05102200 A JPH05102200 A JP H05102200A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、バイアホールを有する
高周波用のＩＣ、特にモノリシック・マイクロウエーブ
ＩＣ（ＭＭＩＣ）に適した半導体装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device suitable for a high frequency IC having a via hole, particularly a monolithic microwave IC (MMIC).
【０００２】[0002]
【従来の技術】図５に従来のバイアホールを有する半導
体装置の一例の断面構造を示す。同図において、例えば
ＧａＡｓからなる半導体基板１１上には電界効果トラン
ジスタのゲート電極１２、ソース電極１３、およびドレ
イン電極１４が形成されている。ゲート電極１２として
はＴｉ／ＡｕやＴｉ／Ａｌ等の積層金属が使用され、ソ
ース電極１３およびドレイン電極１４としては例えばＡ
ｕ／Ｇｅ／Ｎｉ／Ａｕのような積層金属が使用される。2. Description of the Related Art FIG. 5 shows a sectional structure of an example of a conventional semiconductor device having a via hole. In the figure, a gate electrode 12, a source electrode 13, and a drain electrode 14 of a field effect transistor are formed on a semiconductor substrate 11 made of, for example, GaAs. As the gate electrode 12, a laminated metal such as Ti / Au or Ti / Al is used, and as the source electrode 13 and the drain electrode 14, for example, A
Stacked metals such as u / Ge / Ni / Au are used.
【０００３】半導体基板１１上には、また例えばＮｉ／
Ａｕの積層金属からなるマイクロストリップ配線１５が
形成されており、該マイクロストリップ配線１５は例え
ばソース電極１３に接続されている。マイクロストリッ
プ配線１５の直下には半導体基板１１を貫通するバイア
ホール１６が形成されており、該バイアホール１６の内
面および半導体基板１１の裏面全体には例えばＮｉ／Ａ
ｕの積層金属からなる接地電極１７が形成されている。
接地電極１７は上記バイアホール１６内の上部でマイク
ロストリップ配線１５に接続されている。On the semiconductor substrate 11, for example, Ni /
A microstrip wiring 15 made of a laminated metal of Au is formed, and the microstrip wiring 15 is connected to, for example, the source electrode 13. A via hole 16 penetrating the semiconductor substrate 11 is formed immediately below the microstrip wiring 15. The inner surface of the via hole 16 and the entire back surface of the semiconductor substrate 11 are made of, for example, Ni / A.
A ground electrode 17 made of a laminated metal of u is formed.
The ground electrode 17 is connected to the microstrip wiring 15 in the upper part of the via hole 16.
【０００４】図５に示す従来の半導体装置は図６に示す
ような工程で製造される。先ず、図６（ａ）に示すよう
に、所定の厚みをもった半導体基板１１上にソース電極
１３とドレイン電極１４とを、Ａｕ／Ｇｅ／Ｎｉ／Ａｕ
の積層金属の蒸着、リフトオフにより同時に形成する。
次に、ゲート電極１２を、Ｔｉ／ＡｕあるいはＴｉ／Ａ
ｌの積層金属の蒸着、リフトオフにより形成する。続い
て、必要に応じて抵抗、インダクタ、キャパシタ、ある
いはパッシベーション膜等（図示せず）を形成する。さ
らに、マイクロストリップ配線１５を、Ｔｉ／Ａｕの積
層金属の蒸着、リフトオフにより形成する。The conventional semiconductor device shown in FIG. 5 is manufactured by the process shown in FIG. First, as shown in FIG. 6A, a source electrode 13 and a drain electrode 14 are formed on a semiconductor substrate 11 having a predetermined thickness by Au / Ge / Ni / Au.
Are simultaneously formed by vapor deposition and lift-off of the laminated metal.
Next, the gate electrode 12 is replaced with Ti / Au or Ti / A
It is formed by vapor deposition and lift-off of the laminated metal of 1. Then, a resistor, an inductor, a capacitor, a passivation film, or the like (not shown) is formed if necessary. Further, the microstrip wiring 15 is formed by vapor deposition and lift-off of Ti / Au laminated metal.
【０００５】次に、図６（ａ）の半導体基板１１を裏面
から研削、ラッピング、ポリッシュ、エッチング等によ
り薄板化加工し、半導体基板１１を３０乃至２００ミク
ロンの厚みにする。次に、図６（ｂ）に示すように、マ
イクロストリップ配線１５の直下の部分に上記半導体基
板の裏面から当該半導体基板１１を貫通するバイアホー
ル１６をエッチングにより形成する。最後に上記バイア
ホール１６の内面、半導体基板１１の裏面全面に無電解
メッキによりＮｉ／Ａｕを形成し、電解メッキによりＡ
ｕを形成してＮｉ／Ａｕ積層金属からなる接地電極１７
を形成することにより、図５に示す従来の半導体装置が
得られる。Next, the semiconductor substrate 11 of FIG. 6 (a) is thinned from the back surface by grinding, lapping, polishing, etching or the like to make the semiconductor substrate 11 have a thickness of 30 to 200 microns. Next, as shown in FIG. 6B, a via hole 16 penetrating the semiconductor substrate 11 from the back surface of the semiconductor substrate is formed in a portion immediately below the microstrip wiring 15 by etching. Finally, Ni / Au is formed on the inner surface of the via hole 16 and the entire back surface of the semiconductor substrate 11 by electroless plating, and A / Au is formed by electrolytic plating.
Ground electrode 17 forming u and made of Ni / Au laminated metal
By forming the, the conventional semiconductor device shown in FIG. 5 is obtained.
【０００６】[0006]
【発明が解決しようとする課題】上記のような従来の半
導体装置では、バイアホール１６を形成するときに、エ
ッチングオーバーになると、半導体基板１１は図６
（ｂ）の点線１８で示すようにエッチングされ、バイア
ホールの上部がマイクロストリップ配線１５の幅よりも
はみ出してしまい、半導体基板１１の表面からバイアホ
ール１６の穴が見えてしまう。このようになると、バイ
アホールの内部のメタライズが困難になり、マイクロス
トリップ配線１５と接地電極１７との電気的接続が困難
になるという問題がある。本発明は、上記のような従来
の半導体装置の問題点を解決して、バイアホール形成時
に多少エッチングオーバーになっても、バイアホールが
マイクロストリップ配線の幅よりも広くなることのない
半導体装置、特にＭＭＩＣを得ることを目的とするもの
である。In the conventional semiconductor device as described above, when the via hole 16 is formed and the etching is over, the semiconductor substrate 11 is exposed to the state shown in FIG.
As shown by the dotted line 18 in (b), the upper portion of the via hole protrudes beyond the width of the microstrip wiring 15, and the hole of the via hole 16 is visible from the surface of the semiconductor substrate 11. In this case, there is a problem that it becomes difficult to metallize the inside of the via hole and it becomes difficult to electrically connect the microstrip wiring 15 and the ground electrode 17. The present invention solves the problems of the conventional semiconductor device as described above, and a semiconductor device in which the via hole does not become wider than the width of the microstrip wiring even if the via hole is slightly overetched. In particular, the purpose is to obtain MMIC.
【０００７】[0007]
【課題を解決するための手段】本発明に係る第１の半導
体装置は、上面に複数の穴または溝状の窪みが形成され
た半導体基板と、上記窪みの内面および上記半導体基板
表面の上記窪みの周辺部に一体的に形成された金属層
と、上記窪みが形成された部分の直下に上記半導体基板
の裏面から上記窪みに達する深さに形成されたバイアホ
ールと、該バイアホール内および上記半導体基板の裏面
に形成され、上記窪みの内面に形成された上記金属層に
接続された接地電極とからなる。A first semiconductor device according to the present invention is a semiconductor substrate having a plurality of holes or groove-like depressions formed on its upper surface, the inner surface of the depressions and the depressions on the surface of the semiconductor substrate. A metal layer integrally formed in a peripheral portion of the semiconductor substrate, a via hole formed directly below the portion where the recess is formed and having a depth reaching the recess from the back surface of the semiconductor substrate, and in the via hole and The ground electrode is formed on the back surface of the semiconductor substrate and is connected to the metal layer formed on the inner surface of the recess.
【０００８】本発明に係る第２の半導体装置は、上面に
複数の穴または溝状の窪みが形成された半導体基板と、
上記窪み内に充填された導電性物質と、該導電性物質の
上面と接触して上記半導体基板表面の一部に形成された
金属層と、上記窪みが形成された部分の直下に上記半導
体基板の裏面から上記窪みに達する深さに形成されたバ
イアホールと、該バイアホール内および上記半導体基板
の裏面に形成され、上記窪み内の上記導電性物質に接続
された接地電極とからなる。A second semiconductor device according to the present invention is a semiconductor substrate having a plurality of holes or groove-like depressions formed on its upper surface,
A conductive substance filled in the recess, a metal layer formed on a part of the surface of the semiconductor substrate in contact with the upper surface of the conductive substance, and the semiconductor substrate immediately below the part where the recess is formed. And a ground electrode formed in the via hole and to the back surface of the semiconductor substrate, the ground electrode being connected to the conductive material in the recess.
【０００９】[0009]
【作用】本発明に係る第１および第２の半導体装置で
は、半導体基板の裏面からバイアホールを形成するとき
に、上記バイアホールを半導体基板を貫通するように形
成するのではなく、上記半導体基板の裏面から上記窪み
に達する深さに形成するから、多少エッチングオーバー
になっても、バイアホールの上部が半導体基板の表面に
形成された金属層よりも大きくなることはなく、エッチ
ングオーバーによる影響のないバイアホールを再現性よ
く形成することができる。In the first and second semiconductor devices according to the present invention, when the via hole is formed from the back surface of the semiconductor substrate, the via hole is not formed so as to penetrate the semiconductor substrate, but the semiconductor substrate is formed. Since it is formed to reach the above-mentioned recess from the back surface of the semiconductor substrate, even if it is overetched to some extent, the upper part of the via hole is not larger than the metal layer formed on the surface of the semiconductor substrate, and the effect of etching over It is possible to form a non-via hole with good reproducibility.
【００１０】[0010]
【実施例】以下、本発明の半導体装置を図示の実施例に
より詳細に説明する。図１は本発明の半導体装置、特に
ＭＭＩＣの第１の実施例を示す断面図である。同図にお
いて、例えばＧａＡｓからなる半導体基板１上には電界
効果トランジスタのゲート電極２、ソース電極３、およ
びドレイン電極４が形成されている。図５に示す従来の
半導体装置と同様に、ゲート電極２としてはＴｉ／Ａｕ
やＴｉ／Ａｌ等の積層金属が使用され、ソース電極３お
よびドレイン電極４としては例えばＡｕ／Ｇｅ／Ｎｉ／
Ａｕのような積層金属が使用される。The semiconductor device of the present invention will be described in detail below with reference to the embodiments shown in the drawings. FIG. 1 is a sectional view showing a first embodiment of a semiconductor device of the present invention, particularly an MMIC. In the figure, a gate electrode 2, a source electrode 3, and a drain electrode 4 of a field effect transistor are formed on a semiconductor substrate 1 made of GaAs, for example. Similar to the conventional semiconductor device shown in FIG. 5, Ti / Au is used as the gate electrode 2.
Or a laminated metal such as Ti / Al is used, and as the source electrode 3 and the drain electrode 4, for example, Au / Ge / Ni /
A laminated metal such as Au is used.
【００１１】半導体基板１上にはまた複数の穴または溝
状の窪み５が形成されている。窪み５は、数条の直線状
の溝、例えば図３（ａ）に示すような３条の溝、あるい
は図３（ｂ）、（ｃ）、（ｄ）に示すような同心的に形
成された円形、正方形、長方形等の溝状に形成される。
窪み５の内面および上記半導体基板１の表面上で上記窪
みの周辺部には、例えばＮｉ／Ａｕの積層金属からなる
マイクロストリップ配線６が形成されている。マイクロ
ストリップ配線６は例えばソース電極３に接続されてい
る。A plurality of holes or groove-shaped depressions 5 are also formed on the semiconductor substrate 1. The depression 5 is formed by several linear grooves, for example, three grooves as shown in FIG. 3 (a) or concentrically formed as shown in FIGS. 3 (b), (c) and (d). It is formed in a groove shape such as a circular shape, a square shape, or a rectangular shape.
Microstrip wirings 6 made of, for example, a Ni / Au laminated metal are formed on the inner surface of the recess 5 and on the surface of the semiconductor substrate 1 around the recess. The microstrip wiring 6 is connected to the source electrode 3, for example.
【００１２】窪み５が形成された部分の直下には、半導
体基板１の裏面より上記窪み５に達するバイアホール７
が形成されており、該バイアホール７の内面および半導
体基板１の裏面全体には例えばＮｉ／Ａｕの積層金属か
らなる接地電極８が形成されている。接地電極８は上記
バイアホール７内の上部でマイクロストリップ配線６を
形成する積層金属層に接続されている。Immediately below the portion where the recess 5 is formed, a via hole 7 that reaches the recess 5 from the back surface of the semiconductor substrate 1 is formed.
And a ground electrode 8 made of, for example, a laminated metal of Ni / Au is formed on the inner surface of the via hole 7 and the entire back surface of the semiconductor substrate 1. The ground electrode 8 is connected to the laminated metal layer forming the microstrip wiring 6 in the upper part of the via hole 7.
【００１３】図１に示す本発明のＭＭＩＣの第１の実施
例は図２に示すような工程で製造される。先ず、図２
（ａ）に示すように、所定の厚みをもった例えばＧａＡ
ｓからなる半導体基板１上にソース電極３とドレイン電
極４とを、例えばＡｕ／Ｇｅ／Ｎｉ／Ａｕの積層金属の
蒸着、リフトオフにより同時に形成する。次に、ゲート
電極２を、例えばＴｉ／ＡｕあるいはＴｉ／Ａｌの積層
金属の蒸着、リフトオフにより形成する。続いて、必要
に応じて抵抗、インダクタ、キャパシタ、あるいはパッ
シベーション膜等（図示せず）を形成する。The first embodiment of the MMIC of the present invention shown in FIG. 1 is manufactured by the steps shown in FIG. First, FIG.
As shown in (a), for example, GaA having a predetermined thickness
The source electrode 3 and the drain electrode 4 are simultaneously formed on the semiconductor substrate 1 made of s by vapor deposition and lift-off of a laminated metal of, for example, Au / Ge / Ni / Au. Next, the gate electrode 2 is formed by vapor deposition and lift-off of a laminated metal of Ti / Au or Ti / Al, for example. Then, a resistor, an inductor, a capacitor, a passivation film, or the like (not shown) is formed if necessary.
【００１４】次に、図２（ｂ）に示すように、半導体基
板１の表面の所定位置にエッチングにより図３（ａ）乃
至（ｄ）のいずれかの形状の窪み５を５〜３０ミクロン
の深さに形成する。窪み５は、半導体基板１の表面上に
例えばＳｉＯ2 層を形成した後、パターニングを行って
所定の形状のマスクを形成し、このＳｉＯ2 マスクを使
用して上記半導体基板１をドライエッチングして形成さ
れる。エッチング剤としては、例えばＨ2 ＳＯ4 とＨ2
Ｏ2 とＨ2 Ｏとの混合液が使用される。Next, as shown in FIG. 2B, a recess 5 of any shape shown in FIGS. 3A to 3D is formed at a predetermined position on the surface of the semiconductor substrate 1 by etching to a depth of 5 to 30 μm. Form to depth. The depression 5 is formed by forming, for example, a SiO 2 layer on the surface of the semiconductor substrate 1 and then performing patterning to form a mask having a predetermined shape, and dry etching the semiconductor substrate 1 using the SiO 2 mask. It is formed. Examples of the etching agent include H 2 SO 4 and H 2
A mixture of O 2 and H 2 O is used.
【００１５】次に、窪み５の内面および上記半導体基板
１の表面上で上記窪みの周辺部に例えばＮｉ／Ａｕの積
層金属層を蒸着、リフトオフしてマイクロストリップ配
線６を形成する。マイクロストリップ配線６は例えばソ
ース電極３に接続される。次に、半導体基板１を裏面か
ら研削、ラッピング、ポリッシュ、エッチング等により
薄板化加工し、３０〜２００ミクロンの厚さにする。図
２（ｃ）はこの時の状態を示す。Next, on the inner surface of the recess 5 and on the surface of the semiconductor substrate 1, a laminated metal layer of, for example, Ni / Au is deposited on the periphery of the recess and lifted off to form the microstrip wiring 6. The microstrip wiring 6 is connected to the source electrode 3, for example. Next, the semiconductor substrate 1 is thinned from the back surface by grinding, lapping, polishing, etching or the like to a thickness of 30 to 200 microns. FIG. 2C shows the state at this time.
【００１６】次に、図２（ｄ）に示すように、半導体基
板１の裏面から上記窪み５に達する深さにバイアホール
７を形成し、該バイアホール７の内面および半導体基板
１の裏面全面に無電解メッキによりＮｉ／Ａｕを形成
し、電解メッキよりＡｕを形成してＮｉ／Ａｕの積層金
属からなる接地電極８を形成する。これによって図１に
示すように、接地電極８がバイアホール７を通じて窪み
５内のマイクロストリップ配線６に接続された半導体装
置が得られる。Next, as shown in FIG. 2D, a via hole 7 is formed from the back surface of the semiconductor substrate 1 to a depth reaching the depression 5, and the inner surface of the via hole 7 and the entire back surface of the semiconductor substrate 1 are formed. Then, Ni / Au is formed by electroless plating, and then Au is formed by electrolytic plating to form the ground electrode 8 made of a laminated metal of Ni / Au. Thereby, as shown in FIG. 1, a semiconductor device in which the ground electrode 8 is connected to the microstrip wiring 6 in the recess 5 through the via hole 7 is obtained.
【００１７】図４は本発明の半導体装置の第２の実施例
を示す。第２の実施例の半導体装置は、図２（ｂ）の半
導体基板１上の窪み５をエッチングにより形成した後、
該窪み５を形成するために使用したＳｉＯ2 マスクをそ
のまま利用して、ＧａＡｓ半導体基板１よりもエッチン
グ速度の遅い半導体、例えばＳｉ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ、あるいは銅、金等の導電性物質を例えばＭＢ
Ｅ（分子線エピタキシー）法またはＭＯＣＶＤ（有機金
属化学気相成長）法により上記窪み５内にのみ成長させ
る。これによって図４に示すように、窪み５内に導電性
物質９が充填される。導電性物質９の充填後、上記Ｓｉ
Ｏ2 マスクを除去する。次に、半導体基板１上に上記導
電性物質９と接触してマイクロストリップ配線用の金属
層２６を形成する。FIG. 4 shows a second embodiment of the semiconductor device of the present invention. In the semiconductor device of the second embodiment, after forming the recess 5 on the semiconductor substrate 1 of FIG. 2B by etching,
Using the SiO 2 mask used for forming the depression 5 as it is, a semiconductor having an etching rate slower than that of the GaAs semiconductor substrate 1, such as Si, AlGaAs, or In.
GaAs or a conductive material such as copper or gold is used for MB
E (Molecular Beam Epitaxy) method or MOCVD (Metal Organic Chemical Vapor Deposition) method is used to grow only in the recess 5. As a result, as shown in FIG. 4, the conductive material 9 is filled in the recess 5. After filling the conductive material 9, the Si
Remove the O 2 mask. Next, a metal layer 26 for microstrip wiring is formed on the semiconductor substrate 1 in contact with the conductive material 9.
【００１８】次に、半導体基板１を裏面から研削、ラッ
ピング、ポリッシュ、エッチング等により３０〜２００
ミクロンの厚さになるように薄板化加工した後、図２
（ｄ）と同様に、半導体基板１の裏面から上記窪み５に
達する深さにバイアホール２７を形成し、該バイアホー
ル２７の内面および半導体基板１の裏面全面に無電解メ
ッキによりＮｉ／Ａｕを形成し、電解メッキよりＡｕを
形成して、Ｎｉ／Ａｕの積層金属からなる接地電極２８
を形成する。これによって図４に示すように、接地電極
２８がバイアホール２７を通じて窪み５内の導電性物質
９に接続された半導体装置が得られる。なお、図４の第
２の実施例においても、窪み５は、図３（ａ）に示すよ
うな数条の直線状の溝でもよいし、図３（ｂ）〜（ｄ）
に示すような同心の円形、正方形、長方形の溝であって
もよい。Next, the semiconductor substrate 1 is backside ground by lapping, lapping, polishing, etching or the like to a thickness of 30 to 200.
After thinning to a micron thickness,
Similar to (d), a via hole 27 is formed from the back surface of the semiconductor substrate 1 to a depth reaching the depression 5, and Ni / Au is formed on the inner surface of the via hole 27 and the entire back surface of the semiconductor substrate 1 by electroless plating. The ground electrode 28 is formed and is formed by electrolytic plating to form Au, and is made of a laminated metal of Ni / Au.
To form. As a result, as shown in FIG. 4, a semiconductor device in which the ground electrode 28 is connected to the conductive material 9 in the recess 5 through the via hole 27 is obtained. Note that, also in the second embodiment of FIG. 4, the recess 5 may be a linear groove having several lines as shown in FIG. 3 (a), or FIGS. 3 (b) to 3 (d).
It may be a concentric circular, square or rectangular groove as shown in FIG.
【００１９】図１および図４に示す本発明の半導体装置
では、バイアホール７または２７は、本来、半導体基板
１の裏面から溝状の窪み５に到達する深さにまで形成さ
れるものであるから、エッチング処理時の条件の変化に
より、多少エッチングオーバーになって、図２（ｃ）の
点線３０あるいは図４の点線３１に示すような大きさの
バイアホールが形成されても、これらのバイアホールの
上部が図２（ｄ）のマイクロストリップ配線６あるいは
図４の金属層２６の外側にはみだすことはない。従っ
て、エッチングオーバーによりバイアホール内のメタラ
イズが困難になって、マイクロストリップ配線６や導電
性物質９との電気的接続が不良になるようなことは全く
ない。In the semiconductor device of the present invention shown in FIGS. 1 and 4, the via hole 7 or 27 is originally formed from the back surface of the semiconductor substrate 1 to a depth reaching the groove-shaped recess 5. Therefore, even if a via hole having a size as shown by the dotted line 30 in FIG. 2C or the dotted line 31 in FIG. The upper part of the hole does not protrude outside the microstrip wiring 6 in FIG. 2D or the metal layer 26 in FIG. Therefore, there is no possibility that metallization in the via hole becomes difficult due to etching over and the electrical connection with the microstrip wiring 6 and the conductive material 9 becomes defective.
【００２０】なお、ＧａＡｓ半導体基板上に形成される
電界効果トランジスタはソース電極が接地電極に接続さ
れる所謂ソース接地回路として使用されることが多いこ
とから、上記の実施例では、マイクロストリップ配線６
あるいは金属層２６は半導体基板１上に形成された電界
効果トランジスタのソース電極に接続されるものとして
説明したが、半導体装置の回路形態によっては、上記マ
イクロストリップ配線６あるいは金属層２６が上記電界
効果トランジスタのドレイン電極、ゲート電極、あるい
は抵抗、インダクタ、キャパシタ等に接続されることも
ある。また、窪み５の形態としては、直線状の溝状、同
心条の円形、正方形、長方形の他に螺旋状、その他任意
の形状のものを使用することができる。Since the field effect transistor formed on the GaAs semiconductor substrate is often used as a so-called source ground circuit in which the source electrode is connected to the ground electrode, the microstrip wiring 6 is used in the above embodiment.
Alternatively, the metal layer 26 has been described as being connected to the source electrode of the field effect transistor formed on the semiconductor substrate 1, but depending on the circuit configuration of the semiconductor device, the microstrip wiring 6 or the metal layer 26 may be the field effect transistor. It may be connected to a drain electrode, a gate electrode of a transistor, a resistor, an inductor, a capacitor, or the like. The shape of the depression 5 may be a linear groove, a concentric circle, a square, a rectangle, a spiral, or any other shape.
【００２１】[0021]
【発明の効果】以上のように、本発明の半導体装置で
は、半導体基板の表面に穴または溝状の窪みを設け、該
窪み内に上記半導体基板の表面に形成されたマイクロス
トリップ配線と接続される金属層または導電性物質を形
成し、半導体基板の裏面から上記窪みの底部に達するバ
イアホールを形成したので、バイアホール形成時に多少
エッチングオーバーになっても、その影響が全く現れ
ず、エッチングオーバーによる不良の発生が大幅に低減
されて、歩留りを著しく向上させることができる。As described above, in the semiconductor device of the present invention, the surface of the semiconductor substrate is provided with a hole-like or groove-like depression, and the depression is connected to the microstrip wiring formed on the surface of the semiconductor substrate. By forming a metal layer or a conductive material to form a via hole that reaches the bottom of the recess from the back surface of the semiconductor substrate, even if the via hole is slightly overetched, the effect does not appear at all and the etching over Occurrence of defects due to is significantly reduced, and the yield can be significantly improved.
【図１】本発明の半導体装置の第１の実施例の断面図で
ある。FIG. 1 is a sectional view of a first embodiment of a semiconductor device of the present invention.
【図２】（ａ）乃至（ｄ）は図１に示す本発明の半導体
装置の製造工程を説明する図である。2 (a) to 2 (d) are views for explaining a manufacturing process of the semiconductor device of the present invention shown in FIG.
【図３】（ａ）乃至（ｄ）は図１に示す本発明の半導体
装置で形成される窪みの形状を示す平面図である。3A to 3D are plan views showing shapes of depressions formed in the semiconductor device of the present invention shown in FIG.
【図４】本発明の半導体装置の第２の実施例の断面図で
ある。FIG. 4 is a sectional view of a second embodiment of the semiconductor device of the present invention.
【図５】従来の半導体装置の一例の断面図である。FIG. 5 is a cross-sectional view of an example of a conventional semiconductor device.
【図６】（ａ）、（ｂ）は図５に示す従来の半導体装置
の製造工程を説明する図である。6A and 6B are views for explaining a manufacturing process of the conventional semiconductor device shown in FIG.
１ 半導体基板 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 窪み ６ マイクロストリップ配線 ７ バイアホール ８ 接地電極 ９ 導電性物質 ２６ 金属層 ２７ バイアホール ２８ 接地電極 1 Semiconductor Substrate 2 Gate Electrode 3 Source Electrode 4 Drain Electrode 5 Dimple 6 Microstrip Wiring 7 Via Hole 8 Ground Electrode 9 Conductive Material 26 Metal Layer 27 Via Hole 28 Ground Electrode
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【手続補正書】[Procedure amendment]
【提出日】平成３年１２月３日[Submission date] December 3, 1991
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】半導体基板１１上には、また、例えばＮｉ
／Ａｕの積層金属からなるマイクロストリップ配線１５
が形成されており、該マイクロストリップ配線１５は例
えばソース電極１３に接続されている。マイクロストリ
ップ配線１５の直下には半導体基板１１を貫通するバイ
アホール１６が形成されており、該バイアホール１６の
内面および半導体基板１１の裏面全体には例えばＮｉ／
Ａｕの積層金属からなる接地電極１７が形成されてい
る。接地電極１７は上記バイアホール１６内の上部でマ
イクロストリップ配線１５に接続されている。[0003] on the semiconductor substrate 11, or, if example example Ni
/ Au laminated metal microstrip wiring 15
And the microstrip wiring 15 is connected to the source electrode 13, for example. A via hole 16 penetrating the semiconductor substrate 11 is formed immediately below the microstrip wiring 15. The inner surface of the via hole 16 and the entire back surface of the semiconductor substrate 11 are made of, for example, Ni /
A ground electrode 17 made of a laminated metal of Au is formed. The ground electrode 17 is connected to the microstrip wiring 15 in the upper part of the via hole 16.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】次に、図２（ｂ）に示すように、半導体基
板１の表面の所定位置にエッチングにより図３（ａ）乃
至（ｄ）のいずれかの形状の窪み５を５〜３０ミクロン
の深さに形成する。窪み５は、半導体基板１の表面上に
例えばＳｉＯ2 層を形成した後、パターニングを行って
所定の形状のマスクを形成し、このＳｉＯ2 マスクを使
用して上記半導体基板１をドライエッチングして形成さ
れる。エッチングガスとしては、例えばＣｌ2 やＳｉＣ
ｌ4 がよく使用される。Next, as shown in FIG. 2B, a recess 5 of any shape shown in FIGS. 3A to 3D is formed at a predetermined position on the surface of the semiconductor substrate 1 by etching to a depth of 5 to 30 μm. Form to depth. The depression 5 is formed by forming, for example, a SiO 2 layer on the surface of the semiconductor substrate 1 and then performing patterning to form a mask having a predetermined shape, and dry etching the semiconductor substrate 1 using the SiO 2 mask. It is formed. It is the etching Gugasu, Cl 2 For example, SiC
l 4 is often used.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 ３０１ Ｒ 7738−4Ｍ 21/302 Ｍ 7353−4Ｍ 21/90 Ｃ 7353−4Ｍ 23/12 29/44 Ｂ 7738−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Internal reference number for FI Technical indication H01L 21/285 301 R 7738-4M 21/302 M 7353-4M 21/90 C 7353-4M 23 / 12 29/44 B 7738-4M
Claims (7)
された半導体基板と、上記窪みの内面および上記半導体
基板表面の上記窪みの周辺部に一体的に形成された金属
層と、上記窪みが形成された部分の直下に上記半導体基
板の裏面から上記窪みに達する深さに形成されたバイア
ホールと、該バイアホール内および上記半導体基板の裏
面に形成され、上記窪みの内面に形成された上記金属層
に接続された接地電極とからなる半導体装置。1. A semiconductor substrate having a plurality of holes or groove-shaped depressions formed on an upper surface thereof, a metal layer integrally formed on an inner surface of the depression and a peripheral portion of the depression on the surface of the semiconductor substrate, Via holes formed at a depth reaching the depression from the back surface of the semiconductor substrate immediately below the portion where the depression is formed, and formed in the via hole and on the back surface of the semiconductor substrate, and formed on the inner surface of the depression. And a ground electrode connected to the metal layer.
複数条の直線溝状、同心円形溝状、同心正方形溝状、同
心長方形溝状、螺旋形溝状のいずれかであることを特徴
とする請求項１記載の半導体装置。2. The recess formed on the surface of the semiconductor substrate is
2. The semiconductor device according to claim 1, wherein the semiconductor device has one of a plurality of straight groove shapes, a concentric circular groove shape, a concentric square groove shape, a concentric rectangular groove shape, and a spiral groove shape.
スタの各電極が形成されており、窪みの内面および上記
半導体基板表面の上記窪みの周辺部に一体的に形成され
た金属層はマイクロストリップ配線を構成し、該マイク
ロストリップ配線は上記電界効果トランジスタのソース
電極に接続されていることを特徴とする請求項１記載の
半導体装置。3. The electrodes of the field effect transistor are formed on the upper surface of the semiconductor substrate, and the metal layer integrally formed on the inner surface of the depression and the peripheral portion of the depression on the surface of the semiconductor substrate is a microstrip wiring. 2. The semiconductor device according to claim 1, wherein the microstrip wiring is connected to the source electrode of the field effect transistor.
された半導体基板と、上記窪み内に充填された導電性物
質と、該導電性物質の上面と接触して上記半導体基板表
面の一部に形成された金属層と、上記窪みが形成された
部分の直下に上記半導体基板の裏面から上記窪みに達す
る深さに形成されたバイアホールと、該バイアホール内
および上記半導体基板の裏面に形成され、上記窪み内の
上記導電性物質に接続された接地電極とからなる半導体
装置。4. A semiconductor substrate having a plurality of holes or groove-shaped depressions formed on an upper surface thereof, a conductive material filled in the depressions, and a surface of the semiconductor substrate contacting the upper surface of the conductive material. A metal layer formed in a part, a via hole formed at a depth reaching from the back surface of the semiconductor substrate to the recess immediately below the portion where the recess is formed, and inside the via hole and the back surface of the semiconductor substrate. And a ground electrode connected to the conductive substance in the recess.
複数条の直線溝状、同心円形溝状、同心正方形溝状、同
心長方形溝状、螺旋形溝状のいずれかであることを特徴
とする請求項４記載の半導体装置。5. The recess formed on the surface of the semiconductor substrate is
5. The semiconductor device according to claim 4, wherein the semiconductor device has a plurality of linear grooves, concentric circular grooves, concentric square grooves, concentric rectangular grooves, or spiral grooves.
スタの各電極が形成されており、導電性物質の上面と接
触して上記半導体基板表面の一部に形成された金属層は
マイクロストリップ配線を構成し、該マイクロストリッ
プ配線は上記電界効果トランジスタのソース電極に接続
されていることを特徴とする請求項４記載の半導体装
置。6. An electrode of a field effect transistor is formed on the upper surface of a semiconductor substrate, and a metal layer formed on a part of the surface of the semiconductor substrate in contact with the upper surface of a conductive material is a microstrip wiring. 5. The semiconductor device according to claim 4, wherein the microstrip wiring is connected to the source electrode of the field effect transistor.
ｎＧａＡｓ等の半導体、Ａｕ、Ｃｕ等の金属から選ばれ
た物質であることを特徴とする請求項４記載の半導体装
置。7. The conductive material is Si, AlGaAs, I
5. The semiconductor device according to claim 4, which is a substance selected from semiconductors such as nGaAs and metals such as Au and Cu.
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