JPH05101643A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05101643A JPH05101643A JP3258991A JP25899191A JPH05101643A JP H05101643 A JPH05101643 A JP H05101643A JP 3258991 A JP3258991 A JP 3258991A JP 25899191 A JP25899191 A JP 25899191A JP H05101643 A JPH05101643 A JP H05101643A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 8
- 230000003321 amplification Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】誤動作がなく高速な読出し速度を実現し、かつ
消費電力を低減する。 【構成】第１のディジット線Ｂ１１，Ｂ１２及び第２の
ディジット線Ｂ２１，Ｂ２２をそれぞれ中央で分割し、
分割された第１及び第２のディジット線（Ｂ１１ａ−Ｂ
１１ｂ，Ｂ１２ａ−Ｂ１２ｂ，Ｂ２１ａ−Ｂ２１ｂ，Ｂ
２２ａ−Ｂ２２ｂ）間に第１及び第２のスイッチ信号Φ
２２，Φ１２によりオン，オフする第１及び第２のトラ
ンジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４を設ける。セ
ンス増幅器ＳＡ１ａとディジット線Ｂ１１ａ，Ｂ１２ａ
及びＢ２１ａ，Ｂ２２ａとの間に第１及び第２のデータ
転送信号Φ２１，Φ２２によりオン，オフする第３及び
第４のトランジスタＱ４１，Ｑ４２，Ｑ４３，Ｑ４４を
設ける。センス増幅器ＳＡ１ｂとディジット線Ｂ１１
ｂ，Ｂ１２ｂ及びＢ２１ｂ，Ｂ２２ｂとの間に第３及び
び第４のデータ転送信号Φ２３，Φ２４によりオン，オ
フする第５及び第６のトランジスタＱ４５，Ｑ４６，Ｑ
４７，Ｑ４８を設ける。
消費電力を低減する。 【構成】第１のディジット線Ｂ１１，Ｂ１２及び第２の
ディジット線Ｂ２１，Ｂ２２をそれぞれ中央で分割し、
分割された第１及び第２のディジット線（Ｂ１１ａ−Ｂ
１１ｂ，Ｂ１２ａ−Ｂ１２ｂ，Ｂ２１ａ−Ｂ２１ｂ，Ｂ
２２ａ−Ｂ２２ｂ）間に第１及び第２のスイッチ信号Φ
２２，Φ１２によりオン，オフする第１及び第２のトラ
ンジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４を設ける。セ
ンス増幅器ＳＡ１ａとディジット線Ｂ１１ａ，Ｂ１２ａ
及びＢ２１ａ，Ｂ２２ａとの間に第１及び第２のデータ
転送信号Φ２１，Φ２２によりオン，オフする第３及び
第４のトランジスタＱ４１，Ｑ４２，Ｑ４３，Ｑ４４を
設ける。センス増幅器ＳＡ１ｂとディジット線Ｂ１１
ｂ，Ｂ１２ｂ及びＢ２１ｂ，Ｂ２２ｂとの間に第３及び
び第４のデータ転送信号Φ２３，Φ２４によりオン，オ
フする第５及び第６のトランジスタＱ４５，Ｑ４６，Ｑ
４７，Ｑ４８を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に大容量の半導体記憶装置に関するものである。
特に大容量の半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置のうちで、ＭＩＳ
トランジスタを用いたランダム・アクセスメモリ（以
下、ＲＡＭと記す）の一例を図３に示す（ＩＳＳＣＣ
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ
Ｓ誌、１９８７年２月、２２〜２３頁，３２３〜３２４
頁「１６ＭｂＤＲＡＭ用回路技術（Ｃｉｒｃｕｉｔ Ｔ
ｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ １６Ｍｂ ＤＲＡＭ
Ｓ」参照。） この従来の半導体記憶装置は、それぞれ行方向，列方向
にマトリクス状に配列された複数の第１メモリセルＭＣ
１１，ＭＣ１２及び第２のメモリセルＭＣ２１，ＭＣ２
２、これら複数の第１及び第２のメモリセルＭＣ１１，
ＭＣ１２，ＭＣ２１，ＭＣ２２の行方向のメモリセルを
それぞれ対応して同時に選択状態とする複数の第１及び
第２のワード線ＷＬ１１，ＷＬ１２（各１本のみ表
示）、それぞれ複数の第１のメモリセルＭＣ１１，ＭＣ
１２の列方向のメモリセルと接続する複数の第１及び第
２のディジット線Ｂ１１，Ｂ２１（各１本のみ表示）、
並びにそれぞれ複数の第２のメモリセルＭＣ２１，ＭＣ
２２の列方向のメモリセルと接続する複数の第３及び第
４のディジット線Ｂ１２，Ｂ２２（各体のみ表示）を備
え、第１及び第３のディジット線Ｂ１１，Ｂ１２により
第１のディジット線対を形成し第２及び第４のディジッ
ト線Ｂ２１，Ｂ２２により第２のディジット線対を形成
し、選択状態のメモリセルからデータを読出し、選択状
態のメモリセルへデータを書込むメモリセルアレイ１
と、複数の第１のディジット線対のディジット線（Ｂ１
１，Ｂ１２）及び第２のディジット線対のディジット線
（Ｂ２１，Ｂ２２）間の信号をそれぞれ対応して増幅す
る複数の第１のセンス増幅器ＳＡ１ａ，第２のセンス増
幅器ＳＡ１ｂ（それぞれ１個のみ表示）と、複数のワー
ド線Ｗ１１，Ｗ１２のうちの１本を選択レベルとするＸ
デコーダ２と、Ｙデコーダ５ａ，５ｂにより複数のセン
ス増幅器（ＳＡ１ａ，ＳＡ１ｂ，…）のうちの１つを選
択してデータの入出力を行う入出力回路６ａ，６ｂとを
有する構成となっている。この半導体記憶装置では、Ｘ
デコーダ２によって選択されたワード線Ｗ１１の電圧が
低レベルから高レベル（選択レベル）に上がると、選択
レベルのワード線Ｗ１１に結合しているメモリセルＭＣ
１１の情報はディジット線Ｂ１１に、メモリセルＭＣ１
２の情報はディジット線Ｂ２１いそれぞれ読出される。
また、対をなす他方ののディジット線Ｂ１２及びＢ２２
には、それぞれ中間電位発生回路（図示省略）によっ
て、メモリセルの高低２値記憶情報がそれぞれディジッ
ト線に読出された時に生じる電位の中間レベルが発生す
る。この結果、対をなすディジット線Ｂ１１，Ｂ１２間
及びＢ２１間に、メモリセル容量とディジット線容量の
分割で決まる微小な電位差が生じる。
トランジスタを用いたランダム・アクセスメモリ（以
下、ＲＡＭと記す）の一例を図３に示す（ＩＳＳＣＣ
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ
Ｓ誌、１９８７年２月、２２〜２３頁，３２３〜３２４
頁「１６ＭｂＤＲＡＭ用回路技術（Ｃｉｒｃｕｉｔ Ｔ
ｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ １６Ｍｂ ＤＲＡＭ
Ｓ」参照。） この従来の半導体記憶装置は、それぞれ行方向，列方向
にマトリクス状に配列された複数の第１メモリセルＭＣ
１１，ＭＣ１２及び第２のメモリセルＭＣ２１，ＭＣ２
２、これら複数の第１及び第２のメモリセルＭＣ１１，
ＭＣ１２，ＭＣ２１，ＭＣ２２の行方向のメモリセルを
それぞれ対応して同時に選択状態とする複数の第１及び
第２のワード線ＷＬ１１，ＷＬ１２（各１本のみ表
示）、それぞれ複数の第１のメモリセルＭＣ１１，ＭＣ
１２の列方向のメモリセルと接続する複数の第１及び第
２のディジット線Ｂ１１，Ｂ２１（各１本のみ表示）、
並びにそれぞれ複数の第２のメモリセルＭＣ２１，ＭＣ
２２の列方向のメモリセルと接続する複数の第３及び第
４のディジット線Ｂ１２，Ｂ２２（各体のみ表示）を備
え、第１及び第３のディジット線Ｂ１１，Ｂ１２により
第１のディジット線対を形成し第２及び第４のディジッ
ト線Ｂ２１，Ｂ２２により第２のディジット線対を形成
し、選択状態のメモリセルからデータを読出し、選択状
態のメモリセルへデータを書込むメモリセルアレイ１
と、複数の第１のディジット線対のディジット線（Ｂ１
１，Ｂ１２）及び第２のディジット線対のディジット線
（Ｂ２１，Ｂ２２）間の信号をそれぞれ対応して増幅す
る複数の第１のセンス増幅器ＳＡ１ａ，第２のセンス増
幅器ＳＡ１ｂ（それぞれ１個のみ表示）と、複数のワー
ド線Ｗ１１，Ｗ１２のうちの１本を選択レベルとするＸ
デコーダ２と、Ｙデコーダ５ａ，５ｂにより複数のセン
ス増幅器（ＳＡ１ａ，ＳＡ１ｂ，…）のうちの１つを選
択してデータの入出力を行う入出力回路６ａ，６ｂとを
有する構成となっている。この半導体記憶装置では、Ｘ
デコーダ２によって選択されたワード線Ｗ１１の電圧が
低レベルから高レベル（選択レベル）に上がると、選択
レベルのワード線Ｗ１１に結合しているメモリセルＭＣ
１１の情報はディジット線Ｂ１１に、メモリセルＭＣ１
２の情報はディジット線Ｂ２１いそれぞれ読出される。
また、対をなす他方ののディジット線Ｂ１２及びＢ２２
には、それぞれ中間電位発生回路（図示省略）によっ
て、メモリセルの高低２値記憶情報がそれぞれディジッ
ト線に読出された時に生じる電位の中間レベルが発生す
る。この結果、対をなすディジット線Ｂ１１，Ｂ１２間
及びＢ２１間に、メモリセル容量とディジット線容量の
分割で決まる微小な電位差が生じる。
【０００３】次に、センスＳＡ１ａ，ＳＡ１ｂを活性化
すると、ディジットせＢ１１，Ｂ１２間、及びＢ２１，
Ｂ２２かの微小電位差信号が増幅される。その後、Ｙデ
コーダ５ａ，５ｂによって選択され入出力回路６ａ，６
ｂを通してディジット線の信号が入出力データ線ＤＩ
０，ＤＩ０６に出力され、メモリ情報の読出しが終了す
る。
すると、ディジットせＢ１１，Ｂ１２間、及びＢ２１，
Ｂ２２かの微小電位差信号が増幅される。その後、Ｙデ
コーダ５ａ，５ｂによって選択され入出力回路６ａ，６
ｂを通してディジット線の信号が入出力データ線ＤＩ
０，ＤＩ０６に出力され、メモリ情報の読出しが終了す
る。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
記憶装置では、ワードＷ１１によって選択された多数の
メモリセルの情報はそれぞれ接続するディジット線に同
時に読出され、各ディジット線対間に微小電位差を発生
させる。この微小電位差信号は各ディジット対につなが
るセンス増幅器ＳＡ１ａ，ＳＡ１ｂを活性化することに
よって増幅される。しかし、メモリ容量が増加して、チ
ップに搭載されるメモリセルの数が増えると、一本のデ
ィジット線につながるメモリセルの数が増加する。この
結果、ディジット線の負荷容量Ｃｂが増加する。メモリ
セル容量Ｃｓが一定とすると、ディジット線対に読み出
される微小電位差信号はＣｂ／Ｃｓの比で決まるため、
信号電位差はメモリ容量の増加とともに減少し、誤動作
し易くなる。一般にセンス増幅器が平常に動作するため
に必要な最小差動信号は、センス増幅速度を遅くするこ
とによって小さくすることができる。このため、上記誤
動作を防ぐためには、センス増幅速度を低下させれば良
いが、それでは、読出し時間が遅くなるという問題が生
じる。
記憶装置では、ワードＷ１１によって選択された多数の
メモリセルの情報はそれぞれ接続するディジット線に同
時に読出され、各ディジット線対間に微小電位差を発生
させる。この微小電位差信号は各ディジット対につなが
るセンス増幅器ＳＡ１ａ，ＳＡ１ｂを活性化することに
よって増幅される。しかし、メモリ容量が増加して、チ
ップに搭載されるメモリセルの数が増えると、一本のデ
ィジット線につながるメモリセルの数が増加する。この
結果、ディジット線の負荷容量Ｃｂが増加する。メモリ
セル容量Ｃｓが一定とすると、ディジット線対に読み出
される微小電位差信号はＣｂ／Ｃｓの比で決まるため、
信号電位差はメモリ容量の増加とともに減少し、誤動作
し易くなる。一般にセンス増幅器が平常に動作するため
に必要な最小差動信号は、センス増幅速度を遅くするこ
とによって小さくすることができる。このため、上記誤
動作を防ぐためには、センス増幅速度を低下させれば良
いが、それでは、読出し時間が遅くなるという問題が生
じる。
【０００５】このように、従来の半導体記憶装置では、
メモリ容量の増加とともにメモリセルからの信号量が減
少するため、センス増幅速度を遅くして誤動作を防く必
要があり、この結果、読出し時間が遅くなるという欠点
があった。
メモリ容量の増加とともにメモリセルからの信号量が減
少するため、センス増幅速度を遅くして誤動作を防く必
要があり、この結果、読出し時間が遅くなるという欠点
があった。
【０００６】またデータ読出し後は、各ディジット線が
中間電位にプリチャージされるための、消費電力が増大
するという欠点があった。
中間電位にプリチャージされるための、消費電力が増大
するという欠点があった。
【０００７】本発明の目的は、誤動作することなく高速
な読出し動作を実現でき、かつ消費電力を低減すること
ができる半導体記憶装置を提供することにある。
な読出し動作を実現でき、かつ消費電力を低減すること
ができる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、この複数のメモリセルの行方向のメモリセ
ルをそれぞれ同時に選択状態とする複数のワード線、並
びにそれぞれ前記複数のメモリセルの列方向のメモリセ
ルと接続する複数の第１及び第２のディジット線を備え
選択状態の前記メモリセルからデータを読出すメモリセ
ルアレイと、前記複数の第１のディジット線及び第２の
ディジット線の信号をそれぞれ対応して増幅する複数の
第１のセンス増幅器，第２のセンス増幅器とを有する半
導体記憶載置において、前記複数のメモリセル及びワー
ド線を前記各ディジット線と接続するメモリセルの数が
ほぼ同数となるように区分しかつ前記各ディジット線を
ほぼ中央で切離して第１及び第２のグループを形成し、
前記各第１のディジット線の切離されたディジット線間
にそれぞれ第１のスイッチ信号によりオン，オフする第
１のトランジストを設け、前記各第２のディジット線の
切離されたディジット線間にそれぞれ第２のスイッチ信
号によりオン，オフする第２のトランジスタを設け、前
記各第１のディジット線の第１のグループの各ディジッ
ト線と対応する前記第１のセンス増幅器との間にそれぞ
れ第１のデータ転送信号によりオン，オフする第３のト
ランジスタを設け、前記各第２のディジット線の第１の
グループの各ディジット線と対応する前記第１のセンス
増幅器との間にそれぞれ第２のデータ転送信号によりオ
ン，オフする第４のトランジスタを設け、前記各第１の
ディジット線の第２のグループの各ディジット線と対応
する前記第２のセンス増幅器との間にそれぞれ第３のデ
ータ転送信号によりオン，オフする第５のトランジスタ
を設け、前記第２のディジット線の第２のグループの各
ディジット線と対応する前記第２のセンス増幅器との間
にそれぞれ第４のデータ転送信号によりオン，オフする
第６のトランジスタを設けて構成される。
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、この複数のメモリセルの行方向のメモリセ
ルをそれぞれ同時に選択状態とする複数のワード線、並
びにそれぞれ前記複数のメモリセルの列方向のメモリセ
ルと接続する複数の第１及び第２のディジット線を備え
選択状態の前記メモリセルからデータを読出すメモリセ
ルアレイと、前記複数の第１のディジット線及び第２の
ディジット線の信号をそれぞれ対応して増幅する複数の
第１のセンス増幅器，第２のセンス増幅器とを有する半
導体記憶載置において、前記複数のメモリセル及びワー
ド線を前記各ディジット線と接続するメモリセルの数が
ほぼ同数となるように区分しかつ前記各ディジット線を
ほぼ中央で切離して第１及び第２のグループを形成し、
前記各第１のディジット線の切離されたディジット線間
にそれぞれ第１のスイッチ信号によりオン，オフする第
１のトランジストを設け、前記各第２のディジット線の
切離されたディジット線間にそれぞれ第２のスイッチ信
号によりオン，オフする第２のトランジスタを設け、前
記各第１のディジット線の第１のグループの各ディジッ
ト線と対応する前記第１のセンス増幅器との間にそれぞ
れ第１のデータ転送信号によりオン，オフする第３のト
ランジスタを設け、前記各第２のディジット線の第１の
グループの各ディジット線と対応する前記第１のセンス
増幅器との間にそれぞれ第２のデータ転送信号によりオ
ン，オフする第４のトランジスタを設け、前記各第１の
ディジット線の第２のグループの各ディジット線と対応
する前記第２のセンス増幅器との間にそれぞれ第３のデ
ータ転送信号によりオン，オフする第５のトランジスタ
を設け、前記第２のディジット線の第２のグループの各
ディジット線と対応する前記第２のセンス増幅器との間
にそれぞれ第４のデータ転送信号によりオン，オフする
第６のトランジスタを設けて構成される。
【０００９】また、第１のグループの第１のディジット
線と接続するメモリセルからデータを読出するときに
は、第１，第４，第５のトランジスタをオフにしかつ第
２，第３，第６のトランジスタをオンにし、第１のグル
ープの第２のディジット線と接続するメモリセルからデ
ータを読出するときには、第２，第３，第６のトランジ
スタをオフにしかつ第１，第４，第５のトランジスタを
オンにし、第２のグループの第１のディジット線と接続
するメモリセルからデータを読出すときには、第１，第
３，第６のトランジスタをオフにしかつ第２，第４，第
５のトランジスタをオンにし、第２のグループの第２の
ディジット線と接続するメモリセルからデータを読出す
ときには、第２，第４，第５のトランジスタをオフにし
かつ第１，第３，第６のトランジスタをオンにするよう
に第１，第２のスイッチ信号及び第１〜第４のデータ転
送信号のレベルを制御する構成を有している。
線と接続するメモリセルからデータを読出するときに
は、第１，第４，第５のトランジスタをオフにしかつ第
２，第３，第６のトランジスタをオンにし、第１のグル
ープの第２のディジット線と接続するメモリセルからデ
ータを読出するときには、第２，第３，第６のトランジ
スタをオフにしかつ第１，第４，第５のトランジスタを
オンにし、第２のグループの第１のディジット線と接続
するメモリセルからデータを読出すときには、第１，第
３，第６のトランジスタをオフにしかつ第２，第４，第
５のトランジスタをオンにし、第２のグループの第２の
ディジット線と接続するメモリセルからデータを読出す
ときには、第２，第４，第５のトランジスタをオフにし
かつ第１，第３，第６のトランジスタをオンにするよう
に第１，第２のスイッチ信号及び第１〜第４のデータ転
送信号のレベルを制御する構成を有している。
【００１０】
【作用】本発明においては、まず第１に、各ディジット
線を中央で分離してこの間に第１，第２のトランジスタ
を設け、データを読出すメモリセルと接続するディジッ
ト線の長さを半分にしている。従ってディジット線に読
出される信号量は従来例に比べ約２倍に増大するため、
センス増幅速度を速くしても誤動作することはない。す
なわち誤動作を生じることなく高速の読出し動作が実現
できる。
線を中央で分離してこの間に第１，第２のトランジスタ
を設け、データを読出すメモリセルと接続するディジッ
ト線の長さを半分にしている。従ってディジット線に読
出される信号量は従来例に比べ約２倍に増大するため、
センス増幅速度を速くしても誤動作することはない。す
なわち誤動作を生じることなく高速の読出し動作が実現
できる。
【００１１】第２に、センス増幅器とディジット線との
間には第３〜第６のトランジスタが設けられ、データを
読出すメモリセルと接続するディジット線から切離され
たディジット線はセンス増幅器からも切離され、中間電
位のままで電荷の充放電がないので、その分消費電力を
低減することができる。
間には第３〜第６のトランジスタが設けられ、データを
読出すメモリセルと接続するディジット線から切離され
たディジット線はセンス増幅器からも切離され、中間電
位のままで電荷の充放電がないので、その分消費電力を
低減することができる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１４】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、メモリセルアレイ１の複数の
メモリセル及びワード線を各ディジット線Ｂ１１，Ｂ１
２，Ｂ２１，Ｂ２２と接続するメモリセルの数がほぼ同
数となるように区分しかつこれら各ディジット線をほぼ
中央で切離して第１及び第２のグループを形成し、各第
１（第３）のディジット線Ｂ１１（Ｂ１２）の切離され
たディジット線間Ｂ１１ａ，Ｂ１１ｂ（Ｂ１２ａ，Ｂ１
２ｂ）にそれぞれ第１のスイッチ信号Φ１１によりオ
ン，オフする第１のトランジスタＱ３１（Ｑ３２）を設
け、各第２（第４）のディジット線Ｂ２１（Ｂ２２）の
切離されたディジット線Ｂ２１ａ，Ｂ２１ｂ（Ｂ２２
ａ，Ｂ２２ｂ）間にそれぞれ第２のスイッチ信号Φ１２
によりオン，オフする第２のトランジスタＱ３３（Ｑ３
４）を設け、各第１（第３）のディジット線の第１のグ
ループの各ディジット線Ｂ１１ａ（Ｂ１２ａ）と対応す
る第１のセンス増幅器ＳＡ１ａとの間にそれぞれ第１の
データ転送信号Φ２１によりオン，オフする第３のトラ
ンジスタＱ４１（Ｑ４２）を設け、各第２（第４）のデ
ィジット線の第１のグループの各ディジット線Ｂ２１ａ
（Ｂ２２ａ）と対応する第１のセンス増幅器ＳＡ１ａと
の間にそれぞれ第２のデータ転送信号Φ２２によりオ
ン，オフする第４のトランジスタＱ４３（Ｑ４４）を設
け、各第１（第３）のディジット線第２のグループの各
ディジット線Ｂ１１ｂ（Ｂ１２ｂ）と対応する第２のセ
ンス増幅器ＳＡ１ｂとの間にそれぞれ第３のデータ転送
信号Φ２３によりオン，オフする第５のトランジスタＱ
４５（Ｑ４６）を設け、第２（第４）のディジット線の
第２のグループの各ディジット線Ｂ２１ｂ（Ｂ２２ｂ）
と対応する第２のセンス増幅器ＳＡ１ｂとの間にそれぞ
れ第４のデータ転送信号Φ２４によりオン，オフする第
６のトランジスタＱ４７（Ｑ４８）を設け、第１のグル
ープの第１（第３）のディジット線Ｂ１１ａ（Ｂ１２
ａ）と接続するメモリセルＭＣ１１（ＭＣ２１）からデ
ータを読出すときには、第１，第４，第５のトランジス
タＱ３１，Ｑ４３，Ｑ４５（Ｑ３２，Ｑ４４，Ｑ４６）
をオフにしかつ第２，第３，第６のトランジスタＱ３
３，Ｑ４１，Ｑ４７（Ｑ３４，Ｑ４２，Ｑ４８）をオン
にし、第１のグールプの第２（第４）のディジット線Ｂ
２１ａ（Ｂ２２ａ）と接続するメモリセルＭＣ１２（Ｍ
Ｃ２２）からデータを読出すときには、第２，第３，第
６のトランジスタＱ３３，Ｑ４１，Ｑ４７（Ｑ３４，Ｑ
４２，Ｑ４８）をオフにしかつ第１，第４，第５のトラ
ンジスタＱ３１，Ｑ４３，Ｑ４５（Ｑ３２，Ｑ４４，Ｑ
４６）をオンにし、第２のグループの第１（第３）のデ
ィジット線Ｂ１１ｂ（Ｂ１２ｂ）と接続するメモリセル
ＭＣ３１（ＭＣ４１）からデータを読出すときには、第
１，第３，第６のトランジスタＱ３１，Ｑ４１，Ｑ４７
（Ｑ３２，Ｑ４２，Ｑ４８）をオフにしかつ第２，第
４，第５のトランジスタＱ３３，Ｑ４３，Ｑ４５（Ｑ３
４，Ｑ４４，Ｑ４６）をオンにし、第２のグループの第
２（第４）のディシット線Ｂ２１ｂ（Ｂ２２ｂ）と接続
するメモリセルＭＣ３２（ＭＣ４２）からデータを読出
すときには、第２，第４，第５のトランジスタＱ３３，
Ｑ４３，Ｑ４５（Ｑ３４，Ｑ４４，Ｑ４６）をオフにし
かつ第１，第３，第６のトランジスタＱ３１，Ｑ４１，
Ｑ４７（Ｑ３２，Ｑ４２，Ｑ４８）をオンにするように
第１，第２のスイッチ信号Φ１１，Φ１２及び第１〜第
４のデータ転送信号Φ２１〜Φ２４のレベルを制御する
構成とした点にある。
記憶装置と相違する点は、メモリセルアレイ１の複数の
メモリセル及びワード線を各ディジット線Ｂ１１，Ｂ１
２，Ｂ２１，Ｂ２２と接続するメモリセルの数がほぼ同
数となるように区分しかつこれら各ディジット線をほぼ
中央で切離して第１及び第２のグループを形成し、各第
１（第３）のディジット線Ｂ１１（Ｂ１２）の切離され
たディジット線間Ｂ１１ａ，Ｂ１１ｂ（Ｂ１２ａ，Ｂ１
２ｂ）にそれぞれ第１のスイッチ信号Φ１１によりオ
ン，オフする第１のトランジスタＱ３１（Ｑ３２）を設
け、各第２（第４）のディジット線Ｂ２１（Ｂ２２）の
切離されたディジット線Ｂ２１ａ，Ｂ２１ｂ（Ｂ２２
ａ，Ｂ２２ｂ）間にそれぞれ第２のスイッチ信号Φ１２
によりオン，オフする第２のトランジスタＱ３３（Ｑ３
４）を設け、各第１（第３）のディジット線の第１のグ
ループの各ディジット線Ｂ１１ａ（Ｂ１２ａ）と対応す
る第１のセンス増幅器ＳＡ１ａとの間にそれぞれ第１の
データ転送信号Φ２１によりオン，オフする第３のトラ
ンジスタＱ４１（Ｑ４２）を設け、各第２（第４）のデ
ィジット線の第１のグループの各ディジット線Ｂ２１ａ
（Ｂ２２ａ）と対応する第１のセンス増幅器ＳＡ１ａと
の間にそれぞれ第２のデータ転送信号Φ２２によりオ
ン，オフする第４のトランジスタＱ４３（Ｑ４４）を設
け、各第１（第３）のディジット線第２のグループの各
ディジット線Ｂ１１ｂ（Ｂ１２ｂ）と対応する第２のセ
ンス増幅器ＳＡ１ｂとの間にそれぞれ第３のデータ転送
信号Φ２３によりオン，オフする第５のトランジスタＱ
４５（Ｑ４６）を設け、第２（第４）のディジット線の
第２のグループの各ディジット線Ｂ２１ｂ（Ｂ２２ｂ）
と対応する第２のセンス増幅器ＳＡ１ｂとの間にそれぞ
れ第４のデータ転送信号Φ２４によりオン，オフする第
６のトランジスタＱ４７（Ｑ４８）を設け、第１のグル
ープの第１（第３）のディジット線Ｂ１１ａ（Ｂ１２
ａ）と接続するメモリセルＭＣ１１（ＭＣ２１）からデ
ータを読出すときには、第１，第４，第５のトランジス
タＱ３１，Ｑ４３，Ｑ４５（Ｑ３２，Ｑ４４，Ｑ４６）
をオフにしかつ第２，第３，第６のトランジスタＱ３
３，Ｑ４１，Ｑ４７（Ｑ３４，Ｑ４２，Ｑ４８）をオン
にし、第１のグールプの第２（第４）のディジット線Ｂ
２１ａ（Ｂ２２ａ）と接続するメモリセルＭＣ１２（Ｍ
Ｃ２２）からデータを読出すときには、第２，第３，第
６のトランジスタＱ３３，Ｑ４１，Ｑ４７（Ｑ３４，Ｑ
４２，Ｑ４８）をオフにしかつ第１，第４，第５のトラ
ンジスタＱ３１，Ｑ４３，Ｑ４５（Ｑ３２，Ｑ４４，Ｑ
４６）をオンにし、第２のグループの第１（第３）のデ
ィジット線Ｂ１１ｂ（Ｂ１２ｂ）と接続するメモリセル
ＭＣ３１（ＭＣ４１）からデータを読出すときには、第
１，第３，第６のトランジスタＱ３１，Ｑ４１，Ｑ４７
（Ｑ３２，Ｑ４２，Ｑ４８）をオフにしかつ第２，第
４，第５のトランジスタＱ３３，Ｑ４３，Ｑ４５（Ｑ３
４，Ｑ４４，Ｑ４６）をオンにし、第２のグループの第
２（第４）のディシット線Ｂ２１ｂ（Ｂ２２ｂ）と接続
するメモリセルＭＣ３２（ＭＣ４２）からデータを読出
すときには、第２，第４，第５のトランジスタＱ３３，
Ｑ４３，Ｑ４５（Ｑ３４，Ｑ４４，Ｑ４６）をオフにし
かつ第１，第３，第６のトランジスタＱ３１，Ｑ４１，
Ｑ４７（Ｑ３２，Ｑ４２，Ｑ４８）をオンにするように
第１，第２のスイッチ信号Φ１１，Φ１２及び第１〜第
４のデータ転送信号Φ２１〜Φ２４のレベルを制御する
構成とした点にある。
【００１５】ここで、第１，第２のトランジスタＱ３１
〜Ｑ３４によりスイッチ回路３を、第３，第４のトラン
ジスタＱ４１〜Ｑ４４及び第５，第６のトランジスタＱ
４５〜Ｑ４８によりそれぞれデータ転送回路４ａ，４ｂ
を形成する。
〜Ｑ３４によりスイッチ回路３を、第３，第４のトラン
ジスタＱ４１〜Ｑ４４及び第５，第６のトランジスタＱ
４５〜Ｑ４８によりそれぞれデータ転送回路４ａ，４ｂ
を形成する。
【００１６】次に、この実施例の回路動作を図２の動作
波形図を用いて説明する。
波形図を用いて説明する。
【００１７】Ｘデコーダ２によってワード線Ｗ１１が選
択され、メモリセルＭＣ１１の情報を読出す場合には、
時刻ｔ０に制御信号φ１１，φ２２，φ２３の電圧が高
レベルから低レベルに下がり、トランジスタＱ３１，Ｑ
３２，Ｑ４３，Ｑ４４，Ｑ４５，Ｑ４６が非導通とな
る。
択され、メモリセルＭＣ１１の情報を読出す場合には、
時刻ｔ０に制御信号φ１１，φ２２，φ２３の電圧が高
レベルから低レベルに下がり、トランジスタＱ３１，Ｑ
３２，Ｑ４３，Ｑ４４，Ｑ４５，Ｑ４６が非導通とな
る。
【００１８】ワード線Ｗ１１の電圧が時刻ｔ１に低レベ
ルから高レベルに上がると、ワード線Ｗ１１によって選
択されるメモリセルＭＣ１１，ＭＣ１２の情報は、ディ
ジット線Ｂ１１ａ，Ｂ２１ａに読出される。
ルから高レベルに上がると、ワード線Ｗ１１によって選
択されるメモリセルＭＣ１１，ＭＣ１２の情報は、ディ
ジット線Ｂ１１ａ，Ｂ２１ａに読出される。
【００１９】この結果、対をなすディジット線Ｂ１１
ａ，Ｂ１２ａ間及びＢ２１ａ，Ｂ２２ａ間に微小な電圧
差が生じる。この時、制御信号φ１２，φ２１，φ２４
の電圧は高レベルのままであり、トランジスタＱ３３，
Ｑ３４，Ｑ４１，Ｑ４２，Ｑ４７，Ｑ４８は導通状態に
ある。このため、メモリセルＭＣ１１からディジット線
Ｂ１１ａ，Ｂ１２ａに読出された微小な電位差はセンス
増幅器ＳＡ１ａに伝わる。メモリセルＭＣ１２からディ
ジット線Ｂ２１ａ，Ｂ２２ａに読出された微小な電位差
はセンス増幅器ＳＡ１ｂに伝わる。
ａ，Ｂ１２ａ間及びＢ２１ａ，Ｂ２２ａ間に微小な電圧
差が生じる。この時、制御信号φ１２，φ２１，φ２４
の電圧は高レベルのままであり、トランジスタＱ３３，
Ｑ３４，Ｑ４１，Ｑ４２，Ｑ４７，Ｑ４８は導通状態に
ある。このため、メモリセルＭＣ１１からディジット線
Ｂ１１ａ，Ｂ１２ａに読出された微小な電位差はセンス
増幅器ＳＡ１ａに伝わる。メモリセルＭＣ１２からディ
ジット線Ｂ２１ａ，Ｂ２２ａに読出された微小な電位差
はセンス増幅器ＳＡ１ｂに伝わる。
【００２０】次に、時刻ｔ２にセンス増幅器ＳＡ１ａ，
ＳＡ１ｂを活性化させることにより、メモリセルから読
出されたトアな電位差信号が増幅される。
ＳＡ１ｂを活性化させることにより、メモリセルから読
出されたトアな電位差信号が増幅される。
【００２１】次に、時刻ｔ３にＹデコーダ５ａ，５ｂに
よって選択されて入出力回路６ａ，６ｂを通して、ディ
ジット線対（Ｂ１１ａ，Ｂ１２ａ）の信号を入出力デー
タ線ＤＩ０，ＤＩ０ｂに出力させ、メモリセルＭＣ１１
の情報の読出しを行なう。
よって選択されて入出力回路６ａ，６ｂを通して、ディ
ジット線対（Ｂ１１ａ，Ｂ１２ａ）の信号を入出力デー
タ線ＤＩ０，ＤＩ０ｂに出力させ、メモリセルＭＣ１１
の情報の読出しを行なう。
【００２２】このように、メモリセルＭＣ１１から情報
を読出す場合、トランジスタＱ３１Ｑ３２が非導通とな
ってディジット線容量が従来例に比べ半減するので、読
出される電位差信号は約２倍の大きさとなる。この結
果、センス増幅器ＳＡ１ａへの信号が倍増し、誤動作が
なくしかも高速のセンス増幅が可能となり、メモリ情報
の読出し時間が短縮できる。
を読出す場合、トランジスタＱ３１Ｑ３２が非導通とな
ってディジット線容量が従来例に比べ半減するので、読
出される電位差信号は約２倍の大きさとなる。この結
果、センス増幅器ＳＡ１ａへの信号が倍増し、誤動作が
なくしかも高速のセンス増幅が可能となり、メモリ情報
の読出し時間が短縮できる。
【００２３】また、トランジスタＱ４５，Ｑ４６も非導
通となっているので、ディジット線Ｂ１１ｂ，Ｂ１２ｂ
に対するセンス増幅器による充放電がなく中間電位のま
まである。従って、従来例に比べ消費電力を約１／４低
減することができる。
通となっているので、ディジット線Ｂ１１ｂ，Ｂ１２ｂ
に対するセンス増幅器による充放電がなく中間電位のま
まである。従って、従来例に比べ消費電力を約１／４低
減することができる。
【００２４】その他のメモリセルの情報を読出す場合
も、その動作及び効果は上述の場合と同様であるので省
略する。
も、その動作及び効果は上述の場合と同様であるので省
略する。
【００２５】
【発明の効果】以上説明したように本発明は、所定のメ
モリセルから情報を読出す場合このメモリセルが含まれ
る側のデータ転送回路のトランジスタを導通させてこの
グループのディジット線をセンス増幅器と接続し、スイ
ッチ回路及び他のグループ側のデータ転送回路のトラン
ジスタを非導通とする構成とすることにより、情報を読
出すメモリセルと接続するディジット線の長さを従来例
の約１／２にすることができるので、ディジット線容量
の影響が半減しセンス増幅器への電位差信号のレベルが
倍増し、誤動作することなく高速な動作を得ることがで
き、また、他のグループ側のディジット線に対してはセ
ンス増幅器による充放電がないので、消費電力を低減す
ることができる効果がある。
モリセルから情報を読出す場合このメモリセルが含まれ
る側のデータ転送回路のトランジスタを導通させてこの
グループのディジット線をセンス増幅器と接続し、スイ
ッチ回路及び他のグループ側のデータ転送回路のトラン
ジスタを非導通とする構成とすることにより、情報を読
出すメモリセルと接続するディジット線の長さを従来例
の約１／２にすることができるので、ディジット線容量
の影響が半減しセンス増幅器への電位差信号のレベルが
倍増し、誤動作することなく高速な動作を得ることがで
き、また、他のグループ側のディジット線に対してはセ
ンス増幅器による充放電がないので、消費電力を低減す
ることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１，１ａ，１ｂ メモリセルアレイ ２ Ｘデコーダ ３ スイッチ回路 ４ａ，４ｂ データ転送回路 ５ａ，５ｂ Ｙデコーダ Ｂ１１，Ｂ１１ａ，Ｂ１１ｂ，Ｂ１２，Ｂ１２ａ，Ｂ１
２ｂ，Ｂ２１ａ，Ｂ２１ｂ，Ｂ２２，Ｂ２２ａ，Ｂ２２
ｂ ディジット線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，
ＭＣ３２，ＭＣ４１，ＭＣ４２ メモリセル Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４８ トランジスタ ＳＡ１ａ，ＳＡ１ｂ センス増幅器 Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２ ワード線
２ｂ，Ｂ２１ａ，Ｂ２１ｂ，Ｂ２２，Ｂ２２ａ，Ｂ２２
ｂ ディジット線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ３１，
ＭＣ３２，ＭＣ４１，ＭＣ４２ メモリセル Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４８ トランジスタ ＳＡ１ａ，ＳＡ１ｂ センス増幅器 Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２ ワード線
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセル、この複数のメモリセルの行方向
のメモリセルをそれぞれ同時に選択状態とする複数のワ
ード線、並びにそれぞれ前記複数のメモリセルの列方向
のメモリセルと接続する複数の第１及び第２のディジッ
ト線を備え選択状態の前記メモリセルからデータを読出
すメモリセルアレイと、前記複数の第１のディジット線
及び第２のディジット線の信号をそれぞれ対応して増幅
する複数の第１のセンス増幅器，第２のセンス増幅器と
を有する半導体記憶載置において、前記複数のメモリセ
ル及びワード線を前記各ディジット線と接続するメモリ
セルの数がほぼ同数となるように区分しかつ前記各ディ
ジット線をほぼ中央で切離して第１及び第２のグループ
を形成し、前記各第１のディジット線の切離されたディ
ジット線間にそれぞれ第１のスイッチ信号によりオン，
オフする第１のトランジストを設け、前記各第２のディ
ジット線の切離されたディジット線間にそれぞれ第２の
スイッチ信号によりオン，オフする第２のトランジスタ
を設け、前記各第１のディジット線の第１のグループの
各ディジット線と対応する前記第１のセンス増幅器との
間にそれぞれ第１のデータ転送信号によりオン，オフす
る第３のトランジスタを設け、前記各第２のディジット
線の第１のグループの各ディジット線と対応する前記第
１のセンス増幅器との間にそれぞれ第２のデータ転送信
号によりオン，オフする第４のトランジスタを設け、前
記各第１のディジット線の第２のグループの各ディジッ
ト線と対応する前記第２のセンス増幅器との間にそれぞ
れ第３のデータ転送信号によりオン，オフする第５のト
ランジスタを設け、前記第２のディジット線の第２のグ
ループの各ディジット線と対応する前記第２のセンス増
幅器との間にそれぞれ第４のデータ転送信号によりオ
ン，オフする第６のトランジスタを設けたことを特徴と
する半導体記憶装置。 - 【請求項２】 第１のグループの第１のディジット線と
接続するメモリセルからデータを読出するときには、第
１，第４，第５のトランジスタをオフにしかつ第２，第
３，第６のトランジスタをオンにし、第１のグループの
第２のディジット線と接続するメモリセルからデータを
読出するときには、第２，第３，第６のトランジスタを
オフにしかつ第１，第４，第５のトランジスタをオンに
し、第２のグループの第１のディジット線と接続するメ
モリセルからデータを読出すときには、第１，第３，第
６のトランジスタをオフにしかつ第２，第４，第５のト
ランジスタをオンにし、第２のグループの第２のディジ
ット線と接続するメモリセルからデータを読出すときに
は、第２，第４，第５のトランジスタをオフにしかつ第
１，第３，第６のトランジスタをオンにするように第
１，第２のスイッチ信号及び第１〜第４のデータ転送信
号のレベルを制御する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258991A JP2792284B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258991A JP2792284B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101643A true JPH05101643A (ja) | 1993-04-23 |
| JP2792284B2 JP2792284B2 (ja) | 1998-09-03 |
Family
ID=17327838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258991A Expired - Fee Related JP2792284B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792284B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8542547B2 (en) | 2010-06-09 | 2013-09-24 | Elpida Memory, Inc. | Semiconductor device and data processing system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6488993A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor memory |
| JPH01138688A (ja) * | 1987-11-26 | 1989-05-31 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
-
1991
- 1991-10-07 JP JP3258991A patent/JP2792284B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6488993A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor memory |
| JPH01138688A (ja) * | 1987-11-26 | 1989-05-31 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8542547B2 (en) | 2010-06-09 | 2013-09-24 | Elpida Memory, Inc. | Semiconductor device and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792284B2 (ja) | 1998-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |
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