JPH0488669A - Semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要]
LDD構造の拡散層を有する複数のMOSトランジスタ
を備えた半導体装置に関し、
ホットキャリア効果によるMOS!−ランジスタの劣化
を抑えるとともに、素子の性能の要求に応じて高速化を
図ることを目的とし、
LDDIII造の拡散層におけるオフセット領域の不純
物濃度が相違する二種以上複数のMO3I−ランジスタ
を含み構成する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor device equipped with a plurality of MOS transistors having a diffusion layer of an LDD structure, MOS! -Aiming at suppressing the deterioration of the transistor and increasing the speed according to the performance requirements of the element, the structure includes two or more types of MO3I-transistors with different impurity concentrations in the offset region in the diffusion layer of the LDD III structure. do.
本発明は、半導体装置に関し、より詳しくは、LDD構
造の拡散層を有する複数のMOS)ランジスタを備えた
半導体装置に関するゆ
〔従来の技術〕
MOS)ランジスタにおいて、ホットキャリアによる闇
値電圧の経時変化や相互コンダクタンスの劣化を防ぐた
めに採用されるL D D (lightly dop
ed drain)拡散層は、第6図に示すように高濃
度の拡散層62のうちゲート電極61に近い側部に低濃
度の拡散層(オフセットa域)63を形成した構造を有
している。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device equipped with a plurality of MOS transistors having a diffusion layer of an LDD structure. LDD (lightly dop) is adopted to prevent deterioration of mutual conductance.
The (ed drain) diffusion layer has a structure in which a low concentration diffusion layer (offset a region) 63 is formed on the side of the high concentration diffusion layer 62 near the gate electrode 61, as shown in FIG. .
ところで、MOSトランジスタを同一の半導体基板60
上に複数個形成する場合には、ホットキャリアによる劣
化が最も著しいと考えられるMOSトランジスタT1の
オフセ・ント領域63の不純物濃度に合わせて他のMO
SトランジスタT2、T、のオフセット領域63の不純
物濃度を設定している。By the way, MOS transistors are formed on the same semiconductor substrate 60.
When forming multiple MOS transistors on the top, other MOS
The impurity concentration of the offset region 63 of the S transistors T2, T, is set.
上記した課題は、第1図に例示するように、LDD構造
の拡散層におけるオフセット領域6b。The problem mentioned above is the offset region 6b in the diffusion layer of the LDD structure, as illustrated in FIG.
7b、8bの不純物濃度が相違する二種以上のMOS)
ランジスタ3〜5を半導体基板1に設けたことを特徴と
する半導体装置によって達成する。2 or more types of MOS with different impurity concentrations of 7b and 8b)
This is achieved by a semiconductor device characterized in that transistors 3 to 5 are provided on a semiconductor substrate 1.
しかし、このような構造によれば、全てのオフセット領
域63の不純物濃度が低くなるため、高速化が要求され
るMOS)ランジスタT、のドレイン電流が小さ(なり
、高速化の妨しヂになるといった不都合がある。However, according to such a structure, since the impurity concentration of all the offset regions 63 is low, the drain current of the transistor T (MOS) which requires high speed is small (which becomes an obstacle to high speed). There are some inconveniences.
本発明はこのような問題に鑑みてなされたものであって
、ホットキャリア効果による素子の劣化を抑えるととも
に、MOS)ランジスタの性能の要求に応して高速化を
図ることができる半導体装置を提供することを目的とす
る。The present invention has been made in view of these problems, and provides a semiconductor device that can suppress element deterioration due to the hot carrier effect and can increase speed in response to the performance requirements of MOS transistors. The purpose is to
本発明によれば、LDDI造の拡散層におけるオフセッ
ト領域6b、7b、8bの不純物濃度が相違する二種以
上のMOSトランジスタ3〜5を半導体基板1に設けて
いる。According to the present invention, two or more types of MOS transistors 3 to 5 having different impurity concentrations in the offset regions 6b, 7b, and 8b in the LDDI diffusion layer are provided on the semiconductor substrate 1.
したがって、予め半導体基板1に形成する半導体回路を
解析し、その中のMOSトランジスタの動作状態を把握
し、各MOSトランジスタ毎にオフセット領域の不純物
濃度を最適な値にすることにより、各MO9)ランジス
タの要求に応じたホットキャリアの抑制や、素子の高速
化を図ることが可能になる。Therefore, by analyzing the semiconductor circuit formed on the semiconductor substrate 1 in advance, grasping the operating state of the MOS transistors therein, and setting the impurity concentration of the offset region to the optimum value for each MOS transistor, each MO9) This makes it possible to suppress hot carriers and increase the speed of devices in accordance with the requirements of
例えば、最も使用頻度が高いMOS)ランジスタのLD
D構造拡散層のオフセット領域の不純物濃度を、他のM
OSトランジスタのオフセット領域より小さくすれば、
耐圧が増してホットキャリアによる劣化が低減して、寿
命が長くなる。For example, the most frequently used MOS) transistor LD
The impurity concentration of the offset region of the D structure diffusion layer is
If it is made smaller than the offset area of the OS transistor,
The withstand voltage increases, deterioration caused by hot carriers is reduced, and the lifespan is extended.
そこで、以下に本発明の詳細を図面に基づいて説明する
。Therefore, the details of the present invention will be explained below based on the drawings.
第り図は、本発明の一実施例を示す断面図であって、p
型シリコン基板10表面には選択酸化膜2が形成され、
また、この選択酸化膜2に囲まれた3つの素子形成領域
には、後述する第1〜30M05)ランジスタ3〜5が
それぞれ形成されている。Figure 3 is a sectional view showing one embodiment of the present invention,
A selective oxide film 2 is formed on the surface of the mold silicon substrate 10,
Further, in the three element forming regions surrounded by the selective oxide film 2, transistors 3 to 30 (1 to 30M05), which will be described later, are formed, respectively.
第1(DMO3)ランジスタ3は、シリコン基板1に形
成された半導体回路のうち例えば入出力ドライバやメモ
リセルのトランスファーゲートのように、耐圧、長寿命
が要求される部分に用いられるもので、シリコン基板I
の上にゲート酸化IP!!3aを介して形成されたゲー
ト電極3bと、その両側に形成された拡散層6からなり
、拡散116は、n゛型116aと、その側部のゲート
電極3b寄りに延在するn−型層(オフセットSJf域
)6bとからなるLDD構造に形成され、ホットエレク
トロン効果を抑制するように構成されている。The first (DMO3) transistor 3 is used in a part of a semiconductor circuit formed on a silicon substrate 1 that requires high voltage resistance and long life, such as an input/output driver or a transfer gate of a memory cell. Substrate I
Gate oxidation IP on top! ! The diffusion 116 consists of an n-type layer 116a and an n-type layer extending toward the gate electrode 3b on the side thereof. (offset SJf region) 6b, and is configured to suppress the hot electron effect.
そのn゛型層6aは、1ookeVの注入エネルギー、
ドーズ量I X I 01S/cd以上の条件で砒素イ
オンを注入して、これを拡散したもので、また、n−型
層6bは、同じエネルギーで、ドーズ量I X 10”
/c−j程度の条件で燐イオンを注入し、これを拡散し
たものである。The n-type layer 6a has an implantation energy of 1ookeV,
Arsenic ions are implanted and diffused at a dose of I x I 01 S/cd or more, and the n-type layer 6b is implanted at a dose of I x 10'' at the same energy.
Phosphorous ions are implanted under conditions of approximately /c-j and then diffused.
第2のMOS)ランジスタ4は、半導体回路のうち高速
性が要求される部分に使用されるもので、このMOS
)ランジスタ4は、ゲート絶縁114aの上に形成され
たゲート電極4bと、その両側のシリコン基板1に形成
されたLDD構造の拡散層7から構成され、拡散層7の
一方はソース層、他方はドレイン層として用いられる。The second MOS) transistor 4 is used in a part of the semiconductor circuit that requires high speed.
) The transistor 4 is composed of a gate electrode 4b formed on a gate insulator 114a and an LDD structure diffusion layer 7 formed on both sides of the gate electrode 4b in the silicon substrate 1. One of the diffusion layers 7 is a source layer and the other is a source layer. Used as a drain layer.
この場合の拡散層7を構成するn0型層7aは、100
keVの注入エネルギー、ドーズ量I X 10 ”/
c糟2以上の条件で砒素イオンを注入し、これを拡散し
たもので、また、n−型N(オフセット領域)7bは、
100keVの注入エネルギーで3×1O13〜I X
I OIs/cdのドーズ量で燐イオンを注入し、こ
れを拡散したものであって、第1のMOSトランジスタ
3のn−型層6bよりも高濃度となっている。In this case, the n0 type layer 7a constituting the diffusion layer 7 is 100%
keV implantation energy, dose I x 10 ”/
Arsenic ions are implanted and diffused under the conditions of c-2 or higher, and the n-type N (offset region) 7b is
3×1O13~IX at 100keV implant energy
Phosphorous ions are implanted and diffused at a dose of IOIs/cd, and the concentration is higher than that of the n-type layer 6b of the first MOS transistor 3.
第3のMOSl−ランジスタ5は、シリコン基板ヱに形
成する半導体回路のうち高耐圧性や高速性を特に要求し
ない部分に用いられるもので、第1.2のMOS)ラン
ジスタ3.4とほぼ同様な構造を有しており、拡散層8
のn−型層(オフセット領域)8bが、注入エネルギー
100keV、ドーズ量lXl013〜I X I ’
0 ”/cdの条件で燐イオンを注入して形成されてい
る点に相違がある。The third MOS transistor 5 is used in a part of the semiconductor circuit formed on the silicon substrate that does not particularly require high voltage resistance or high speed, and is almost similar to the MOS transistor 3.4 in the 1.2. structure, and the diffusion layer 8
The n-type layer (offset region) 8b is implanted with an implantation energy of 100 keV and a dose of lXl013 to IXI'
The difference is that phosphorus ions are implanted under the condition of 0''/cd.
8aはnゝ型層を示している。8a indicates an n-type layer.
なお、図中符号10は、MOSトランジスタ3〜5を覆
う眉間絶縁膜、11〜16は、眉間絶縁膜10のコンタ
クトホール17〜21を通して各拡散層6〜8に接続さ
れる電極を示している。In the figure, reference numeral 10 indicates a glabellar insulating film that covers the MOS transistors 3 to 5, and 11 to 16 indicate electrodes connected to each diffusion layer 6 to 8 through contact holes 17 to 21 of the glabellar insulating film 10. .
次に、上記した実施例の作用について説明する。Next, the operation of the above embodiment will be explained.
MOSトランジスタ3〜5は、LDD構造のn型層6b
、7b、8bのドーズ量の相違によりドレイン電流と寿
命が相違し、例えば第2図(a)に示すようなドーズ量
・ドレイン電流特性と、同図(b)に示すようなドーズ
量・寿命特性が得られる。MOS transistors 3 to 5 have an n-type layer 6b with an LDD structure.
, 7b, and 8b have different drain currents and lifetimes.For example, the dose/drain current characteristics shown in Figure 2(a) and the dose/lifespans shown in Figure 2(b) differ. characteristics are obtained.
したがって、トランスファーゲートのように、キャリア
の移動方向がトランジスタの拡散層の双方向となり、使
用頻度の高い条件下で使用される場合には、オフセット
領域の不純物濃度が低い第1のMOSl−ランジスタ3
を用いることによって拡散層6の耐圧を高くし、ホット
キャリアによるダメージを抑制し、寿命を長くする。Therefore, when the carrier movement direction is bidirectional in the diffusion layer of the transistor, as in a transfer gate, and the transistor is used under conditions of high frequency of use, the first MOS transistor 3 with a low impurity concentration in the offset region is
By using this, the withstand voltage of the diffusion layer 6 is increased, damage caused by hot carriers is suppressed, and the life is extended.
また、第2のMOSトランジスタ4によれば、オフセッ
ト領域7bの不純物濃度が比較的高いために、第1Iy
)MOS)ランジスタ3に比べてドレイン電流が大きく
なり、半導体回路の高速化が図れる。この場合、第2図
(b)に示すように、寿命は短くなるが、第1のMOS
トランジスタ3に比べて使用頻度が少なかったり、負荷
が小さいときは、劣化の寿命を第1のMOS )ランジ
スタ3とほぼ同程度にすることが可能になる。Further, according to the second MOS transistor 4, since the impurity concentration of the offset region 7b is relatively high, the first Iy
) MOS) The drain current is larger than that of the transistor 3, and the speed of the semiconductor circuit can be increased. In this case, as shown in FIG. 2(b), the life of the first MOS is shortened, but
When used less frequently than the transistor 3 or when the load is small, the deterioration life can be made approximately the same as that of the first MOS transistor 3.
さらに、第3のMOSトランジスタ5によれば、n−型
層8bのドーズ量は他の2つのMOSトランジスタ3.
4の中間の値となっているために、ドレイン電流や寿命
についてはそれらのトランジスタのほぼ中間の特性が得
られる。Furthermore, according to the third MOS transistor 5, the dose of the n-type layer 8b is the same as that of the other two MOS transistors 3.
Since this value is between the values of 4 and 4, it is possible to obtain characteristics that are approximately intermediate between those transistors in terms of drain current and lifetime.
次に、上記した第1〜第3のMOSl−ランジスタ3〜
5の形成工程について第3図に基づいて簡単に説明する
。Next, the above-mentioned first to third MOS transistors 3 to
The formation process No. 5 will be briefly explained based on FIG. 3.
先ず、第1〜3のMOSトランジスタ3〜5における拡
散層6〜8のn”型層を形成するが、その不純物イオン
の注入量は、第4図に示すような特性を基にして決定さ
れる。First, the n'' type layers of the diffusion layers 6 to 8 in the first to third MOS transistors 3 to 5 are formed, and the amount of impurity ions implanted therein is determined based on the characteristics shown in FIG. Ru.
すなわち、MOS)ランジスタのゲート・ソース間電圧
voとドレイン・ソース間電圧■□との関係は、負荷の
大小により、第4図に示す実線、−点鎖線、二点鎖線の
ような特性が得られる。実線で示した特性は負荷容量が
殆どない場合を示し、負荷容量が増えるにつれて一点鎖
線、二点鎖線のループが広がるようなループ特性となる
。In other words, the relationship between the gate-source voltage vo and the drain-source voltage ■□ of a MOS transistor has the characteristics shown in the solid line, -dot-dashed line, and two-dot-dashed line shown in Figure 4, depending on the load. It will be done. The characteristic shown by the solid line indicates the case where there is almost no load capacity, and as the load capacity increases, the loop characteristic becomes such that the loops of the dashed line and the dashed double dot line become wider.
また、ドレイン・ソース電圧V。、とゲート幅当たりの
基板電流I 、、、/Wとの関係を調べると、第4図の
破線で示すような等直線が得られ、ドレイン、ソース電
圧■。、が大きくなるほど基板電流1−−b/Wの等直
線は高くなる。Also, the drain-source voltage V. , and the substrate current per gate width I, , , /W, an equilinear line as shown by the broken line in FIG. 4 is obtained, and the drain and source voltages . , the higher is the equiline of the substrate current 1--b/W.
ところで、基板電流r−h/Wが高くなるにつれてホッ
トキャリアの発生量が多くなることに加えて、第5図に
示すように、MOSトランジスタにおけるn−型層のド
ーズ量を多くするにつれて基板電流が大きくなることが
知られている。By the way, in addition to the fact that the amount of hot carriers generated increases as the substrate current r-h/W increases, as shown in FIG. is known to increase.
これにより、負荷容量を大きくするにともなって、ホッ
トキャリアの発生量も多くなるため、ホットキャリアを
抑制するためにはn−型層の不純物濃度が制限されるこ
とになる。As a result, as the load capacity increases, the amount of hot carriers generated also increases, so the impurity concentration of the n-type layer must be limited in order to suppress hot carriers.
このように、n−型層のドーズ量を決める場合には、負
荷特性と基板電流の関係(第4図)、および基板電流と
n−層のドーズ量の関係(第5図)から、予め不純物濃
度の上限値を求めておく必要がある。In this way, when determining the dose of the n-type layer, consider the relationship between the load characteristics and the substrate current (Figure 4), and the relationship between the substrate current and the dose of the n-layer (Figure 5). It is necessary to determine the upper limit of impurity concentration.
したがって、第1のMOSトランジスタ3の拡散層6の
n−型層6bのドーズ量を決める場合には、その上限値
よりも小さな値を選択してドーズ量を最適なものにする
一方、第2のMOSl−ランジスタ4の場合にはドーズ
量の上限値をそのまま選択してその量を決めることにな
る。また、第3のMOS)ランジスタ5の場合には、そ
れらの中間の値を用いる。Therefore, when determining the dose of the n-type layer 6b of the diffusion layer 6 of the first MOS transistor 3, a value smaller than the upper limit is selected to optimize the dose, while the second In the case of the MOS l-transistor 4, the upper limit value of the dose amount is directly selected to determine the amount. Further, in the case of the third MOS transistor 5, an intermediate value between them is used.
以上のようにして各MO5)ランジスタ3〜5のn−型
層6b、7b、8bのドーズ量を決定した後に、その量
にしたがって、オフセッHN域にイオンを注入すること
になる。After determining the dose of the n-type layers 6b, 7b, 8b of each MO5) transistor 3 to 5 as described above, ions are implanted into the offset HN region according to the determined dose.
そこで、ゲート電極を形成した状態で(第3図(a))
、第1のMOSトランジスタ形成背域に、注入エネルギ
ー100keV、ドーズ量IXIQ13/cd程度の条
件で燐イオンを注入し、ゲート電極3bと選択酸化膜2
をマスクにして自己整合的に第1のn−イオン注入層3
0を形成する。この場合、他の素子形成領域をフォトレ
ジスト25により覆っておく 〔第3図(a))。Therefore, with the gate electrode formed (Fig. 3(a))
, phosphorus ions are implanted into the region where the first MOS transistor is formed under conditions of an implantation energy of 100 keV and a dose of approximately IXIQ13/cd, thereby forming the gate electrode 3b and the selective oxide film 2.
The first n- ion implantation layer 3 is self-aligned using the mask as a mask.
form 0. In this case, the other element forming regions are covered with a photoresist 25 [FIG. 3(a)].
次に、フォトレジスト25を灰化した後に、再びフォト
レジス26を塗布してこれを露光、現像し、第3のMO
Sトランジスタ形成領域を露出する窓を形成する。そし
て、ホットキャリアによる劣化を防止する限界値となる
比較的高いドーズ量、例えば3X10”’〜lXl0”
/cdで燐イオンを第2のMOSl−ランジスタ形成蹟
域に注入し、ゲート電極4bのj#側のシリコン基板l
の表層に第2のn−イオン注入層31を設け、ついで、
フォトレジスト26を除去する(第3図(b))。Next, after the photoresist 25 is ashed, a photoresist 26 is applied again, exposed and developed, and the third MO
A window is formed to expose the S transistor formation region. Then, a relatively high dose amount, which is the limit value for preventing deterioration due to hot carriers, for example, 3X10''~lXl0''
/cd, phosphorus ions are injected into the second MOS l-transistor formation region, and the silicon substrate l on the j# side of the gate electrode 4b is implanted.
A second n-ion implantation layer 31 is provided on the surface layer, and then,
The photoresist 26 is removed (FIG. 3(b)).
さらに、フォトレジスト26を除去してから、新たにフ
ォトレジスト27を塗布し、これを露光、現像すること
によって第2のMOS)ランジスタ形成領域を露出する
窓を形成する。そして、予め求めたl X 10 ls
〜I X I O”/d(7)範1(7) )” −ズ
量で燐イオンを注入し、この領域に設けられたゲート電
極5bの両側に第3のn−イオン注入層32を形成する
(第3図(C))。Furthermore, after the photoresist 26 is removed, a new photoresist 27 is applied, exposed and developed to form a window exposing the second MOS transistor formation region. Then, the predetermined l x 10 ls
〜I (Fig. 3(C)).
次に、全体に膜厚400n−程度(DSiOtl133
を積層してから(第3図(d))、これを反応性イオン
エツチング法によりて異カ性エツチングを行い、各ゲー
ト電極3b、4b、5bの側壁にサイドウオール34〜
36を形成する(第3図(e) )。Next, the film thickness is about 400n- (DSiOtl133
(FIG. 3(d)), this is etched using a reactive ion etching method to form sidewalls 34 to 34 on the side walls of each gate electrode 3b, 4b, and 5b.
36 (Figure 3(e)).
次に、ドーズ量1 x 101S/Cd以上、注入エネ
ルギー100keVの条件で、砒素イオンを全体に注入
し、3つのMOS)ランジスタ形成領域のゲート電極3
b、4b、5b及びサイドウオール34〜36をマスク
にして、その両脇のシリコン基[1に自己整合的に第1
〜3のn′イオン注入層37〜39を形成する。Next, arsenic ions are implanted into the entire area under the conditions of a dose of 1 x 101 S/Cd or more and an implantation energy of 100 keV, and the gate electrode 3 of the three MOS transistor formation regions is implanted.
b, 4b, 5b and the side walls 34 to 36 as masks, the first silicon base [1] on both sides is self-aligned.
-3 n' ion implantation layers 37 to 39 are formed.
そして、この後に3つのMOS)ランジスタ形成領域の
n−イオン注入層30〜32とn゛イオン注入層37〜
39をアニールして活性化し、各トランジスタ3〜5の
拡散層6〜8のn゛型層6a、7a、8aとn−型層6
b、7b、8bを形成しく第3図(f))、ついで、眉
間絶縁膜10.コンタクトホール17〜22及び電極1
1〜16を順に形成すれば、第1図に示すような装置が
形成される。Then, after this, three MOS) n- ion implantation layers 30 to 32 and n ion implantation layers 37 to 32 of the transistor formation region are formed.
39 is annealed and activated, and the n-type layers 6a, 7a, 8a of the diffusion layers 6-8 of each transistor 3-5 and the n-type layer 6 are activated.
b, 7b, 8b) (FIG. 3(f)), and then a glabellar insulating film 10. Contact holes 17-22 and electrode 1
By sequentially forming elements 1 to 16, a device as shown in FIG. 1 is formed.
〔発明の効果]
以上述べたように本発明によれば、LDD構造の拡散層
におけるオフセット領域の不純物濃度が相違する二種以
上のMOSトランジスタを半導体基板に設けたので、予
め半導体基板に形成する半導体回路を解析し、その中の
MOSl−ランジスタの動作状態を把握し、各MO3)
ランジスタ毎にオフセット領域の不純物濃度を最適な値
にすることにより、各MOS)ランジスタの要求に応じ
たホットキャリアの抑制や、素子の高速化を図ることが
できる。[Effects of the Invention] As described above, according to the present invention, two or more types of MOS transistors having different impurity concentrations in the offset regions in the diffusion layer of the LDD structure are provided on the semiconductor substrate. Analyze the semiconductor circuit, understand the operating status of the MOS1 transistors in it, and analyze each MO3)
By setting the impurity concentration in the offset region to an optimum value for each transistor, it is possible to suppress hot carriers and increase the speed of the device according to the requirements of each MOS transistor.
第1図は、本発明の一実施例を示す断面図、第2図は、
オフセットドーズ量とドレイン電流。
の関係、オフセットドーズ量と寿命の関係の一例を示す
特性図、
第3囚は、本発明の一実施例装置の形成工程の一例を示
す断面図、
第4図は、典型的回路のドレイン・ソース電圧とゲート
・ソース電圧の関係、およびドレイン・ソース電圧と基
板電流の関係の一例を示す特性図、第5図は、オフセッ
トドーズ量と基板電流との関係の一例を示す特性図、
第6図は、従来装置の一例を示す断面図である。
(符号の説明)
1・・・シリコン基板(半導体基板)、2・・・選択酸
化膜、
3.4.5・・・MOSトランジスタ、3a、4a、5
a・・・ゲート絶縁膜、3b、 4b、 5b・・・ゲ
ート電極、6.7.8・・・拡散層、
6a、 7a、 8a−−−n−型層(オフセット領域
)、6b、 7b、 8b−n ”型層。
出 願 人 富士通株式会社FIG. 1 is a sectional view showing one embodiment of the present invention, and FIG. 2 is a sectional view showing an embodiment of the present invention.
Offset dose and drain current. Figure 4 is a sectional view showing an example of the formation process of a device according to an embodiment of the present invention. FIG. 5 is a characteristic diagram showing an example of the relationship between source voltage and gate-source voltage, and drain-source voltage and substrate current. FIG. 5 is a characteristic diagram showing an example of the relationship between offset dose amount and substrate current. The figure is a sectional view showing an example of a conventional device. (Explanation of symbols) 1...Silicon substrate (semiconductor substrate), 2...Selective oxide film, 3.4.5...MOS transistor, 3a, 4a, 5
a... Gate insulating film, 3b, 4b, 5b... Gate electrode, 6.7.8... Diffusion layer, 6a, 7a, 8a---n-type layer (offset region), 6b, 7b , 8b-n” type layer. Applicant: Fujitsu Limited
Claims (2)
純物濃度が相違する二種以上のMOSトランジスタを半
導体基板に設けたことを特徴とする半導体装置。(1) A semiconductor device characterized in that two or more types of MOS transistors having different impurity concentrations in offset regions in a diffusion layer of an LDD structure are provided on a semiconductor substrate.
ジスタを備えた半導体装置において、 使用頻度がより高くなるべきMOSトランジスタを構成
するLDD構造の拡散層のオフセット領域の不純物濃度
を、他のMOSトランジスタの拡散層のオフセット領域
より小さくしたことを特徴とする半導体装置。(2) In a semiconductor device equipped with a plurality of MOS transistors having a diffusion layer of an LDD structure, the impurity concentration of the offset region of the diffusion layer of the LDD structure constituting the MOS transistor that should be used more frequently is compared to that of other MOS transistors. A semiconductor device characterized in that the offset region of the diffusion layer is smaller than the offset region of the diffusion layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2204139A JPH0488669A (en) | 1990-07-31 | 1990-07-31 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2204139A JPH0488669A (en) | 1990-07-31 | 1990-07-31 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0488669A true JPH0488669A (en) | 1992-03-23 |
Family
ID=16485485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2204139A Pending JPH0488669A (en) | 1990-07-31 | 1990-07-31 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0488669A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6267479B1 (en) | 1998-08-25 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method for manufacturing the same |
JP2006294751A (en) * | 2005-04-07 | 2006-10-26 | Toshiba Corp | Semiconductor integrated circuit and its manufacturing method |
JP2007103753A (en) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JP2008244404A (en) * | 2007-03-29 | 2008-10-09 | Seiko Epson Corp | Method of manufacturing semiconductor device |
JP2008244208A (en) * | 2007-03-28 | 2008-10-09 | Seiko Epson Corp | Method of manufacturing semiconductor device |
-
1990
- 1990-07-31 JP JP2204139A patent/JPH0488669A/en active Pending
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US6267479B1 (en) | 1998-08-25 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method for manufacturing the same |
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