JPH0486930A - アドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データのスキャン方向を変換する際に使
用するバッファメモリのアドレス、特に２次元配列デー
タを格納するメモリのアドレスを発生するアドレス発生
回路に関する。

［従来の技術］ 近年、半導体技術の著しい発展に伴い、高速、かつ大量
に発生する２次元の画像データをリアルタイムにディジ
タル信号として処理することが可能となってきた。

特に、画像データは、全体の情報量が大変多いため、そ
のままの形態でメモリに保存したのでは膨大な容量を必
要とする。そこで、そのメモリの節約を図るためにもデ
ータ圧縮処理を行なうことが多い。

そのデータ圧縮処理として、最近、特に注目を浴びてい
るのが離散コサイン変換と言われているものである。こ
れは、離散フーリエ変換の変形であり、１つのブロック
の変換に２回の行列演算が必要である。

現在、この行列演算は、例えばＳＱＳ−７ｏｍｓｏｎ社
のＡ１．２１というＬＳＩを使用することにより、リア
ルタイムで実現することが可能である。

この変換によると、例えば、変換前のデータが実空間上
のデータであれば、変換後のデータは周波数空間上のデ
ータとなる（厳密には周波数空間とは言えないが、それ
に近い）。従って、変換後のデータを元の実空間上のデ
ータへ戻すには逆離散コサイン変換を行なう必要がある
。

この逆変換も２回の行列演算により処理され、前述のＡ
ｌ２１というＬＳＩで実行可能である。

ところで、これまで述べてきた離散コサイン変換、逆変
換をただ単に行なうだけでは、何らデータ圧縮にならな
い。データ圧縮を行なうためには、離散コサイン変換後
の周波数空間上のデータに対して再量子化等を行なう必
要がある。

さらに、−層の圧縮を行なう場合には、再量子化された
周波数空間上のデータを周波数の低い方から順に並べ、
ハフマン符号化（可変長符号化の一種）を行なう。

この圧縮方法については、Ｊ　Ｐ　Ｅ　Ｇ　（Ｊｏｉｎ
ｔ　ｏｆＰｈｏｔｏｇｒａｐｈｉｃ　Ｅｘｐｅｒｔ　Ｇ
ｒｏｕｐ　）において、規格化されている。

本発明が関係するのは、周波数空間上のデータを周波数
の低い方から順に並べる、その実現手段についてである
。

ここで言う「２次元の広がりを持つ周波数空間上での周
波数の低い順」とは、第６図に示すような順番のことで
ある。通常、このようにデータをスキャンニングするこ
とを「ジグザグスキャン」という。

従来、当該データの並び替え（以下、スキャン変換と記
す）は、第７図に示すような構成により行なわれていた
。以下、第７図を用いてスキャン変換動作を説明する。

通常、正方状に切り出されたデータは、第８図（ａ）又
は（ｂ）に示すような順序でスキャンされ、データの転
送が行なわれる。前述の離散コサイン変換ＬＳＩにおけ
るデータの入出力順序もこれと同様である。このように
スキャンされたデータは、第７図に示す入力端子３０６
を通して人力され、メモリ３０５へ書き込まれる。

一方、そのデータを格納するメモリ３０５のアドレス情
報は、カウンタ３０１で発生され、セレクタ３０３を介
してメモリ３０５へ与えられる。ここで、入力データの
スキャン順序を第８図（ａ）、また画像サイズを８×８
に限定すれば、データの格納アドレスは第９図に示す値
となる。

これを第６図に示すジグザグスキャン順序で読み出すに
は、それに対応したアドレスを印加しなければならない
。つまり、該当アドレスを発生するには、カウンタ３０
１の出力をデコードするか、もしくはそのアドレスを発
生順に格納したメモリから読み出すことが必要である。

この時、第７図に示すＲＯＭ７０１がセレクタ３０３に
よって選択される。

８Ｘ８のデータサイズでは、アドレスが６４値であるた
め、デコード回路の規模は非常に太き（なる。そこで、
通常は後者の方法、すなわち、ジグザグスキャンアドレ
スを発生順に格納したメモリを用いる構成がとられてい
る。そのメモリが第７図に示す読み出し専用メモリＲＯ
Ｍ７０１である。

この構成により、メモリ３０５へ書き込まれたデータは
、セレクタ３０３を介してＲＯＭ７０１から発生された
アドレス情報に基づいてジグザグスキャンの順序で読み
出され、出力端子３０７に出力される。

なお、ＲＯＭ７０１からアドレス情報を順番に読み出す
ためのアドレス信号は、カウンタ３０１から与えられる
。

［発明が解決しようとしている課題］ しかしながら、上記従来例では、通常のスキャン方法で
転送される２次元配列データをジグザグ状にスキャン変
換する場合、アドレス変換用のメモリが必要となり、部
品点数が増加し、コストが高くなる等の欠点があった。

本発明は、上記課題を解決するために成されたもので、
簡単な構成により、安価なアドレス発生回路を提供する
ことを目的とする。

［課題を解決するための手段及び作用］上記目的を達成
するために、本発明のアドレス発生回路は以下の構成か
らなる。すなわち、２次元配列データを格納するメモリ
のアドレスを発生するアドレス発生回路において、２次
元配列データのコラム及びロウアドレスを発生するアド
レス発生手段と、該アドレス発生手段からのアドレスに
基づいて２次元配列上の周辺部に位置することを検出す
る検出手段と、該検出手段からの結果に従って、前記ア
ドレス発生手段を制御する制御手段とを備え、２次元配
列データをジグザグにスキャンすることが可能なアドレ
スを発生することを特徴とする。

［実施例］ 以下、添付図面を参照して本発明に係る好適な実施例を
詳細に説明する。

第１図は、本実施例におけるアドレス発生回路の構成を
示す図である。

同図において、１０１は２次元配列のコラム方向のアド
レスを発生するアップダウンカウンタ（以下、ＵＤカウ
ンタと略す）、１０２は同様に２次元配列のロウ方向の
アドレスを発生するＵＤカウンタ、１０３〜１０５及び
１０６〜１０８はそれぞれ３ビツトのコラムアドレスと
３ビツトのロウアドレスを出力する端子、１１０，１１
１は上述のＵＤカウンタ１０１，１０２へのクロックを
入力する端子とクリア信号を入力する端子、１２０はＵ
Ｄカウンタ１０１，１０２の出力信号に基づいてＵＤカ
ウンタ１０１，１０２のアップカウント制御信号並びに
ダウンカウント制御信号を生成するブロック、そして、
１２１〜１３６はブロック１２０内の論理素子である。

第１図の動作説明を行なう前に、本発明の詳細な説明す
る。

ジグザグスキャンのアドレス順序は、−見不規則に見え
ても、実は規則性がある。それはコラムアドレスとロウ
アドレスが互いに奇数、もしくは偶数で一致する場合、
右上がりにスキャンし、一致しない場合には左下がりに
スキャンをするということである。つまり、右上がりに
スキャンをするということは、コラムアドレスの値を１
つ増やし、ロウアドレスの値を１つ減らすことに対応し
、左下がりにスキャンするということは、ロウアドレス
の値を１つ増やし、コラムアドレスの値を１つ減らすこ
とに対応する。

このように、コラムアドレス、ロウアドレスそれぞれに
アップカウント動作とダウンカウント動作が必要になる
ため、各アドレスをそれぞれ独立したＵＤカウンタで生
成し、各ＵＤカウンタの制御信号を現在の出力アドレス
値から決定するための回路を付加することによって、本
発明のアドレス発生回路を構成することができる。

ジグザグスキャンアドレスは、基本的には上述の規則性
に則って動作するが、若干の例外処理がある。それは２
次元配列の周辺部をスキャンしているときに発生する。

例えば、ロウアドレスが「０」、コラムアドレスが「４
」の場合、先はどの規則に則れば、次のロウアドレスが
「−１」になり、まった（意味が無（なってしまう。

この場合、コラムアドレスの値だけを１つ増やし、ロウ
アドレスの値は前と同じ値に保つ必要がある。この例外
処理の種類は、２次元配列の辺の数だけ存在し、４種類
になる。この２次元配列の周辺部とは、コラムアドレス
が「０」又は「７」もしくはロウアドレスが「０」又は
「７」の値を取るときで、それを検出することによって
容易に例外処理に対応できる。

一方、コラムアドレスとロウアドレスが互いに偶数、も
しくは奇数で一致するか否かの判別は、両アドレスの最
下位ビットを比較することにより行なうことができる。

つまり、両アドレスの最下位ビットの比較結果並びに各
アドレスの値が「０」もしくは「７」であるか否かで、
ＬＩＤカウンタの動作を一意に決定することができる。

これをまとめたものが第２図に示す図である。従って、
第２図に示すアドレス値の検出回路と、その検出結果か
らＵＤカウンタの制御信号を発生する回路並びにＵＤカ
ウンクを組み合わせるだけで、第１図に示すアドレス発
生回路を構成することができる。

次に、本実施例におけるアドレス発生回路の動作を以下
に説明する。

まず、最初に端子１１１よりクリア信号が入力され、Ｕ
Ｄカウンタ１０１，１０２が各々“Ｏ”にクリアされる
。このとき、端子１０３〜１０８から出力されるアドレ
ス信号は「００」である。

また、アドレス値は同時に信号線１４０−１４５を通し
てブロック１２０に入力される。そして、ブロック１２
０では、入力されたアドレス情報に基づいて第２図に示
したアドレス値の検出をまず最初に行なう。この検出を
行なう素子が１２１〜１２６である。つまり、１２１，
１２２でＣ０＝ＲＯを検出し、１２３でＣＡ＝０．１２
４でＣＡ＝７，１２５でＲＡ＝０．１２６でＲＡ＝７を
それぞれ検出する。

現在、入力されたアドレスは、「ＯＯ」であるため、各
素子１２３，１２５によってＣＡ＝Ｏ。

ＲＡ＝０が検出され、その出力値がＨｉｇｈとなり、他
の素子１２４，１２６の出力値はＬｏｗとなる。

また、両アドレスの最下位ビットは共に“０”で一致し
ているため、素子１２１の出力値がＬｏｗとなり、素子
１２２の出力値はＨｉｇｈとなる。

その結果、素子１２８，１３１を通して信号１５０はＨ
ｉｇｈになるが、他の信号１５１〜１５３は全てＬｏｗ
になる。ここで、信号１５０は、ｔＪＤカウンタ１０１
をカウントアツプ動作させるための制御信号であり、信
号１５１は、ＵＤカウンタ１０１をカウントダウン動作
させるための制御信号である。また、信号１５２，１５
３も同様の働きをする制御信号である。そして、端子１
１０からクロックが１つ印加されると、ＵＤカウンタ１
０１のみがカウントアツプし、出力アドレス値が「０１
」となる。

このアドレス値は、前回と同様に信号線１４０〜１４５
を通してブロック１２０に入力される。

今度は素子１２１，１２５の出力がＨｉｇｈとなり、他
の素子１２３，１２４，１２６の出力は全てＬｏｗとな
る。その結果、素子１２２，１３４゜１３５を通して信
号線１５２と、素子１２２゜１３２を通して信号、＄１
１１５１が旧ｇｈになり、他の信号線１５０，１５３は
Ｌｏｗとなる。

ここで、端子１１０から次のクロックが印加されると、
ＵＤカウンタ１０１は“１”から“０”へカウントダウ
ンし、一方、ＵＤカウンタ１０２は“０″から１″へカ
ウントアツプする。このときの出力アドレス値はｒｌＯ
Ｊである。

この出力アドレス値は、またブロック１２０へ入力され
る。今度は素子１２１，１２３の出力がＨｉｇｈで、他
の素子１２４，１２５，１２６の出力はＬｏｗとなる。

その結果、素子１２２，１３４゜１３５を通して信号線
１５２のみがＨｉｇｈとなり、他の信号線１５０，１５
１，１５３は全てＬｏｗとなる。ここで、端子１１０か
らクロックが印加されると、ＵＤカウンタ１０２のみが
“１″から“２″へカウントアツプし、出力アドレス値
が「２０」となる。

以下、同様にして第６図に示す順序のアドレス値を１ク
ロツク毎に出力し続けていく。そして、最終アドレス、
すなわち、第６図に示す一番右下の位置に対応するアド
レスを出力した後は、特に何かを出力しなければならな
いという決まりは無いが、通常カウンタは最大値までカ
ウントすると、ゼロに戻ることが多いため、本実施例で
も一番最初のスタートアドレスに戻るような構成とした
。

すなわち、最終アドレス値「７７」がブロック１２０人
力されると、信号線１５０，１５２がＨｉｇｈになり、
クロック印加後に、ＵＤカウンタ１０１．１０２の両方
がカウントアツプし、それぞれ“０”になるわけである
。

ちなみに、本実施例におけるアドレス発生回路を用いて
スキャン変換回路を構成すると、第３図のようになり、
第７図に示すＲＯＭ７０２が置き換えられたような構成
となる。

［他の実施例］ 次に、本発明に係る他の実施例を関係する図面を参照し
て以下に説明する。

第４図は、他の実施例におけるアドレス発生回路の構成
を示す図である。なお、この実施例は第３図に示すカウ
ンタ３０１とジグザグアドレス発生回路３０２を一体化
したものである。

前述したように、ジグザグ発生回路３０２には２組の独
立したＵＤカウンタ１０１，１０２が含まれている。一
方、カウンタ３０１は、いわゆるバイナリカウンタであ
り、機能的には、前記２つのＵＤカウンタ１０１，１０
２に含まれる。

そこで、第１図に示す回路に若干のロジックを追加して
、２つのＵＤカウンタ１０１，１０２をバイナリカウン
タとしても動作できるようにしたものである。

つまり、回路の基本構成は同じであり、第１図における
ブロック１２０の内部構成のみが変わるだけである。従
って、第４図にはブロック１２０に相当するブロック４
００のみを図示することとした。また、同図においてブ
ロック１２０と同一機能を有する信号線や素子には同一
番号を付し、ここでの説明を省略する。

以下、第４図に示す回路の動作を説明する。

同図において、新たに追加されたものは、端子４０１と
素子４０４、変更のあった素子４０２゜４０３．４０５
である。

既に説明したように、この実施例でのアドレス発生回路
は、メモリ３０５への書き込み及び読み出しの２種類の
アドレスを発生することが出来るものであるため、その
どちらかを選択するためのモード選択信号が新たに必要
になる。それを入力する端子が４０１である。その端子
４０１からの入力信号がＬｏｗのとき、ブロック４００
は第１図に示すブロック１２０と全（同一の動作をする
。

反対に、端子４０１からの入力信号がＨｉｇｈのときに
は、アドレス発生回路がバイナリカウンタとして働（よ
うになる。これは、変更された素子４０２によって信号
１５０が常時Ｈｉｇｈとなり、素子４０４，４０５，３
０２を通して信号１５１が常時Ｌｏｗになることにより
、第１図に示すＵＤカウンタ１０１が常時カウントアツ
プ動作をし、また、同じ（変更された素子４０３によっ
て信号１５３が常時Ｌｏｗとなり、素子４０４，４０５
゜１３３．１３５によって信号１５２が条件付きで１（
Ｌｇｈになることにより、第１図に示すＵＤカウンタ１
０２が、ＵＤカウンタ１０１の上位カウンタとして動作
するからである。

この実施例のブロック４００を用いてアドレス発生回路
を構成すると、スキャン変換バッファは第５図に示す構
成となり、大変シンプルになる。

以上説明した実施例では、８Ｘ８の２次元配列を例に説
明したが、本発明はこれに限定されるものではな（、任
意の２次元配列に対しても同様にジグザグスキャンのア
ドレスを発生させることができる。

第１０図は、上述の第３図及び第５図に示したスキャン
変換部を含む符号化装置全体の構成を示すブロック図で
ある。

入力端子１より入力されたイメージ画素データは、ブロ
ック化回路２において８Ｘ８画素のブロック状に切出さ
れ、離散コサイン変換（ＤＣＴ）回路１７にてコサイン
変換され、変換係数が量子化器（Ｑ）４０に供給される
。この量子化器４０では、量子化テーブル４１により印
加される量子化ステップ情報に従って変換係数の線形量
子化を行う。量子化された変換係数のうち、ＤＣ係数は
予測符号化回路（ＤＰＣＭ）４２にて前ブロックのＤＣ
成分との差分（予測誤差）がとられ、ハフマン符号化回
路４３に供給される。

第１１図は、第１０図に示す予測符号化回路４２の詳細
なブロック構成図である。

量子化器４０より量子化されたＤＣ係数が遅延回路５３
及び減算器５４に印加される。この遅延回路５３は、離
散コサイン変換回路が１ブロツクすなわち、８Ｘ８画素
分の演算に必要な時間分だけ遅延される回路であり、従
って、遅延回路５３からは前ブロックのＤＣ係数が減算
器５４に供給される。よって、減算器５４からは前ブロ
ックとのＤＣ係数の差分（予測誤差）が出力されること
になる（本予測符号化回路４２では予測値として前ブロ
ツク値を用いているため、本予測符号化回路４２は前述
の如く遅延回路５３にて構成されている）。

次に、第１０図に示す１次元ハフマン符号化回路４３は
、予測符号化回路４２より供給された予測誤差信号をＤ
Ｃハフマン・コード・テーブル４４に従って可変長符号
化し、後述する多重化回路５１にＤＣハフマン・コード
として供給する。

一方、量子化器４０にて量子化されたＡＣ係数（ＤＣ係
数以外の係数）は、上述の第３図、第５図に示されるス
キャン変換回路４５にて、上述の第６図に示すような低
次の係数より順にジグザグ・スキャンされ、有意係数検
出回路４６に供給される。この有意係数検出回路４６で
は、量子化されたＡＣ係数が“０”か否かを判定し、“
０”の場合は、ラン長カウンタ４７にカウントアツプ信
号を供給し、カウンタ値を「＋１」増加させる。

しかし、“０”以外の係数の場合には、リセット信号を
ラン長カウンタ４７に供給し、カウンタ値をリセットす
ると供に係数をグループ化回路４８にて第１２図に示す
ようにグループ番号５ｓｓｓと付加ビットに分割し、グ
ループ番号５ｓｓｓをハフマン符号化回路４９に、付加
ビットを多重化回路５１に各々供給する。

上述のラン長カウンタ４７は、“０”のラン長をカウン
トする回路で、“Ｏ”以外の有意係数間の°゛Ｏ”の数
ＮＮＮＮを２次元ハフマン符号化回路４９に供給する。

このハフマン符号化回路４９は供給された“０”のラン
長ＮＮＮＮと有意係数のグループ番号５ｓｓｓをＡＣハ
フマン・コード・テーブル５０に従って可変長符号化し
、多重化回路５１にＡＣハフマン・コードを供給する。

多重化回路５１では、１ブロツク（８×８の入力画素）
分のＤＣハフマンコード、ＡＣハフマンコード及び付加
ビットを多重化し、出力端子５２より圧縮された画像デ
ータを出力する。

従って、出力端子５２より出力される圧縮画像データを
メモリに記憶し、読出し時には逆操作によって伸張する
ことにより、メモリ容量の削減が可能となる。

［発明の効果］ 以上説明したように、本発明によれば、２次元配列デー
タのコラム及びロウアドレスを発生するアドレス発生手
段と、該アドレス発生手段からのアドレスに基づいて２
次元配列上の周辺部に位置することを検出する検出手段
と、該検出手段からの結果に従って、前記アドレス発生
手段を制御する制御手段とを備えることで、２次元配列
データをジグザグにスキャンすることができるアドレス
を発生するアドレス発生回路を少ない部品点数で安価に
構成することが可能となる。

【図面の簡単な説明】

第１図は本実施例におけるアドレス発生回路の構成を示
□す図、 第２図は本実施例におけるＵＤカウンタの制御状態を示
す図、 第３図は本実施例におけるアドレス発生回路を用いたス
キャン変換バッファの構成図、第４図は他の実施例にお
けるアドレス発生回路の構成を示す図、 第５図は他の実施例におけるアドレス発生回路を用いた
スキャン変換バッファの構成図、第６図はジグザグスキ
ャンのスキャン順序を示す図、 第７図は従来のスキャン変換バッファの構成を示す図、 第８図（ａ）及び（ｂ）は通常のスキャン順序を示す図
、 第９図はデータを格納するアドレスを示す図、第１０図
は符号化装置全体の構成を示すブロック図、 第１１図は第１０図に示し予測符号化回路の構成を示す
詳細ブロック図、 第１２図はＡＣ係数のグループ番号と付加ビットを示す
図である。 図中、１０１・・・コラムアドレス用アップダウンカウ
ンタ、１０２・・・ロウアドレス用アップダウンカウン
タである。 ＣＯ：　コケムマドレスのＪ）ブ１立ご′−／トＲＯ：
　ロウヱ）−ルスの五千Ａ衣じヅトＣＡ　：　コラム？
μ゛レス ＲＡ　：　ロウ″″ｒ）−ルス ＣＡ＋・ＲＡ＋　　：　　ンＦｉ−’１６ＵＤでつγり
１ガヴント１−１−緋１＋４マずろＣＡ−、ＲＡ　　　
：　Ｎ＆’１６ＵＤ”ヴンタ１づワントゲＷ　−７１４
１１７’Ｗ　６第 図 第 図 第 図 （ｂ） 第 図 第 図 第 図 −−−−コラムマドレス 第９ 図 第 １１図 ＡＣ／４ｍ ｓｓｓ 第 図

Claims (1)

1. 【特許請求の範囲】 ２次元配列データを格納するメモリのアドレスを発生す
   るアドレス発生回路において、 ２次元配列データのコラム及びロウアドレスを発生する
   アドレス発生手段と、 該アドレス発生手段からのアドレスに基づいて２次元配
   列上の周辺部に位置することを検出する検出手段と、 該検出手段からの結果に従つて、前記アドレス発生手段
   を制御する制御手段とを備え、 ２次元配列データをジグザグにスキャンすることが可能
   なアドレスを発生することを特徴とするアドレス発生回
   路。