JPH0479440A - Communication controller - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の通信回線相互の通信制御を行なう通信
制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a communication control device that controls communication between a plurality of communication lines.
（従来の技術）
各種形態の通信回線の普及に伴い、計算機システムのオ
ンライン化が図られている。(Prior Art) With the spread of various types of communication lines, computer systems are being moved online.
例えば、金融機関の営業店内の計算機システムにおいて
は、係員によって操作される窓口端末装置や顧客の操作
によって取引を自動的に行なう自動取引装置、さらには
取引処理を集中管理するホス１へ装置が相互に通信を行
なえるオンライン化が図られている。For example, in a computer system within a branch of a financial institution, devices can interact with counter terminal devices operated by staff, automatic transaction devices that automatically perform transactions based on customer operations, and even a host 1 that centrally manages transaction processing. Efforts are being made to go online to enable communication.
このような計算機システムにおいて、各装置間の通信制
御を通信制御装置を用いて集中管理するものがある。Among such computer systems, there are some in which communication control between devices is centrally managed using a communication control device.
第２図に、従来の計算機システムの概念図を示す。FIG. 2 shows a conceptual diagram of a conventional computer system.
図は、通信制御装置１を介して各種装置が相互接続され
た計算機システムを示したものである。The figure shows a computer system in which various devices are interconnected via a communication control device 1.
図に示すように、通信制御装置１には、主プロセッサ２
と、この主プロセッサ２にパスライン３を介して接続さ
れた主メモリ４、通信プロセッサ（回線対応基板）５〜
７が設けられている。As shown in the figure, the communication control device 1 includes a main processor 2.
A main memory 4 and a communication processor (line compatible board) 5 to 1 are connected to the main processor 2 via a path line 3.
7 is provided.
通信プロセッサ５には、通信回線（公衆網）１１を介し
てホスト装置２１が接続されている。A host device 21 is connected to the communication processor 5 via a communication line (public network) 11.
通信プロセッサ６．７には、通信回線（構内回線）１２
．１３を介して端末装置２２．２３が接続されている。The communication processor 6.7 includes a communication line (internal line) 12.
．． Terminal devices 22 and 23 are connected via 13.
以上の構成において、ホスト装置２１以外は、営業店内
に設定されるものである。In the above configuration, everything other than the host device 21 is installed within the business store.
主プロセッサ２は、各通信プロセッサの動作制御及び各
装置間の通信経路の設定等を行なうものである。主メモ
リ４は、主プロセッサ２の動作に必要なデータや通信デ
ータの一時保存等を行なうＲＡＭ等からなるものである
。通信プロセッサ５〜７は、それぞれ通信回線を介して
接続された装置の規格に合致した通信制御、例えば各装
置固有の命令の生成及び通信データの生成等を行なうも
のである。The main processor 2 controls the operation of each communication processor and sets communication paths between each device. The main memory 4 is composed of a RAM, etc., which temporarily stores data necessary for the operation of the main processor 2 and communication data. The communication processors 5 to 7 each perform communication control conforming to the standards of devices connected via communication lines, such as generation of instructions specific to each device and generation of communication data.
ホスト装置２１は、営業店内で行なわれる各種処理の集
中管理を行なうものである。端末装置２２．２３は営業
店内に設定される各種装置に相当するもので、例えば、
端末装置２２は窓口端末装置、端末装置２．３は自動取
引装置である。The host device 21 centrally manages various processes performed within the store. The terminal devices 22 and 23 correspond to various devices installed in the business store, and for example,
The terminal device 22 is a counter terminal device, and the terminal device 2.3 is an automatic transaction device.
ここで通信プロセッサ（回線対応基板）の詳細な説明を
行なう。Here, a detailed explanation of the communication processor (line compatible board) will be given.
第３図は、従来の通信プロセッサ５のブロック図である
。FIG. 3 is a block diagram of a conventional communication processor 5. As shown in FIG.
図に示すように、通信プロセッサ５には、マイクロプロ
セッサ３１と、このマイクロプロセッサ３１に接続され
たシステムバスコントローラ３２、ローカルメモリ３３
、通信インタフェース３４と、システムバスコントロー
ラ３２に接続されたディバイスアドレス設定部３５が設
けられている。As shown in the figure, the communication processor 5 includes a microprocessor 31, a system bus controller 32 connected to the microprocessor 31, and a local memory 33.
, a communication interface 34, and a device address setting section 35 connected to the system bus controller 32.
また、システムバスコントローラ３２はシステムバス３
に接続され、通信インタフェース３４は通信回線１１に
接続されている。Further, the system bus controller 32
The communication interface 34 is connected to the communication line 11 .
マイクロプロセッサ３１は、通信回線１１を介して接続
された装置、この場合ホスト装置との通信の規格に合致
した通信制御を行なうものである。システムバスコント
ローラ３２は、パスライン３へのデータ送信及びパスラ
イン３からのデータ受信の制御を行なうものである。ロ
ーカルメモリ３３は、マイクロプロセッサ３１の動作に
必要なデータや通信データ等を一時記憶するＲＡＭ等か
らなるものである。通信イシクフエース３４は、マイク
ロプロセッサ３１と通信回線１１との間の信号整合を行
なうものである。ディバイスアドレス設定部３５は、通
信プロセッサ５に固有のディバイスアドレスを設定する
デイプスイッチ等からなるものである。The microprocessor 31 performs communication control that conforms to communication standards with a device connected via the communication line 11, in this case a host device. The system bus controller 32 controls data transmission to the path line 3 and data reception from the path line 3. The local memory 33 is composed of a RAM or the like that temporarily stores data necessary for the operation of the microprocessor 31, communication data, and the like. The communication interface 34 performs signal matching between the microprocessor 31 and the communication line 11. The device address setting unit 35 is composed of a deep switch and the like for setting a unique device address to the communication processor 5.
以上の構成の通信プロセッサ５は、通信制御装置１の立
上げ時に、主メモリ４からホスト装置２１との通信制御
に必要なデータやプログラム等がローディングされ動作
が開始される。ローディングされたデータ等はローカル
メモリ３３に格納され、マイクロプロセッサ３１に参照
されることになる。このローディング完了後、主プロセ
ッサ２から各通信プロセッサに向けて運用開始命令が送
信され、各通信プロセッサは動作状態に設定される。When the communication control device 1 is started up, the communication processor 5 having the above configuration is loaded with data, programs, etc. necessary for controlling communication with the host device 21 from the main memory 4, and starts operating. The loaded data and the like are stored in the local memory 33 and referred to by the microprocessor 31. After this loading is completed, an operation start command is transmitted from the main processor 2 to each communication processor, and each communication processor is set to an operating state.
通信プロセッサ５が主プロセッサ２からの命令やデータ
を受信する場合、まず初めにシステムバスコントローラ
３２により、パスライン３上のアドレスバスの内容とデ
ィバイスアドレス設定部３５の内容との比較が行なわれ
る。この比較結果は、マイクロプロセッサ３１に通知さ
れる。マイクロプロセッサ３１では、比較結果が一致を
示していた場合には、ホスト装置２１に対する通信が発
生したものと判断し、パスライン３上の命令やデータを
取込み（受信し）、対応する処理を実行することになる
。When the communication processor 5 receives commands or data from the main processor 2, the system bus controller 32 first compares the contents of the address bus on the path line 3 with the contents of the device address setting section 35. The microprocessor 31 is notified of this comparison result. If the comparison result shows a match, the microprocessor 31 determines that communication with the host device 21 has occurred, takes in (receives) the instructions and data on the path line 3, and executes the corresponding processing. I will do it.
また、ホスト装置２１から受信した命令やデータ等を、
端末装置２２．２３等に送信する場合、受信したデータ
等を一旦ローカルメモリ３３に格納して、所定の処理を
施された後、パスライン３を介して主プロセッサ２に送
信する。主プロセッサ？では、受信した内容から転送す
べき通信プロセッサを把握し、先に説明した要領で通信
プロセッサへの送信を実行する。In addition, commands, data, etc. received from the host device 21 are
When transmitting to the terminal devices 22, 23, etc., the received data is temporarily stored in the local memory 33, subjected to predetermined processing, and then transmitted to the main processor 2 via the path line 3. Main processor? Now, the communication processor to which the data should be transferred is determined from the received content, and the data is transmitted to the communication processor in the manner described above.
第４図に、システムバスコントローラ３２のブロック図
を示す。FIG. 4 shows a block diagram of the system bus controller 32.
図に示すように、システムバスコントローラ３２には、
比較器（ＣＭＰ）３２ａが設りられている。比較器３２
ａの入力には、パスライン３のアドレスバス３ａとディ
バイスアドレス設定部３５が接続されている。比較器３
２ａの出力からは、マイクロプロセッサ３１に向１つて
比較結果信号ＣＳが出力されている。As shown in the figure, the system bus controller 32 includes:
A comparator (CMP) 32a is provided. Comparator 32
The address bus 3a of the pass line 3 and the device address setting section 35 are connected to the input of a. Comparator 3
A comparison result signal CS is outputted from the output of 2a to the microprocessor 31.
マイクロプロセッサ３１は、この比較結果信号Ｃ８を用
いてハスライン３上の命令やデータを取込むか否かを判
断する。The microprocessor 31 uses this comparison result signal C8 to determine whether or not to import instructions and data on the lotus line 3.
ところで、ディバイスアドレスは、物理的なアドレスで
あるが、主プロセッサ２及び各通信プロセッサの内部処
理等では論理的なアドレス、即ち論理ＩＤ番号が用いら
れる。そして、実際に各通信プロセッサ（ホスト装置２
１や各端末装置）をアクセスする場合、アドレス変換テ
ーブルを用いて論理ＩＤ番号をディバイスアドレスに変
換する。このように、実際にアクセスを実行する場合に
アドレス変換を行なうようにすると、例えば、通信プロ
セッサに接続する装置を変更した場合や、通信プロセッ
サの増設（通信回線の増設）などの場合、主プロセッサ
２や各通信プロセッサのプログラムを変更することなく
、アト１ノス変換テーブルのみを変更すれば良いといっ
た利点がある。言換えれば、保守が容易であるといった
利点がある。Incidentally, the device address is a physical address, but a logical address, that is, a logical ID number, is used in internal processing of the main processor 2 and each communication processor. Then, each communication processor (host device 2
1 or each terminal device), the logical ID number is converted into a device address using an address conversion table. In this way, when address conversion is performed when actually accessing, for example, when changing the device connected to the communication processor, or when adding a communication processor (adding a communication line), the main processor There is an advantage that only the At1-Nos conversion table needs to be changed without changing the program of 2 or each communication processor. In other words, it has the advantage of easy maintenance.
（発明か解決しようとする課題）
さて、従来、通信制御装置１が立ち上げられると、直ち
に各通信プロセッサの動作が開始され、パスライン３を
介した通信が実行されていた。このため、例えば、ディ
バイスアドレス設定部３５の設定誤り等が有ると、本来
受信してはならない命令やデータを受信したり、また受
信しなりればならない命令等を受信しないといった事態
が発生する。このような通信障害は、タイムアラ１−発
生等により主プロセッサ２により認識され、係員に通知
されることになる。この場合、係員は主プロセッサ２及
び通信相手の通信プロセッサ、さらには通信回線等、通
信に関わる要素の全てについて、特別なハートや専門の
係員を用意して障害原因を究明しなければならず、復旧
に多大な時間を要するといった問題が生じていた。(Problem to be Solved by the Invention) Conventionally, when the communication control device 1 is started up, the operation of each communication processor is immediately started, and communication via the path line 3 is executed. Therefore, for example, if there is a setting error in the device address setting section 35, a situation may occur in which commands or data that should not be received are received, or commands or the like that should be received are not received. Such a communication failure will be recognized by the main processor 2 by the occurrence of a time alarm 1, etc., and will be notified to the staff. In this case, the staff must prepare a special heart or specialized staff to investigate the cause of the failure for all elements related to communication, such as the main processor 2, the communication processor of the communication partner, and even the communication line. There was a problem in that it took a lot of time to recover.
本発明は以上の点に着目してなされたもので、ディバイ
スアドレスと各回線対応基板との対応関係を把握し、障
害の原因がディバイスアドレスの設定誤りであることを
容易に把握することのできる通信制御装置を提供するこ
とを目的とするものである。The present invention has been made with attention to the above points, and it is possible to grasp the correspondence between a device address and each line corresponding board, and easily understand that the cause of a failure is an incorrect setting of the device address. The purpose of this invention is to provide a communication control device.
（課題を解決するための手段）
本発明の通信制御装置は、共通バスを介して主プロセッ
サに接続され、それぞれ通信プロセッサが設けられた複
数の回線対応基板を備えたものにおいて、前記各回線対
応基板には、個々の回線対応基板を特定するディバイス
アドレスを設定するディバイスアドレス設定部と、前記
主プロセッサが前記ディバイスアドレスを基に、特定の
回線対応基板に対し送信する表示命令が入力した場合、
当該表示命令を受信した旨の表示を行なう表示部が設Ｃ
ツられたものである。(Means for Solving the Problems) A communication control device of the present invention includes a plurality of line compatible boards connected to a main processor via a common bus and each having a communication processor. The board includes a device address setting section for setting a device address for specifying each line compatible board, and when the main processor receives a display command to send to a specific line compatible board based on the device address,
A display unit is installed to display that the display command has been received.
It was stolen.
（作用） 以」二の装置は、各回線対応基板に表示部を設ｃツる。(effect) The second device has a display section on each circuit board.
そして主プロセッサは、特定の回線対応基板に向けて表
示部の表示を指示する表示命令を送信する。この表示命
令を受信した回線対応基板では、表示命令を受信した旨
を示す表示を行なう。The main processor then transmits a display command to a specific line-compatible board to instruct the display unit to display the display. The line compatible board that has received this display command performs a display indicating that it has received the display command.
この表示は、主プロセッサが表示命令と共に送信するデ
ィバイスアドレスと、回線対応基板に設けられたディバ
イスアドレス設定部の内容が一致しなければなされない
。このため、表示がなされない回線対応基板については
、ディバイスアドレス設定部の設定誤りの疑いがあるこ
とを把握できる。This display is performed if the device address that the main processor sends along with the display command matches the contents of the device address setting section provided on the line compatible board. For this reason, it is possible to know that there is a suspicion of a setting error in the device address setting section for a line compatible board that is not displayed.
（実施例）
第１図は、本発明に係る通信プロセッサ５０のブロック
図である。(Embodiment) FIG. 1 is a block diagram of a communication processor 50 according to the present invention.
図に示すように、通信プロセッサ（回線対応基板）５０
には、マイクロプロセッサ５１と、このマイクロプロセ
ッサ５１に接続されたシステムバスコントローラ５２、
ローカルメモリ５３、通信インタフェース５４、表示用
レジスタ５６と、システムハスコントローラ５２に士妾
斤、売されたディバイスアドレス設定部５５、表示用レ
ジスタ５６に接続された表示部５７が設けられている。As shown in the figure, a communication processor (line compatible board) 50
includes a microprocessor 51, a system bus controller 52 connected to the microprocessor 51,
A local memory 53, a communication interface 54, a display register 56, a device address setting section 55 connected to the system controller 52, and a display section 57 connected to the display register 56 are provided.
また、システムバスコントローラ５２はシステムバス３
に接続され、通信インタフェース５４は通信回線１１に
接続されている。Further, the system bus controller 52
The communication interface 54 is connected to the communication line 11 .
マイクロプロセッサ５１は、通信回線１１を介して接続
された装置、この場合ホスト装置２１との通信の規格に
合致した通信制御を行なうものである。システムバスコ
ントローラ５２は、パスライン３へのデータ送信及びパ
スライン３からのデータ受信の制御を行なうものである
。ローカルメモリ５３は、マイクロプロセッサ５１の動
作に必要なデータや通信データ等を一時記憶するＲＡＭ
等からなるものである。通信インタフェース５４は、マ
イクロプロセッサ５１と通信回線１１との間の信号整合
を行なうものである。ディバイスアドレス設定部５５は
、通信プロセッサ５に固有のディバイスアドレスを設定
するデイプスイッチ等からなるものである。表示用レジ
スタ５６は、表示部５７の表示、非表示を制御する数ビ
ットの２値データを格納するものである。表示部５７は
、ＬＥＤ等の表示素子等からなるものである。表示用レ
ジスタ５６の各ビットと、表示部５７の各表示素子は１
対１に対応付けられ、表示用レジスタ５６の内容が°“
１′°に設定されると対応する表示素子の表示がなされ
る。The microprocessor 51 performs communication control that conforms to communication standards with a device connected via the communication line 11, in this case the host device 21. The system bus controller 52 controls data transmission to the path line 3 and data reception from the path line 3. The local memory 53 is a RAM that temporarily stores data necessary for the operation of the microprocessor 51, communication data, etc.
etc. The communication interface 54 performs signal matching between the microprocessor 51 and the communication line 11. The device address setting unit 55 is composed of a deep switch and the like for setting a unique device address to the communication processor 5. The display register 56 stores several bits of binary data that controls whether the display section 57 is displayed or not. The display section 57 is made up of display elements such as LEDs. Each bit of the display register 56 and each display element of the display section 57 are 1
The content of the display register 56 is
When set to 1'°, the corresponding display element displays.
マイクロプロセッサ５１には、表示部５７の表示を指示
する表示命令を受付けた場合、例えばディバイスアドレ
ス設定部５５の内容を表示用レジスタ５６に格納し、表
示部５７にディバイスアドレスを表示させる制御を行な
う表示制御部６１が設けられている。When the microprocessor 51 receives a display command that instructs the display unit 57 to display a display, the microprocessor 51 stores the contents of the device address setting unit 55 in the display register 56 and controls the display unit 57 to display the device address. A display control section 61 is provided.
第５図に、本発明に係る通信制御装置の概略斜視図を示
す。FIG. 5 shows a schematic perspective view of a communication control device according to the present invention.
図に示すように、本発明に係る通信制御装置１は、筐体
７０に複数の通信プロセッサ（回線対応基板）５０８〜
５０ｃが装着される。各通信プロセッサの目視により認
識できる位置には、表示部５７ａ〜５７ｃがそれぞれ設
けられている。この表示部５７ａ〜５７ｃの表示内容に
より係員は、各通信プロセッサのディバイスアドレスを
把握することができる。As shown in the figure, the communication control device 1 according to the present invention includes a plurality of communication processors (line compatible boards) 508 to 508 in a housing 70.
50c is installed. Display sections 57a to 57c are provided at positions that can be visually recognized on each communication processor. The staff can grasp the device address of each communication processor based on the display contents of the display sections 57a to 57c.
さて再び第１図に戻って、表示部５７による表示につい
て説明する。Now, returning to FIG. 1 again, the display by the display unit 57 will be explained.
まず、通信制御装置ｌが立ち上げられると、主プロセッ
サ２は、各通信プロセッサにプログラムやデータなロー
ディングする。その後、主プロセッサ２は、例えば論理
ＩＤ番号が一番若いものから順次、表示部５７の表示を
指示する表示命令を生成する。これにより、論理ＩＤ番
号がディバイスアドレスに変更され、パスライン３に表
示命令が送信される。この表示命令は、この表示命令と
共に送信されるディバイスアドレスに対応する通信プロ
セッサに順次受信されることになる。First, when the communication control device 1 is started up, the main processor 2 loads programs and data into each communication processor. Thereafter, the main processor 2 generates display commands for instructing the display section 57 to display the logical ID numbers in order, for example, starting from the one with the smallest logical ID number. As a result, the logical ID number is changed to a device address, and a display command is sent to the pass line 3. This display command is sequentially received by the communication processor corresponding to the device address transmitted together with this display command.
例えばディバイスアドレスがディバイスアドレス設定部
５５の内容と一致した場合、システムバスコントローラ
５２は、マイクロプロセッサ５１に一致の比較結果を送
出する。これを受けたマイクロプロセッサ５１は、パス
ライン３上の表示命令を受信することになる。マイクロ
プロセッサ５１では、表示命令を解読すると、表示制御
部６１が起動する。表示制御部６１は、システムバスコ
ントローラ５２にディバイスアドレス設定部５５の内容
を通知させ、この内容を表示用レジスタ５６に格納する
。表示用レジスタ５６は、通常、表示部５７の非表示を
示す内容（例えば“′０°′）が格納されているため、
ディバイスアドレスが格納されると、対応する表示がな
される。For example, if the device address matches the contents of the device address setting section 55, the system bus controller 52 sends a comparison result of the match to the microprocessor 51. The microprocessor 51 that has received this will receive the display command on the pass line 3. When the microprocessor 51 decodes the display command, the display control unit 61 is activated. The display control section 61 notifies the system bus controller 52 of the contents of the device address setting section 55, and stores the contents in the display register 56. The display register 56 normally stores content indicating that the display section 57 is not displayed (for example, "0°").
Once the device address is stored, a corresponding display will be made.
表示制御部６１は、予め設定された時間、表示部５７を
表示させると、レジスタ５６の内容を再び非表示状態に
設定し、主プロセッサ２からの運用開始通知を待つこと
になる。After displaying the display unit 57 for a preset time, the display control unit 61 sets the contents of the register 56 to a non-display state again, and waits for an operation start notification from the main processor 2.
一方、主プロセッサ２ば、通信プロセッサ５０に表示命
令を送信した後、所定の周期で順次他の通信プロセッサ
に向けて表示命令を送信する。On the other hand, after transmitting a display command to the communication processor 50, the main processor 2 sequentially transmits display commands to other communication processors at a predetermined period.
このため、例えば論理ＩＤ番号の若い通信プロセッサか
ら順番に順次、通信制御装置１の筐体７０に装着するこ
とにより、左側の通信プロセッサから順次右側の通信プ
ロセッサへと表示部の表示が移り変わる事象を実現する
ことができる。For this reason, for example, by sequentially installing communication processors with the lowest logical ID numbers into the housing 70 of the communication control device 1, the phenomenon in which the display on the display unit changes from the communication processor on the left to the communication processor on the right can be prevented. It can be realized.
さて、表示部５７（表示部５７ａ〜５７ｃ）の表示がな
されない通信プロセッサが存在した場合には、表示命令
を受信しなかったものと想定される。この表示命令を受
信しない原因としてはディバイスアドレス設定部５５の
設定誤りが考えられろ。このため、迅速にディバイスア
ドレス設定部５５の設定を確かめれば良いことを把握で
きる。Now, if there is a communication processor whose display section 57 (display sections 57a to 57c) does not display a display, it is assumed that the display command has not been received. A possible reason for not receiving this display command is a setting error in the device address setting section 55. For this reason, it is possible to grasp that it is necessary to quickly check the settings of the device address setting section 55.
これば、他の通信プロセッサが正常に表示を行なった場
合には、主プロセッサ２の障害及びパスライン３の障害
は考えな（て良いためである。This is because if the other communication processors display normally, failures in the main processor 2 and the path line 3 can be ignored.
本発明は以上の実施例に限定されない。The present invention is not limited to the above embodiments.
表示部５７を表示させる時期、即ち主プロセッサ２か表
示命令を送信するタイミングは、通信制御装置１の立ち
上げ時に限定されず、任意の時期に行なうことも可能で
ある。The timing at which the display section 57 is displayed, that is, the timing at which the main processor 2 transmits the display command is not limited to the time when the communication control device 1 is started up, but can be performed at any arbitrary time.
また、表示用レジスタ５６、表示部５７は数ビット分用
意することなく１ビット分でも構わない。この場合、表
示命令を受信したら単に表示するといった制御になる。Further, the display register 56 and the display section 57 need not be prepared for several bits, but may be for one bit. In this case, control is such that when a display command is received, the display is simply performed.
そして表示部５７は、ＬＥＤに限定されず如何なる表示
手段を用いても構わない。The display section 57 is not limited to LEDs, and any display means may be used.
（発明の効果）
以上の構成の本発明の通信制御装置は、回線対応基板（
通信プロセッサ）の収容する通信回線に係る処理に関係
なく主プロセッサとの間でディバイスアドレスの設定の
診断を行なうことができるため、通信回線を介して接続
された各種装置を考慮した障害原因の究明を行なう必要
がない。また、視覚的に各回線対応基板のアクセス状態
を認識することができるため、特別な障害検出用のハー
ト及び人員等を用意する必要がなく短時間で障害の解析
を行なうことができる。(Effects of the Invention) The communication control device of the present invention configured as described above has a line compatible board (
Device address settings can be diagnosed with the main processor regardless of the processing related to the communication line accommodated by the communication processor), making it possible to investigate the cause of failures taking into account various devices connected via the communication line. There is no need to do this. Furthermore, since the access status of each line-compatible board can be visually recognized, there is no need to prepare special fault detection hearts and personnel, and faults can be analyzed in a short time.
第１図は本発明に係る通信プロセッサのブロック図、第
２図は従来の計算機システムの概念図、第３図は従来の
通信プロセッサのブロック図、第４図はシステムバスコ
ントローラのブロック図、第５図は本発明に係る通信制
御装置の概略斜視図である
５１・・・マイクロプロセッサ、
２・・・システムバスコントローラ、
３・・・ローカルメモリ、
４・・・通信インタフェース、
５・・・ディバイスアドレス設定部、
６・・・表示用レジスタ、５７・・・表示部。
特許出願人 沖電気工業株式会社FIG. 1 is a block diagram of a communication processor according to the present invention, FIG. 2 is a conceptual diagram of a conventional computer system, FIG. 3 is a block diagram of a conventional communication processor, and FIG. 4 is a block diagram of a system bus controller. 5 is a schematic perspective view of a communication control device according to the present invention. 51...Microprocessor, 2...System bus controller, 3...Local memory, 4...Communication interface, 5...Device Address setting section, 6... display register, 57... display section. Patent applicant Oki Electric Industry Co., Ltd.
Claims (1)
信プロセッサが設けられた複数の回線対応基板を備えた
ものにおいて、 前記各回線対応基板には、 個々の回線対応基板を特定するディバイスアドレスを設
定するディバイスアドレス設定部と、前記主プロセッサ
が前記ディバイスアドレスを基に、特定の回線対応基板
に対し送信する表示命令が入力した場合、当該表示命令
を受信した旨の表示を行なう表示部が設けられたことを
特徴とする通信制御装置。[Scope of Claims] A device comprising a plurality of line compatible boards connected to a main processor via a common bus and each provided with a communication processor, each of the line compatible boards having the following steps: specifying an individual line compatible board. a device address setting section for setting a device address to be used; and when the main processor receives a display command to be transmitted to a specific line compatible board based on the device address, it displays a message indicating that the display command has been received. A communication control device characterized by being provided with a display section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189441A JP2563653B2 (en) | 1990-07-19 | 1990-07-19 | Communication control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189441A JP2563653B2 (en) | 1990-07-19 | 1990-07-19 | Communication control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479440A true JPH0479440A (en) | 1992-03-12 |
| JP2563653B2 JP2563653B2 (en) | 1996-12-11 |
Family
ID=16241304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189441A Expired - Fee Related JP2563653B2 (en) | 1990-07-19 | 1990-07-19 | Communication control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563653B2 (en) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-07-19 JP JP2189441A patent/JP2563653B2/en not_active Expired - Fee Related
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| JPH0276432A (en) * | 1988-09-13 | 1990-03-15 | Matsushita Electric Ind Co Ltd | Communication equipment with address overlap detecting function |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563653B2 (en) | 1996-12-11 |
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