JPH0475526B2 - - Google Patents
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- JPH0475526B2 JPH0475526B2 JP25120283A JP25120283A JPH0475526B2 JP H0475526 B2 JPH0475526 B2 JP H0475526B2 JP 25120283 A JP25120283 A JP 25120283A JP 25120283 A JP25120283 A JP 25120283A JP H0475526 B2 JPH0475526 B2 JP H0475526B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
- G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices
- G05F1/44—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only
- G05F1/445—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only being transistors in series with the load
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は交流電源に接続される比較的軽負荷の
電圧制御を行うもので、主として、誘導電動機の
速度制御、電灯、ヒータ等の電力制御等に適す
る。[Detailed Description of the Invention] Industrial Application Field The present invention performs voltage control of a relatively light load connected to an AC power source, and is mainly applicable to speed control of induction motors, power control of electric lights, heaters, etc. Suitable.
従来例の構成とその問題点
従来例について第１図〜第３図を用いて説明す
る。Configuration of the conventional example and its problems The conventional example will be explained using FIGS. 1 to 3.
第１図は一般に広く知られている出力電圧可変
型単巻変圧器（以下スライダツクと呼ぶ）を示
す。１は交流電源、２はスライダツク、３はスラ
イダツク２の出力タツプ、４は負荷である。いま
スライダツク２の入力に印加された交流電源１の
電源電圧VIは、出力タツプ３の位置により比例
的に減少して、負荷４に負荷電圧VLとして印加
される。電源電圧VIと、負荷電圧VLの様子を、
第３図にそれぞれ実線及び、破線を用いて示す。 FIG. 1 shows a generally widely known variable output voltage autotransformer (hereinafter referred to as a slider). 1 is an AC power supply, 2 is a slider, 3 is an output tap of the slider 2, and 4 is a load. The power supply voltage V I of the AC power supply 1 now applied to the input of the slider 2 is proportionally reduced depending on the position of the output tap 3, and is applied to the load 4 as a load voltage V L. The state of power supply voltage V I and load voltage V L is
In FIG. 3, these are shown using solid lines and broken lines, respectively.
スライダツク２により交流出力電圧を可変する
方式は構造が簡単で、割合安価なため広く使用さ
れているが、欠点としては、重量が重く、構造が
機械的であるため、システムとして制御するには
不適であるということが上げられる。また、出力
電圧を決定する要因は、機械的な接触による為、
長期信頼性、環境信頼性が低いという問題もあ
る。 The method of varying the AC output voltage using slider 2 has a simple structure and is relatively inexpensive, so it is widely used, but its disadvantages are that it is heavy and has a mechanical structure, making it unsuitable for control as a system. It can be said that In addition, since the factor that determines the output voltage is mechanical contact,
There is also the problem of low long-term reliability and environmental reliability.
次に電子式の交流電圧可変方式の一例を第２図
に示す。 Next, FIG. 2 shows an example of an electronic alternating voltage variable system.
５，６はダイオード、７はNPNトランジスタ、
８はPNPトランジスタ、９は固定抵抗器、１０
は可変抵抗器である。１及び４は第１図と共通で
ある。固定抵抗器９及び可変抵抗器１０により
NPNトランジスタ７とPNPトランジスタ８のそ
れぞれベース電圧が決定され、エミツタの電位が
決定し、従つて負荷４に印加される電圧が決ま
る。交流電源１の正相及び逆相にそれぞれのトラ
ンジスタ７，８が対応し、交流電源１と、負荷４
に印加される電圧との差、即ち電圧降下分はトラ
ンジスタ７及び８のVCEとして消費される。ダイ
オード５及び６はそれぞれのトランジスタ７，８
が逆にバイアスされた際のベース→コレクタ電流
を阻止する為に必要である。 5 and 6 are diodes, 7 is an NPN transistor,
8 is a PNP transistor, 9 is a fixed resistor, 10
is a variable resistor. 1 and 4 are the same as in FIG. By fixed resistor 9 and variable resistor 10
The base voltage of each of the NPN transistor 7 and the PNP transistor 8 is determined, the potential of the emitter is determined, and therefore the voltage applied to the load 4 is determined. Transistors 7 and 8 correspond to the positive phase and negative phase of the AC power source 1, respectively, and the AC power source 1 and the load 4
The difference between the voltage applied to the transistors 7 and 8, that is, the voltage drop, is consumed as V CE of transistors 7 and 8. Diodes 5 and 6 are connected to respective transistors 7 and 8
This is necessary to prevent base-to-collector current when the is reversely biased.
第２図の回路によつても電源電圧VI及び負荷
電圧VLの電圧波形は第３図の様になる。 Even with the circuit shown in FIG. 2, the voltage waveforms of the power supply voltage V I and the load voltage V L are as shown in FIG. 3.
第２図によれば、可変抵抗器１０を可変するこ
とにより負荷電圧VLを可変することができるが、
主に電力消費を行うトランジスタ７，８が２素子
となること、相互のコレクタに絶縁が必要なこと
等により、小型化、低価格化に限界がある。また
トランジスタ７，８のベースに入つている可変抵
抗器１０の両端には負荷電圧VLが常に印加され
ており、結局、可変抵抗器１０には交流電源１の
電圧VI相当の耐圧が必要になり、更に出力を安
全に可変操作するために絶縁も必要になる。従つ
てこの回路をマイクロコンピユータ等を用いてシ
ステム化するためには、絶縁、高耐圧の制御素子
が必要となり、コンパクトなシステムには適合し
なくなつてしまう。 According to FIG. 2, the load voltage V L can be varied by varying the variable resistor 10.
There are limits to miniaturization and cost reduction due to the fact that the transistors 7 and 8, which mainly consume power, are two elements and that their collectors must be insulated from each other. In addition, a load voltage V L is always applied to both ends of the variable resistor 10 connected to the bases of the transistors 7 and 8, and as a result, the variable resistor 10 must have a withstand voltage equivalent to the voltage V I of the AC power supply 1. Insulation is also required to safely vary the output. Therefore, in order to systemize this circuit using a microcomputer or the like, an insulated, high-voltage control element is required, making it unsuitable for compact systems.
発明の目的
そこで本発明は上記従来例の問題点を克服し単
純な回路構成で、システム化も可能な、比較的軽
負荷を対象とした電力コントロールを目的とする
ものである。OBJECTS OF THE INVENTION The object of the present invention is to overcome the problems of the above-mentioned conventional examples and provide power control for relatively light loads, which has a simple circuit configuration and can be systematized.
発明の構成
そしてこの目的を達成するために本発明は次の
構成をとつたものである。すなわち、ダイオード
ブリツジの交流入力の一端は負荷を介して、また
他端は直接単相交流電源に、それぞれ接続し、前
記ダイオードブリツジの直流出力には、パワー
MOSFETのドレイン及び、ソースを接続し、前
記パワーMOSFETのドレインゲート間に固定抵
抗器を接続し、またゲート−ソース間に複数の固
定あるいは可変抵抗器とダイオードを含むバイア
ス回路を接続し、前記バイアス回路に、並列に複
数のフオトカプラの出力トランジスタ部を接続
し、更に前記パワーMOSFETのソースを基準と
する直流電源と前記パワーMOSFETのゲートと
に、前記フオトカプラとは別のフオトカプラのト
ランジスタ部を接続し、前記両フオトカプラの入
力ダイオードに流す電流のスイツチ動作により、
前記負荷に印加される電圧を可変する構成とした
ものである。Structure of the Invention In order to achieve this object, the present invention has the following structure. That is, one end of the AC input of the diode bridge is connected through a load, and the other end is connected directly to a single-phase AC power supply, and the DC output of the diode bridge is connected to the power supply.
The drain and source of the MOSFET are connected, a fixed resistor is connected between the drain and gate of the power MOSFET, and a bias circuit including a plurality of fixed or variable resistors and a diode is connected between the gate and the source, and the bias The output transistor portions of a plurality of photocouplers are connected in parallel to the circuit, and the transistor portion of a photocoupler other than the photocoupler is connected to a DC power source with the source of the power MOSFET as a reference and the gate of the power MOSFET. , by switching the current flowing through the input diodes of both photocouplers,
The configuration is such that the voltage applied to the load is varied.
実施例の説明
第４図、第６図に本発明の前程例の回路図を示
す。DESCRIPTION OF EMBODIMENTS FIGS. 4 and 6 show circuit diagrams of the previous embodiments of the present invention.
第６図においてFET１２のドレイン−ソース
間には電源電圧VIから負荷電圧VLを差引いた電
圧が印加されており（以下ドレイン電圧VDSと略
す）、ドレイン電圧を固定抵抗器９と、可変抵抗
器１０と直流電源VDC（又は電圧VF）で分圧され
た電圧がゲート−ソース間に印加されている（以
下ゲート電圧VGSと略す）。 In FIG. 6, a voltage obtained by subtracting the load voltage V L from the power supply voltage V I is applied between the drain and source of the FET 12 (hereinafter abbreviated as drain voltage V DS ), and the drain voltage is controlled by a fixed resistor 9 and a variable voltage. A voltage divided by the resistor 10 and the DC power supply V DC (or voltage V F ) is applied between the gate and the source (hereinafter abbreviated as gate voltage V GS ).
直流電流VDCはダイオード部１８、固定抵抗器
１５、コンデンサ１６により構成されており、ゲ
ート電圧VGSに直流バイアスを与えている。 The direct current V DC is composed of a diode section 18, a fixed resistor 15, and a capacitor 16, and provides a direct current bias to the gate voltage VGS .
第７図、第８図はFET１２の特性図である。 7 and 8 are characteristic diagrams of the FET 12.
第７図は、IDS−VGS特性を示す。通常、FETに
はスレツシユホールド電圧VTHがあり、ゲート電
圧VGSがスレツシユホールド電圧VTHを越すと、
ON領域に入つてドレイン電流IDSが流れる。 FIG. 7 shows the I DS -V GS characteristics. Normally, a FET has a threshold voltage V TH , and when the gate voltage V GS exceeds the threshold voltage V TH ,
It enters the ON region and drain current IDS flows.
第６図に示す直流電源VDCはこのスレツシユホ
ールド電圧VTHを補償するもので、適度な値を選
択することにより、負荷電圧VLの波形を改善す
る。 The DC power supply VDC shown in FIG. 6 compensates for this threshold voltage VTH , and by selecting an appropriate value, the waveform of the load voltage VL is improved.
第８図は、IDS−VDS特性を示す。ゲート電圧
VGSをパラメータとして、ドレイン電流IDSとドレ
イン電圧VDSの関係が求められる。第７図中の一
点鎖線が、第４図に示す回路の動作点を示してい
る。IDPはVL＝VIのときのピークドレイン電流値
を示す。VDPはVL＝０即ちVDS≒VIのときのピー
クドレイン電圧値を示す。ゲート電圧VGSの値を
上昇させるとドレイン電流IDSは増加方向、ドレ
イン電圧VDSは減少方向へ動作点が移動する。 FIG. 8 shows the I DS -V DS characteristics. gate voltage
Using V GS as a parameter, the relationship between drain current I DS and drain voltage V DS is determined. The dash-dotted line in FIG. 7 indicates the operating point of the circuit shown in FIG. I DP indicates the peak drain current value when V L =V I. V DP indicates the peak drain voltage value when V L =0, that is, V DS ≈V I. When the value of the gate voltage V GS is increased, the operating point moves so that the drain current I DS increases and the drain voltage V DS decreases.
更に電源電圧VIは交流電圧であるので、電圧
位相により、一点鎖線で示す動作点ラインが第７
図の矢印方向に移動する。 Furthermore, since the power supply voltage V I is an AC voltage, the operating point line shown by the dashed line is at the 7th point due to the voltage phase.
Move in the direction of the arrow in the diagram.
従つて第４図に示す可変抵抗器１０の値をある
値にセツトすると、IDP−VDPを結ぶ動作点ライン
上の一点に動作点Ａが求められる。電源電圧VI
の位相により、動作点は上記動作点ＡとIDSとVDS
の原点を結ぶほぼ直線上をを移動することにな
る。 Therefore, when the value of variable resistor 10 shown in FIG. 4 is set to a certain value, operating point A is found at one point on the operating point line connecting I DP - V DP . Power supply voltage V I
Due to the phase of , the operating point is the above operating point A, I DS and V DS
It will move on almost a straight line connecting the origin of .
第９図に、電源電圧VIと負荷電圧VLの関係を
示す。前求のゲートのスレツシユホールド電圧
VTHを直流電源VDCで補償しているので、負荷電
圧VLはほぼ電源電圧VIに相似している。 FIG. 9 shows the relationship between power supply voltage V I and load voltage V L. Threshold voltage of the previous gate
Since V TH is compensated by the DC power supply V DC , the load voltage V L is almost similar to the power supply voltage V I.
しかし、厳密に解析すると、第９図ａの如く直
流電源VDCが比較的高い値のときは、負荷電圧VL
が高いときは正弦波に近いが、負荷電圧VLが低
いときは台形波に近くなる。また直流電源VDCが
比較的低い値のときは、第９図ｂの様に、負荷電
圧VLが低いときに正弦波に近く、高いときには
三角波に近づいてくる。これはゲートのスレツシ
ユホールド電圧VTHが、ドレイン電流の減少とと
もに低下するためである。即ち、負荷電圧VLの
低い領域は、ゲートの直流バイアス、つまり直流
電源VDCの値も低くてよいという相関がある。 However, when analyzed strictly, when the DC power supply V DC is a relatively high value as shown in Figure 9a, the load voltage V L
When the load voltage V L is high, it is close to a sine wave, but when the load voltage V L is low, it is close to a trapezoidal wave. Further, when the DC power supply V DC has a relatively low value, as shown in FIG. 9b, when the load voltage V L is low, it approaches a sine wave, and when it is high, it approaches a triangular wave. This is because the gate threshold voltage V TH decreases as the drain current decreases. That is, there is a correlation in that the region where the load voltage V L is low requires a low value of the gate DC bias, that is, the DC power supply V DC .
ここでゲートの直流バイアスの電圧補正を実施
した例を第４図に示す。 FIG. 4 shows an example in which voltage correction of the gate DC bias is performed.
第６図の直流電源VDCの代わりに、ダイオード
部１８を入れており、ゲートのスレツシユホール
ド電圧VTHの補償として、ダイオード部１８の順
方向降下電圧VFを採用している。 A diode section 18 is inserted in place of the DC power supply V DC in FIG. 6, and the forward drop voltage V F of the diode section 18 is used as compensation for the gate threshold voltage V TH .
第５図はダイオードのIF−VF特性図である。こ
のIF−VF特性は第７図に示す。FET１２のIDS−
VGS特性に極めてよく近似している。ここの近似
した両者の特性を組合せて、FET１２のゲート
のスレツシユホールド電圧VTHの影響を打消して
いるため、電源電圧VI及び負荷電圧VLの電圧波
形を殆ど近似することができる。この様子を第１
０図ｄに示す。 FIG. 5 is a diagram showing the I F -V F characteristics of the diode. This I F -V F characteristic is shown in FIG. I DS of FET12 −
It closely approximates the V GS characteristics. Since the effects of the threshold voltage V TH of the gate of the FET 12 are canceled by combining the approximate characteristics of the two, the voltage waveforms of the power supply voltage V I and the load voltage V L can be almost approximated. This situation is the first
Shown in Figure 0 d.
また第１０図ａ，ｂ，ｃにそれぞれドレイン電
圧VDS、ゲート電圧VGS、ダイオード部１８の順
方向降下電圧VFの波形を示す。順方向降下電圧
VFの値がドレイン電圧VDSの減少とともに減少
し、ゲート電圧VGSも減少している様子を示して
いる。 10a, b, and c show the waveforms of the drain voltage V DS , gate voltage V GS , and forward drop voltage V F of the diode section 18, respectively. Forward drop voltage
It is shown that the value of V F decreases as the drain voltage V DS decreases, and the gate voltage V GS also decreases.
一般にFETのゲートのスレツシユホールド電
圧VTHは一定の範囲でバラつくものが多いが、ダ
イオード18部のダイオードの品種及び個数を調整
すれば、スレツシユホールド電圧VTHは容易に補
正することができる。 In general, the threshold voltage V TH of the FET gate often varies within a certain range, but the threshold voltage V TH can be easily corrected by adjusting the type and number of diodes in the diode 18 section. can.
次に、本発明の他の前程例を第１１図に示す１
９は固定抵抗器部、２０はフオトカプラ部、２１
はスイツチ部である。第４図における可変抵抗器
１０を固定抵抗器部１９に置換しており、各々の
固定抵抗器に対応して、フオトカプラ部２０の
各々のフオトカプラの出力トランジスタが接続さ
れている。スイツチ部２１の各スイツチが全て
OFFであれば、フオトカプラ部２０の全ての出
力トランジスタはOFFとなつており、固定抵抗
器部１９の合成抵抗値は全ての固定抵抗器の値の
和となり、負荷４には最高電圧が出力される。 Next, another example of the present invention is shown in FIG.
9 is a fixed resistor section, 20 is a photocoupler section, 21
is the switch part. The variable resistor 10 in FIG. 4 is replaced with a fixed resistor section 19, and the output transistor of each photocoupler of the photocoupler section 20 is connected corresponding to each fixed resistor. All the switches in the switch section 21
If it is OFF, all output transistors of the photocoupler section 20 are OFF, the combined resistance value of the fixed resistor section 19 is the sum of the values of all the fixed resistors, and the highest voltage is output to the load 4. Ru.
次にスイツチ部２１のスイツチ２２を除く任意
のスイツチがONとなると、このスイツチに対応
したフオトカプラ部２０のフオトカプラの出力ト
ランジスタが上から順にONとなり、固定抵抗器
部１９の合成抵抗値が低下し、負荷４に印加され
る負荷電圧VLが低下する。またスイツチ部２１
のスイツチ２２がONとなると、フオトカプラ部
２０の全てのフオトカプラの出力トランジスタが
ONとなり、ゲート電圧VGSは、ほぼ０となり、
FET１２はOFFとなり、負荷４に出力される負
荷電圧は０となる。ここで負荷４を特定すると、
負荷電圧VLはスイツチ部２１の各スイツチ２２
のONに対して、それぞれ一義的に決定される。 Next, when any switch other than the switch 22 of the switch section 21 is turned on, the output transistors of the photocoupler of the photocoupler section 20 corresponding to this switch are turned on in order from the top, and the combined resistance value of the fixed resistor section 19 decreases. , the load voltage V L applied to the load 4 decreases. In addition, the switch section 21
When the switch 22 is turned on, the output transistors of all photocouplers in the photocoupler section 20 are turned on.
ON, the gate voltage VGS becomes almost 0,
The FET 12 is turned OFF, and the load voltage output to the load 4 becomes 0. If we specify load 4 here,
The load voltage V L is applied to each switch 22 of the switch section 21.
are uniquely determined for each ON state.
また、固定抵抗器部１９に可変抵抗器を使用す
れば負荷電圧VLの変更、或いは負荷４が別の負
荷になつた際の負荷電圧VLの再設定を行うこと
が可能となる。 Further, if a variable resistor is used in the fixed resistor section 19, it becomes possible to change the load voltage V L or reset the load voltage V L when the load 4 becomes a different load.
しかし、スイツチ部２１が全てOFFで、負荷
電圧VLが最高設定のときゲート電圧VGSは、ドレ
イン電圧VDSを固定抵抗器９と、固定抵抗器部１
９及びダイオード１８部で分圧してものとなる。
つまりゲート電圧VGS≦ドレイン電圧VDSとなり、
どの様にしてもゲート電圧以上のドレイン電圧が
発生する。即ち負荷電圧VLの上限にはドレイン
電圧分のロスが発生することになる。 However, when all the switch sections 21 are OFF and the load voltage V L is at the highest setting, the gate voltage V GS is determined by connecting the drain voltage V DS to the fixed resistor 9 and the fixed resistor section 1.
9 and the diode 18.
In other words, gate voltage V GS ≦ drain voltage V DS ,
In any case, a drain voltage higher than the gate voltage is generated. That is, at the upper limit of the load voltage V L , a loss corresponding to the drain voltage will occur.
一方、ゲートのスレツシユホールド電圧は一般
に１〜5V程度のバラツキを持つものが多く、第
１１図の回路例では、負荷電圧VLの上限が、
FET１２のゲートのスレツシユホールド電圧VTH
に依存し、かなりの変動巾を持つため、負荷の定
格設計が困難、定格電圧が低目となるため出力電
圧全域でロスが増加する等の不具合がある。これ
を解決したのが本発明である。 On the other hand, the gate threshold voltage generally varies by about 1 to 5 V, and in the circuit example shown in Fig. 11, the upper limit of the load voltage V L is
Threshold voltage V TH of gate of FET12
Because it depends on the output voltage and has a considerable fluctuation range, it is difficult to design the load rating, and the rated voltage is low, resulting in increased loss over the entire output voltage range. The present invention solves this problem.
第１２図に本発明の一実施例を示す。 FIG. 12 shows an embodiment of the present invention.
１４は固定抵抗器、１７はダイオード、２３は
他のフオトカプラ、２４はスイツチ部、２５はコ
ンデンサ、２６は固定抵抗器である。スイツチ部
２１がONとなつたときの動作は第１１図と同様
である。いまスイツチ部２４のみがONとなつた
ときの動作を説明する。 14 is a fixed resistor, 17 is a diode, 23 is another photocoupler, 24 is a switch section, 25 is a capacitor, and 26 is a fixed resistor. The operation when the switch section 21 is turned on is the same as that shown in FIG. 11. Now, the operation when only the switch section 24 is turned on will be explained.
スイツチ部２１がONとなると、フオトカプラ
２３の出力トランジスタがONとなる。この出力
トランジスタのコレクタには、ダイオード１７、
固定抵抗器１４，２６、コンデンサ２５から構成
される直流電源VBが接続されており、この電圧
がFET１２のゲートに接続されている。 When the switch section 21 is turned on, the output transistor of the photocoupler 23 is turned on. A diode 17 is connected to the collector of this output transistor.
A DC power supply V B composed of fixed resistors 14 and 26 and a capacitor 25 is connected, and this voltage is connected to the gate of the FET 12 .
直流電源VBはフオトカプラ２３の出力トラン
ジスタがONし、FET１２のゲートに接続された
状態で、FET１２の完全にON状態となる様に設
定されている。このときダイオードブリツジ１１
の順方向降下電圧をVDBとし、負荷４に流れる電
流をIL、パワーMOSFETのオン抵抗をRONとする
と、
VL＝VI−（VDB＋RON・IL）
となる。通常、VDBは１〜1.5V、RON・ILは0.5V
以下に設計できるので、オン抵抗RONのバラツキ
が多少あつても、負荷電圧は安定することにな
る。誘導電動機を負荷とした際の実測によれば、
電源電圧VI＝100Vに於て、第１１図の回路に於
て、負荷電圧VL(nax)＝88〜93V、第１２図の回路
に於て、負荷電圧VL(nax)＝98〜98.5Vの結果が得
られた。 The DC power supply V B is set so that when the output transistor of the photocoupler 23 is turned on and connected to the gate of the FET 12, the FET 12 is completely turned on. At this time, the diode bridge 11
Let V DB be the forward voltage drop of , I L be the current flowing through the load 4, and R ON be the on-resistance of the power MOSFET, then V L = V I − (V DB + R ON · I L ). Normally, V DB is 1 to 1.5V, R ON / I L is 0.5V
Since the design can be made as shown below, the load voltage will be stable even if there is some variation in the on-resistance R ON . According to actual measurements when using an induction motor as a load,
When the power supply voltage V I = 100V, in the circuit shown in Fig. 11, the load voltage V L(nax) = 88~93V, and in the circuit shown in Fig. 12, the load voltage V L(nax) = 98~ A result of 98.5V was obtained.
発明の効果
本発明によれば、比較的軽負荷の電力制御をコ
ンパクトに、安価に提供でき、システム化も容易
にできるというすぐれた特徴を持つている。Effects of the Invention According to the present invention, power control for relatively light loads can be provided compactly and inexpensively, and systemization can be easily implemented.
第１の特徴は、電力制御用の素子が１素子で実
現できることである。 The first feature is that the power control element can be realized with one element.
第２の出力をコントロールする部分、（即ち第
１１図に於ける固定抵抗器部１９）に印加される
電圧が低いことである。この電圧はゲート電圧
VGSであるので通常の場合10V程度を上限として
制御できる。従つて、交流電源100Vまたは200V
系の制御を行うには極めて低い制御電圧であり、
フオトカプラを使用すれば、容易にマイクロコン
ピユータ等と組合せて、システム化することがで
きる。 The voltage applied to the part that controls the second output (ie, the fixed resistor part 19 in FIG. 11) is low. This voltage is the gate voltage
Since it is V GS , it can normally be controlled with an upper limit of about 10V. Therefore, AC power supply 100V or 200V
The control voltage is extremely low to control the system.
If a photocoupler is used, it can be easily combined with a microcomputer etc. to create a system.
更に、回路構成が極めて単純であり、安価に構
成できること、各部品のシヨート、オープン等の
異常時に対しても、回路の電源側に負荷が入つて
いることから、安全性が高いという利点を有して
いる。また負荷電圧VLのひずみも実用上支障の
ない範囲におさめることができる。 Furthermore, the circuit configuration is extremely simple and can be constructed at low cost, and even in the event of an abnormality such as a short or open circuit of each component, the load is placed on the power supply side of the circuit, so it has the advantage of high safety. are doing. Furthermore, the distortion of the load voltage V L can be kept within a range that does not cause any practical problems.
以上、種々の優れた効果を有しており、比較的
軽負荷の電圧制御をシステム的に行う手段として
最適のものとなるのである。 As described above, it has various excellent effects, and is the most suitable means for systematically controlling the voltage of relatively light loads.
第１図はスライダツクを用いた従来例を示す回
路図、第２図はトランジスタを用いた従来例を示
す回路図、第３図は第１図、第２図の電圧制御波
形図、第４図は本発明の前程例を示す回路図、第
５図はダイオードのIF−VF特性図、第６図は本発
明の他の前程例を示す回路図、第７図はFETの
IDS−VGS特性図、第８図はFETのIDS−VDS特性図、
第９図は第６図の回路による電圧制御波形図、第
１０図は電圧制御波形図、第１１図は本発明の他
の前程例を示す回路図、第１２図は本発明の一実
施例を示す回路図である。
１…交流電源、４…負荷、９…固定抵抗、１９
…固定抵抗器部、２０…フオトカプラ部、２１…
スイツチ部、２２…スイツチ、２３…フオトカプ
ラ、２４…スイツチ部、２５…コンデンサ、２６
…固定抵抗器。
Fig. 1 is a circuit diagram showing a conventional example using a slider, Fig. 2 is a circuit diagram showing a conventional example using a transistor, Fig. 3 is a voltage control waveform diagram of Figs. 1 and 2, and Fig. 4 is a circuit diagram showing the previous example of the present invention, Fig. 5 is a diode I F -V F characteristic diagram, Fig. 6 is a circuit diagram showing another previous example of the present invention, and Fig. 7 is a FET characteristic diagram.
I DS -V GS characteristic diagram, Figure 8 is the I DS -V DS characteristic diagram of FET,
FIG. 9 is a voltage control waveform diagram using the circuit of FIG. 6, FIG. 10 is a voltage control waveform diagram, FIG. 11 is a circuit diagram showing another example of the present invention, and FIG. 12 is an embodiment of the present invention. FIG. 1...AC power supply, 4...load, 9...fixed resistance, 19
...Fixed resistor section, 20...Photocoupler section, 21...
Switch part, 22... Switch, 23... Photocoupler, 24... Switch part, 25... Capacitor, 26
...Fixed resistor.
Claims (1)
を介して、また他端は直接単相交流電源に、それ
ぞれ接続し、前記ダイオードブリツジの直流出力
には、パワーMOS FETのドレイン及び、ソー
スを接続し、前記パワーMOS FETのドレイン
−ゲート間に固定抵抗器を接続し、またゲート−
ソース間に、複数の固定あるいは可変抵抗器と１
個または複数個のダイオードを含むバイアス回路
を直列に接続し、前記ゲート−ソース間の複数の
固定あるいは可変抵抗器とダイオードを含むバイ
アス回路の各部品にそれぞれ並列にフオトカプラ
の出力トランジスタ部を接続し、更に前記パワー
MOS FETのソースを基準とする直流電源と前
記パワーMOS FETのゲートとに、前記フオト
カプラとは別のフオトカプラのトランジスタ部を
接続し、前記両フオトカプラの入力ダイオードに
流す電流のスイツチ動作により、前記負荷に印加
される電圧を可変とする構成とした電子式交流電
圧可変装置。1 One end of the AC input of the diode bridge is connected to the load and the other end is directly connected to the single-phase AC power supply, and the drain and source of the power MOS FET are connected to the DC output of the diode bridge. A fixed resistor is connected between the drain and gate of the power MOS FET, and a fixed resistor is connected between the drain and gate of the power MOS FET.
between multiple fixed or variable resistors and one
A bias circuit including one or more diodes is connected in series, and the output transistor section of the photocoupler is connected in parallel to each component of the bias circuit including a plurality of fixed or variable resistors and diodes between the gate and source. , furthermore, the power
A transistor section of a photocoupler other than the photocoupler is connected to a DC power supply with the source of the MOS FET as a reference and the gate of the power MOS FET, and the load is reduced by switching the current flowing through the input diodes of both photocoupler. An electronic alternating current voltage variable device configured to vary the voltage applied to the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120283A JPS60142712A (en) | 1983-12-29 | 1983-12-29 | Electronic ac voltage variable device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120283A JPS60142712A (en) | 1983-12-29 | 1983-12-29 | Electronic ac voltage variable device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142712A JPS60142712A (en) | 1985-07-27 |
| JPH0475526B2 true JPH0475526B2 (en) | 1992-12-01 |
Family
ID=17219203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25120283A Granted JPS60142712A (en) | 1983-12-29 | 1983-12-29 | Electronic ac voltage variable device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142712A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4868342B2 (en) * | 2005-03-31 | 2012-02-01 | 大阪シーリング印刷株式会社 | Label with release sheet and method for producing the same |
| JP4876036B2 (en) * | 2007-07-26 | 2012-02-15 | 日本航空電子工業株式会社 | Adhesive product peeling device |
-
1983
- 1983-12-29 JP JP25120283A patent/JPS60142712A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142712A (en) | 1985-07-27 |
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