JPH0470820A - Active matrix type flat plate display device - Google Patents
Active matrix type flat plate display deviceInfo
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶表示装置などの平板表示装置に係り、とく
に、各表示素子にアクティブ素子を持ったアクティブ・
マトリックス型平板表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to flat panel display devices such as liquid crystal display devices, and in particular to active display devices in which each display element has an active element.
The present invention relates to a matrix type flat panel display device.
従来の技術
従来のアクティブ・マトリックス型平板表示装置は主と
してテレビジョン用画像表示装置として実用化されてい
る。第4図に従来のアクティブ・マトリックス型平板表
示装置のデバイス等価回路図を示す。第4図に示すよう
に、従来のアクティブ・マトリックス型表示装!は表示
データ信号に対応した電圧を供給する信号電極l、線順
次走査を行うための走査信号を供給する走査電極2、信
号電極1および走査電極2からの制御電圧により制御さ
れるアクティブ素子としての薄膜トランジスタ3および
表示素子4とで構成されている。なお、1画素は、1個
の薄膜トランジスタ3と1個の表示素子4からなる破線
で囲まれた部分5で構成される。2. Description of the Related Art Conventional active matrix type flat panel display devices have been put to practical use mainly as image display devices for televisions. FIG. 4 shows a device equivalent circuit diagram of a conventional active matrix type flat panel display device. As shown in Figure 4, a conventional active matrix display device! is a signal electrode l that supplies a voltage corresponding to a display data signal, a scan electrode 2 that supplies a scan signal for line sequential scanning, and an active element that is controlled by control voltages from the signal electrode 1 and the scan electrode 2. It is composed of a thin film transistor 3 and a display element 4. Note that one pixel is composed of a portion 5 surrounded by a broken line and consisting of one thin film transistor 3 and one display element 4.
信号電極1および走査電極2はマトリックス状に配置さ
れ、これに対して薄膜トランジスタ3のソースは信号電
極1に、ゲートは走査電極2に接続されている。画像表
示は、表示データ信号に対応した電圧を各信号電極lを
介して各薄膜トランジスタ3のソースに供給するととも
に、選択された走査電極1を介して選択走査電圧を各薄
膜トランジスタ3のゲートに供給する。これにより、選
択走査電極上の各薄膜トランジスタ3は一斉にオンし、
各液晶表示素子4に表示データ信号に対応した電圧を充
電して画像情報が表示され、薄膜トランジスタ3のオフ
後もその情報は次の情報の来る1フレ一ム期間に渡って
保持される。このため、コントラストの良い優れた表示
品質の画像を表示することができる。ところで、1画素
が1個の液晶表示素子4に対して1個の薄膜トランジス
タ3で構成しているために、薄膜トランジスタ3のショ
ートやオープンといった欠陥が生した場合、液晶表示素
子4は正常な情報表示ができなくなり、致命的な画素欠
陥を発生してしまう。The signal electrode 1 and the scanning electrode 2 are arranged in a matrix, and the thin film transistor 3 has its source connected to the signal electrode 1 and its gate connected to the scanning electrode 2. For image display, a voltage corresponding to a display data signal is supplied to the source of each thin film transistor 3 via each signal electrode 1, and a selected scanning voltage is supplied to the gate of each thin film transistor 3 via a selected scanning electrode 1. . As a result, each thin film transistor 3 on the selected scan electrode is turned on all at once.
Image information is displayed by charging each liquid crystal display element 4 with a voltage corresponding to a display data signal, and even after the thin film transistor 3 is turned off, the information is retained for one frame period when the next information comes. Therefore, an image with good contrast and excellent display quality can be displayed. By the way, since one pixel is composed of one thin film transistor 3 for one liquid crystal display element 4, if a defect such as a short or open in the thin film transistor 3 occurs, the liquid crystal display element 4 will not be able to display normal information. This results in fatal pixel defects.
一方、画素欠陥をできるだけ抑える方法として1画素に
対し複数のスイッチング素子を使用する冗長構成があり
、例えば特開昭62−91993号公報で開示されてい
る。これは、第5図に示すように1画素に対し直列接続
されたスイッチング素子を2&lI、並列動作させて使
用する冗長構成である。第5図において、薄膜トランジ
スタ311312を直列接続した第1スインチング素子
310と、薄膜トランジスタ321.322を直列接続
した第2スイツチング素子320とで構成される。第5
図で、Sはソース、Gはゲート、Dはドレインを示して
いる。また、第1スイツチング素子310と第2スイツ
チング素子320の各ソースSt、33は信号電極1に
、各ゲートGIG2.G3.G4は走査電極2に、各ド
レインD2゜D4は表示素子4の画素電極9に共通接続
されている。画像表示に関する基本的動作は第4図の従
来例と同様である。第1スイツチング素子310と第2
スイ、チング素子320を並列接続させて表示素子4を
駆動させるので、冗長動作として(1)薄膜トランジス
タ311,312.321322のうち1個の薄膜トラ
ンジスタのオープン欠陥、(2)薄膜トランジスタ31
1,312と薄膜トランジスタ321 322のいずれ
か一方での2個の薄膜トランジスタのオーブン欠陥、(
3)第1スイツチング素子310と第2スイツチング素
子320での各々1個の薄膜トランジスタのショート欠
陥に対して有効であった。On the other hand, as a method of suppressing pixel defects as much as possible, there is a redundant configuration in which a plurality of switching elements are used for one pixel, as disclosed in, for example, Japanese Patent Laid-Open No. 62-91993. This is a redundant configuration in which two switching elements connected in series are operated in parallel for one pixel as shown in FIG. 5. In FIG. 5, it is composed of a first switching element 310 in which thin film transistors 311,312 are connected in series, and a second switching element 320 in which thin film transistors 321, 322 are connected in series. Fifth
In the figure, S indicates a source, G indicates a gate, and D indicates a drain. Further, each source St, 33 of the first switching element 310 and the second switching element 320 is connected to the signal electrode 1, and each gate GIG2 . G3. G4 is commonly connected to the scanning electrode 2, and drains D2 and D4 are commonly connected to the pixel electrode 9 of the display element 4. The basic operation regarding image display is the same as the conventional example shown in FIG. The first switching element 310 and the second
Since the switching elements 320 are connected in parallel to drive the display element 4, redundant operations include (1) an open defect in one of the thin film transistors 311, 312, 321,322, and (2) thin film transistor 31.
1,312 and two thin film transistor oven defects in either one of thin film transistors 321 and 322, (
3) It was effective against short-circuit defects in one thin film transistor in each of the first switching element 310 and the second switching element 320.
第6図に別の従来のアクティブ・マトリックス型平板表
示装置のデバイス等価回路を示す。第5図の従来例との
違いは、第1スイツチング素子310は画素電極91を
介して表示素子41を、第2のスイッチング素子320
は画素電極92を介して表示素子42を駆動した点であ
る。FIG. 6 shows a device equivalent circuit of another conventional active matrix type flat panel display device. The difference from the conventional example shown in FIG. 5 is that the first switching element 310 connects the display element 41 via the pixel electrode 91, and the second switching element 320
is a point where the display element 42 is driven via the pixel electrode 92.
発明が解決しようとする課題
このような従来の構成では、第1スイツチング素子31
0と第2スイツチング素子320とで同時に薄膜トラン
ジスタのオーブン欠陥が生した場合、表示素子4は完全
にオープンとなり、画素欠陥を招くという問題点を有し
ていた。Problems to be Solved by the Invention In such a conventional configuration, the first switching element 31
If an oven defect occurs in the thin film transistor 0 and the second switching element 320 at the same time, the display element 4 becomes completely open, resulting in a pixel defect.
本発明はかかる点に鑑み、1画素に対して複数の薄膜ト
ランジスタを直並列接続してスイッチング素子を構成す
ることにより、画素欠陥の発生を防止したアクティブ・
マトリックス型平板表示装置を提供することを目的とす
る。In view of these points, the present invention provides an active transistor that prevents pixel defects by configuring a switching element by connecting a plurality of thin film transistors in series and parallel to one pixel.
An object of the present invention is to provide a matrix type flat panel display device.
課題を解決するための手段
この目的を達成するため、本発明アクティフマトリック
ス型平板表示装!は、マトリックス状に配列した信号電
極と走査電極と、各マトリックス内に配!されたスイッ
チング素子と表示画素で構成され前記スイッチング素子
は複数個のスイッチングトランジスタからなり、前記複
数個のスイッチングトランジスタは一体形成の直列接続
型スイッチング素子群からなる複数のスイッチング素子
群で構成するとともに、前記複数のスイッチング素子群
間で各スイッチングトランジスタの入力および出力端子
部を中間電極で接続して並列接続を行ったものである。Means for Solving the Problem In order to achieve this object, the present invention is an active matrix type flat panel display! consists of signal electrodes and scanning electrodes arranged in a matrix, and electrodes arranged within each matrix! The switching element is composed of a plurality of switching transistors, and the plurality of switching transistors are composed of a plurality of switching element groups consisting of an integrally formed series-connected switching element group, The input and output terminal portions of each switching transistor are connected by an intermediate electrode between the plurality of switching element groups to perform parallel connection.
作用
この構成により、複数個のスイッチングトランジスタで
オーブン欠陥が生した場合、中間電極の接続により個々
のスイッチングトランジスタが並列接続されているので
、欠陥のないスイッチング素子群より表示素子への駆動
電圧の印加ができる。Effect: With this configuration, if an oven defect occurs in multiple switching transistors, since the individual switching transistors are connected in parallel by connecting the intermediate electrodes, drive voltage can be applied to the display element from the group of switching elements without defects. I can do it.
一方、スイッチングトランジスタの複数個でショート欠
陥が生した場合、欠陥箇所のあるスイッチングトランジ
スタに接続された中間電極を切断することにより、正常
な表示を行うことができる。On the other hand, if a short-circuit defect occurs in a plurality of switching transistors, normal display can be performed by cutting off the intermediate electrode connected to the switching transistor having the defect.
実施例
第1図に本発明の第1の実施例のアクティブ・マトリッ
クス型平板表示装置のデバイス等価回路図を示す。本発
明の特徴は、第5図と同様な直列接続型の並列動作によ
る冗長構成において、共通接続されている薄膜トランジ
スタ311のドレインDIと薄膜トランジスタ3120
ソースS2、および共通接続されている薄膜トランジス
タ321のドレインD3と薄膜トランジスタ322のソ
ースS4との間に中間電極6が接続されていることであ
る。この構成により、薄膜トランジスタ3】1と薄膜ト
ランジスタ321は並列接続、薄膜トランジスタ312
と薄膜トランジスタ322も並列接続となり、第1スイ
ツチング素子310と第2スイツチング素子320は直
並列接続構成となる。また、中間電極6は後述するよう
に薄膜トランジスタの欠陥モードによっては、画素欠陥
の補修のためレーザ光線などによる溶断を行って、第1
スイツチング素子310と第2スインチング素子 32
0を分離させることもできる。Embodiment FIG. 1 shows a device equivalent circuit diagram of an active matrix type flat panel display device according to a first embodiment of the present invention. The feature of the present invention is that in a redundant configuration with series-connected parallel operation similar to that shown in FIG.
The intermediate electrode 6 is connected between the source S2 and the commonly connected drain D3 of the thin film transistor 321 and source S4 of the thin film transistor 322. With this configuration, the thin film transistor 3]1 and the thin film transistor 321 are connected in parallel, and the thin film transistor 312
and the thin film transistor 322 are also connected in parallel, and the first switching element 310 and the second switching element 320 are connected in series and parallel. In addition, as will be described later, depending on the defect mode of the thin film transistor, the intermediate electrode 6 may be melted with a laser beam or the like to repair the pixel defect.
Switching element 310 and second switching element 32
0 can also be separated.
以上のように構成されたこの実施例のアクティブ・マト
リックス型平板表示装置において、以下その動作を説明
する。薄膜トランジスタの欠陥個数が1または2個の場
合に対する表示状態を第5図の従来例と比較した結果を
第1表に示す。なお、各yl薄膜トランジスタ11.3
12.321゜322はTri、Tr2.Tr3.Tr
4とし、OPはオーブン欠陥、SHはショート欠陥を示
している。そして、各状態は、○(正常)、×(不良)
、△(補修による中間電極6のオーブンで正常)で示し
ている。The operation of the active matrix type flat panel display device of this embodiment constructed as described above will be explained below. Table 1 shows the results of comparing the display state when the number of defective thin film transistors is one or two with the conventional example shown in FIG. In addition, each yl thin film transistor 11.3
12.321°322 is Tri, Tr2. Tr3. Tr
4, OP indicates an oven defect, and SH indicates a short defect. And each status is ○ (normal), × (bad)
, △ (normal in the oven of the intermediate electrode 6 due to repair).
(以 下 余 白)
第1表
冗長構成の比較(1画素−1表示素子)第1表の結果か
ら明らかなように、本実施例では1個の薄膜トランジス
タの欠陥については従来と同等、1個の薄膜トランジス
タの欠陥についてはオープン欠陥に対して有利であり、
また、ンヨート欠陥についても中間電極6を補修のため
レーザ光線などによる溶断を行ってオープンにすること
により従来と同等にできる。このことからも従来の冗長
構成に比べ、総合的に優れている。(Left below) Table 1 Comparison of redundant configurations (1 pixel - 1 display element) As is clear from the results in Table 1, in this example, the number of defects in one thin film transistor is the same as in the conventional case, and the number of defects in one thin film transistor is the same as in the conventional case. Regarding defects in thin film transistors, it is advantageous over open defects,
In addition, repair defects can be made the same as in the conventional method by blowing the intermediate electrode 6 open with a laser beam or the like to repair it. From this point of view, it is comprehensively superior to conventional redundant configurations.
第2図は、第1の実施例における冗長構成のデバイス・
パターン図の一例を示したものである。FIG. 2 shows the redundant device configuration in the first embodiment.
An example of a pattern diagram is shown.
信号電極1と走査電極2との交差部は絶縁層7により絶
縁されており、第1スイツチング素子310の薄膜トラ
ンジスタ311.312はチャンネル層81により形成
され、第2スインチング素子320の薄膜トランジスタ
321.322はチャンネル層82により形成される。The intersection of the signal electrode 1 and the scanning electrode 2 is insulated by the insulating layer 7, the thin film transistors 311 and 312 of the first switching element 310 are formed of the channel layer 81, and the thin film transistors 321 and 322 of the second switching element 320 are formed of the channel layer 81. It is formed by a channel layer 82.
サブ走査電極210.220は走査電極2に対して櫛形
に配置されサブ走査電極210は薄膜トランジスタ31
1.321のゲート電極となり、サブ走査電極220は
薄膜トランジスタ312,322のゲート電極となる。The sub-scan electrodes 210 and 220 are arranged in a comb shape with respect to the scan electrode 2, and the sub-scan electrode 210 is connected to the thin film transistor 31.
1.321, and the sub-scanning electrode 220 becomes the gate electrode of the thin film transistors 312 and 322.
第1スイツチング素子310と第2スイツチング素子3
20は、一定の距離をおいて中間電極6により接続され
る。薄膜トランジスタの欠陥モードにより、補修の必要
性があるときには、中間電極6の溶断などによるオーブ
ンで薄膜トランジスタなどに影響のでないパッチング印
の中央部を補修部60としている。First switching element 310 and second switching element 3
20 are connected by an intermediate electrode 6 at a certain distance. When there is a need for repair due to the defect mode of the thin film transistor, the center portion of the patching mark that does not affect the thin film transistor etc. in an oven due to melting of the intermediate electrode 6 is set as the repair portion 60.
第3図に本発明の第2の実施例のアクティブ・マトリッ
クス型平板表示装置のデバイス等価回路図を示す。第1
の実施例との違いは、第1スイ。FIG. 3 shows a device equivalent circuit diagram of an active matrix type flat panel display device according to a second embodiment of the present invention. 1st
The difference from the embodiment is the first switch.
チング素子310は画素電極91を介して表示素子41
を、第2スインチング素子320は画素電極92を介し
て表示素子42を駆動した点である。The switching element 310 connects to the display element 41 via the pixel electrode 91.
, the second switching element 320 drives the display element 42 via the pixel electrode 92.
以上のように構成された第2の実施例のアクティブ・マ
トリックス型平板表示装宜について、以下その動作を説
明する。1画素を表示素子41゜42の2個で構成した
場合について、第6図の従来例と第2の実施例とを比較
したのが第2表である。The operation of the active matrix type flat panel display device of the second embodiment configured as described above will be explained below. Table 2 compares the conventional example shown in FIG. 6 with the second embodiment in the case where one pixel is composed of two display elements 41° and 42.
第2表 冗長構成の比較(1画素=2表示素子)(但し、 ムは1/2画素分のみ表示可能を示す。Table 2 Comparison of redundant configurations (1 pixel = 2 display elements) (However, The frame indicates that only 1/2 pixel can be displayed.
第2表の結果から明らかなように、第2の実施例では1
個の薄膜トランジスタの欠陥について表示欠陥が生しな
い。また、2個の薄膜トランジスタの欠陥についても2
画素欠陥に抑えれるなど、従来に比べて有利である。1
/2画素欠陥まで許容できるとすれば、実施例の方が冗
長度および表示品質から見て、優れているといえる。As is clear from the results in Table 2, in the second example, 1
No display defects occur for defects in thin film transistors. Also, regarding defects in two thin film transistors, 2
It has advantages over conventional methods, such as reducing pixel defects. 1
Assuming that up to /2 pixel defects can be tolerated, it can be said that the example is superior in terms of redundancy and display quality.
なお、本実施例においては、スイッチング素子310.
320を2個の直列接続型薄膜トランジスタで構成して
、中間電極6で並列接続した構成で示したが、基本的に
は一体化された複数個の直列接続型薄膜トランジスタか
らなるスイッチング素子を複数個並べ、各スイッチング
素子間で複数の中間電極を配置する構成を取ればよい。Note that in this embodiment, the switching elements 310.
320 is shown as having a configuration in which two series-connected thin film transistors are connected in parallel through the intermediate electrode 6, but basically a plurality of integrated switching elements each consisting of a plurality of series-connected thin film transistors are arranged side by side. , a configuration may be adopted in which a plurality of intermediate electrodes are arranged between each switching element.
第1スイツチング素子310と第2スインチング素子3
20のソースSl、S3は信号電極l、ゲートGl、G
2.G3.G4は走査電極2といった同一電極に接続し
ているが、マトリックス状に配置されている隣接した電
極(例えば、左右の信号電極および上下の走査電極)に
第1スイッチング素子310のソースS1とゲー1−G
1.G2および第2スイツチング素子320のソースS
3とゲートG3.G4を分離して接続してもよい。また
、1画素−2表示素子の構成は、第3図では信号電極1
と走査電極2に囲まれた領域内での構成をとっているが
、信号電極1を対称とした上下での分割構成や走査電極
2を対称とした上下での分割構成であってもよい。かつ
、1画素−2表示素子の構成に限らず、1画素=N表示
素子の構成も可能である。ここでの実施例では、表示素
子として液晶表示素子を例にのべたが、これに限らず、
エレクトロルミネンセント表示装置(ELD)、プラズ
マ表示装置(FDP)などを含めアクティブマトリック
ス型で構成できる表示装置であれば、本発明が有効であ
ることはいうまでもない。First switching element 310 and second switching element 3
20 sources Sl, S3 are signal electrodes l, gates Gl, G
2. G3. G4 is connected to the same electrode such as the scanning electrode 2, but the source S1 and the gate 1 of the first switching element 310 are connected to adjacent electrodes arranged in a matrix (for example, left and right signal electrodes and upper and lower scanning electrodes). -G
1. G2 and the source S of the second switching element 320
3 and gate G3. G4 may be separated and connected. In addition, the configuration of a 1 pixel-2 display element is shown in FIG.
Although the configuration is taken within a region surrounded by the scanning electrodes 2, a configuration in which the signal electrodes 1 are symmetrically divided into upper and lower portions or a configuration in which the scanning electrodes 2 are symmetrically divided into upper and lower portions may be used. In addition, the configuration is not limited to a configuration of 1 pixel-2 display elements, but a configuration of 1 pixel=N display elements is also possible. In this embodiment, a liquid crystal display element is used as an example of the display element, but the display element is not limited to this.
It goes without saying that the present invention is effective for any display device that can be constructed of an active matrix type, including electroluminescent display devices (ELD), plasma display devices (FDP), and the like.
発明の効果
以上の実施例の説明からも明らかなように本発明によれ
ば、複数個の直列接続型薄膜トランジスタからなるスイ
ッチング素子群を中間電極を介して並列接続構成をする
ことにより、薄膜トランジスタの欠陥に起因した画素表
示の不良を防止できるため、高品質な表示画像が得られ
る。Effects of the Invention As is clear from the description of the embodiments above, according to the present invention, defects in thin film transistors can be reduced by connecting a switching element group consisting of a plurality of series-connected thin film transistors in parallel via an intermediate electrode. Since defects in pixel display caused by this can be prevented, high-quality display images can be obtained.
第1図は本発明の第1の実施例のアクティフマトリノク
ス型平板表示装置のデバイス等価回路図、第2図は同冗
長構成のデバイス パターン図、第3図は本発明の第2
の実施例のアクティブ・マトリックス型平板表示装置の
デバイス等価回路図、第4図は従来例のアクティブ・マ
トリックス型平板表示装置のデバイス等価回路図、第5
図は従来例の冗長構成のアクティブ・マトリックス型平
板表示装置のデバイス等価回路図、第6図は従来のアク
ティブ・マトリックス型平板表示装置のデバイス等価回
路図である。
■・・・・・信号電極、2,21.22・・・・・・走
査電極、210.220・・・・・・サブ走査電極、3
11312.321.322・・・・・・薄膜トランジ
スタ、4.41.42・・・・・・表示素子、6・・・
・・・中間電極、60・・・・・・補修部、81.82
・・・・・チャンフル層、9.91.92・・・・・・
画素電極。
@ 2 図
すフ建貸1[トに
1−化3炙礒
牛−・−表示索引
g−4間貫躇
9−−一立tttvMFIG. 1 is a device equivalent circuit diagram of an actif matrix type flat panel display device according to a first embodiment of the present invention, FIG. 2 is a device pattern diagram of the same redundant configuration, and FIG.
FIG. 4 is a device equivalent circuit diagram of an active matrix flat panel display device according to an embodiment of the present invention; FIG. 4 is a device equivalent circuit diagram of a conventional active matrix flat panel display device;
The figure is a device equivalent circuit diagram of a conventional active matrix type flat panel display device with a redundant configuration, and FIG. 6 is a device equivalent circuit diagram of a conventional active matrix type flat panel display device. ■... Signal electrode, 2, 21.22... Scanning electrode, 210.220... Sub-scanning electrode, 3
11312.321.322... Thin film transistor, 4.41.42... Display element, 6...
...Intermediate electrode, 60...Repair part, 81.82
...Chanful layer, 9.91.92...
Pixel electrode. @ 2 Diagram 1 - 3 Roasted beef - Display index g - 4 Interruption 9 - 1 tttvM
Claims (4)
、各マトリックス内に配置されたスイッチング素子と表
示画素で構成されるアクティブ・マトリックス型平板表
示装置であって、前記スイッチング素子は複数個のスイ
ッチングトランジスタからなり、前記複数個のスイッチ
ングトランジスタは一体形成の直列接続型スイッチング
素子群からなる複数のスイッチング素子群で構成すると
ともに、前記複数のスイッチング素子群間で各スイッチ
ングトランジスタの入力および出力端子部を中間電極で
接続して並列接続を行ったアクティブ・マトリックス型
平板表示装置。(1) An active matrix type flat panel display device consisting of signal electrodes and scanning electrodes arranged in a matrix, and switching elements and display pixels arranged in each matrix, wherein the switching elements include a plurality of switching elements. The plurality of switching transistors are composed of a plurality of switching element groups consisting of integrally formed series-connected switching element groups, and the input and output terminal portions of each switching transistor are connected between the plurality of switching element groups. An active matrix type flat panel display device that is connected in parallel using intermediate electrodes.
アクティブ・マトリックス型平板表示装置。(2) The active matrix type flat panel display device according to claim 1, wherein the repair is performed by cutting the intermediate electrode.
子群の最終出力を共通に接続させた請求項1記載のアク
ティブ・マトリックス型平板表示装置。(3) The active matrix flat panel display device according to claim 1, wherein the final outputs of a plurality of switching element groups are commonly connected to one display element.
ッチング素子群の最終出力を複数ブロックで共通化また
は独立して接続させた請求項1記載のアクティブ・マト
リックス型平板表示装置。(4) The active matrix type flat panel display device according to claim 1, wherein the final outputs of the plurality of switching element groups are commonly or independently connected to the plurality of blocks for the plurality of divided display elements.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2186438A JPH0470820A (en) | 1990-07-12 | 1990-07-12 | Active matrix type flat plate display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2186438A JPH0470820A (en) | 1990-07-12 | 1990-07-12 | Active matrix type flat plate display device |
Publications (1)
Publication Number | Publication Date |
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JPH0470820A true JPH0470820A (en) | 1992-03-05 |
Family
ID=16188450
Family Applications (1)
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JP2186438A Pending JPH0470820A (en) | 1990-07-12 | 1990-07-12 | Active matrix type flat plate display device |
Country Status (1)
Country | Link |
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JP (1) | JPH0470820A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1990
- 1990-07-12 JP JP2186438A patent/JPH0470820A/en active Pending
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