JPH0468890A - 符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 発明は、テレビ電話等の動画像通信や蓄積用動画像等の
画像符号化装置に６ける符号化方式に関するもので必る
。

（従来の技術） 従来、このような分野の技術とし・では、次のような文
献に記載されるものがあった。

文献ゴ：テレビジョン学会誌、迭ｆｉ［１ＢＮ９８８〉
大久保栄著「テレビ会議／電話方式の国際標準化動向Ｊ
Ｐ、１２’″１９文献２：吹扱敬彦著「ＴＶ頁画像多次
元信号処理」（昭６３−１’、　　１５）日刊工業新聞
、０．２５２−２５６ 文＃Ｘ３：信学伎法誌、（１９８９）登載？荒木・青野
著ｒｌｃＤ８９−５４画像帯域圧縮、ディジタルフィル
タ用６００Ｍ０ＰＳ画像処理プロセッサＪ　Ｐ、　８９
−９４文献４：アイ・イ・イ　トランスアクション　オ
ン　コンピュータ（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ
　ｏｎＣｏｍｐｕｔｅｒｓ）　、ｃ−２４［１０］　　
（１９７５−１０）　　ｒＡ　Ｐｒｏｏｆ　ｏｆ　ｔｈ
ｅ　Ｍｏｄｉｆｉｅｄ　ｆ３ｏｏｔｈ’ｓ　Ａｌｇｏｒ
ｉｔｈｍ　ｆｏｒ　Ｍｕｌｔｉｐｌ　１ｃａｔｉＯｎＪ
　Ｐ、　１０１４−１０１５ 文献５：安田晴彦監修「画像伝送における高能率符号化
技術」　（昭６２−３−３１＞（株）トリケプス、２．
２３ゴー２３３ 従来、テレビ会議やテレビ電話等（あける動画像の符号
化方式には、前記文献１に記載された、テレビ会議及び
テレビ電話方式に関する国際標準化の装置の勧告案がお
り、それを第２図及び第３図に示す。

第２図は、前記文献１に記載された従来のテレビ会議用
Ｃ０ＤＥＣ（コープイック）の機能ブロック図である。

このＣ０ＤＥＣは、符号化制御回路１を有し、それには
前処理回路２、ソース符号化回路３、ビデオマルチプレ
ックス符号化回路４、及び伝送バッファ５が接続され、
その伝送バッファ５に、伝送路符号化回路６が接続され
ている。

前処理回路２では、時間・空間フィルタにより、入力ビ
デオ信号を中間フォーマットに変換し、併せて雑音除去
フィルタリングを行う。ソース符号化回路３は、入力信
号に含まれる冗長度を除き、残りの信号を一定の誤差の
範囲内で量子化する。

ビデオマルチプレックス符号化回路４では、映像信号の
ほか、各種ブロック属性信号を可変長符号化した後、定
められたデータ構造の符号列に多重化する。伝送路符号
化回路６では、伝送チャネルのフォーマットに従い、マ
ルチメディア信号（映像、音声、データ、制御ンをビッ
ト列に多重化する。

第３図は、笥２図中のソース符号化回路３の構成ブロッ
ク図である。

この回路は、減算器１０、フレーム内／問識別回路１１
、有効／無効判定回路−１２，８Ｘ８の離散余弦量＠（
１：！、下、ＤＣＴという）回路−ｉ　３、？千生回路
１４、クラス分は回路″１５、逆量子化回路　（Ｑ　ン
　１６、遅延回路　（丁　ン　１７、加算回路１８、動
き補償予測回路１９、及びループフィルタ２０等で構成
されている。なお、ｐはフレーム内／間フラグ、ｔは有
／無効フラッグ、ｑはＤＣ下係数の量子化インデックス
、ＱＺは量子化回路種別、■は動きベクトル、ＣＮはク
ラス、ｆはループフィルタ・オン／オフの信号である。

このソース符号化回路の符号化フルコ゛リズムは、テス
ト画像を定めて、その計算機シミュレーション結果を比
較評価することにより、先ず、動き補償予測回路１９に
よって画素空間で動き補償フレーム間予測を行う。次に
、その子＄：］誤差をＤＣＴ回路１３によって８×８の
ブロックサイズで直交変換した俄、量子化回路１４を用
いて、係数空間で量子化するハイブリッド方式で構成さ
れている。

この方式は、動き補償フレーム間予測により、時間的変
化に関する冗長度を、直交変換符号化によって、フレー
ム内の空間的変化に閣わる冗長度を除く方式である。

予測は通常、フレーム間であるが、シーンチェンジのと
きなど、映像入力がそのままＤＣＴ回路１３に加えられ
る。ループフィルタ２ｏは、画質改善効果が大きく、ブ
ロック毎にオン／オフできる。これらフレーム内／間識
別回路１１、及びループフィルタ２０のオン／オフのブ
ロック属性情報は、サイド情報として送られるので、這
択の基準は設計者の自由に任せられる。

変換器はプログラマブルで、ＤＣＴ回路１３で行ってい
る。このＤＣ下回路１３は、ハイブリッド符号化に適し
ている、つまりフレーム間予測誤差信号に対しても通し
ている。一方、ＤＣＴには積和演算が必要なごとから、
送受のＩ　Ｄ　ＣＴにあける演算方法ミスマツチによる
累積誤差が問題となる。量子化回路１４もプログラマブ
ルである。

クラス分は回路１５は、変換係数の伝送順序を指定する
ことにより、有意係数のブロック内分布の偏りを利用す
るためのものである。

ＤＣＴ方式、及び動き補償フレーム間予測（以下、ＭＣ
という）の手法と実現手段については、前記文献２〜４
に記載されている。

ＤＣＴ方式 画像信号の自己相関関数は負指数関数で近似できる。Ｄ
ＣＴは、この近似を行った場合の最適直交変換（ｋａｒ
ｈｕｎｅｎ−Ｌａｅｖｅ変換、ＫＬ変換）に近い。

従来、ハードウェアが簡単なことがら重要視されていた
アダマール変換に代わって、効率を重視する立場から最
も一般的な直交変換となり、穆々の用途に採用されてい
る。

（ａ）００丁の定義 標本値系列Ｘ。、×１．・・・−ｘＭ−１を１ブロツク
として、変換行列［ｄｋ、□］により、変換係数ｙ　　
ｙ　、・・・、ｙＭ−１に直交変換するものであ０・　
　す る。

（ｂ）逆ＤＣ丁（以下、ＩＤＣＴという）００丁の変換
係数［’１０．ｙ１．・・・、　’／Ｍ−１］が与えら
れて、これからもとの信号［ＸＯ、Ｘ、。

・・・、ｘＭ−１］を求める変換であり、次式のように
なっている。

ｄｏ、ｍ＝ゴｆ７、　　（ｍ＝ｏ、１．２．−、Ｍ−１
＞但し、 ｄｏ、□、　ｄｋ、ｎ＋　：　（１）式の００丁の場合
と同様 （Ｃ）ＤＣＴの物理的意味 ＯＣＴの用語の由来と物理的意味を考える。標本値系列
ｇ　　Ω　、　９ｇ　　を、↑＝Ｏを対Ｏφ　１　°°
°　　阿−１ 称軸に反転する。この両者を合わせた２Ｍ個の標本値か
らなる系列を１１を数的フーリＩ変換（以下、ＤＦＴと
いう）する。標本点がＴ／２だけずれていること、すな
わち、例えばｑｏがｔ＝Ｔ／２の標本値であることと、
↑−〇に対して対称である（偶関数である）ことを考慮
すれば、ｓｉｎの項はなくなり、次式のようになる。

十ｅｘｐ（＋２πｊ（ｍ＋ ）ｋ／（２Ｍ））） ・・・・・・（３） ＤＦＴＴは、本来のＭ個の標本値からなる系列に対して
は、Ｍ個の復素変換係＠（あるいはｓｉｎ　。

ＣＯ５合わぜてＭ個の項）が得られる。一方、ＤＣＴで
は、２Ｍ個のｅ４本値からなる仮想的系列に対し、２Ｍ
個の項が（停られるが、ｓｉｎが浩えてＭ１間のＣＯＳ
の項のみか残る。

（ｄ）２次元ＤＣＴ アダマール変換と同様、ＤＣＴも２次元に拡張できる。

垂直Ｎ画素×水平Ｍ画素のブロック［Ｘｎ、ｍｒを１ブ
ロツクとして、これに、まず走査線毎に水平方向のＯＣ
Ｔ　（即ち、［ｄ、　］　　［Ｘｒ１．　］１）を行う
。次に、この結果について垂直方向のＤＣＴ ［ｙ　　　　］ｍ＝ｄ　Ｎ　コ［［ｄ、　］［Ｘ、、　
］　’　コｌｎ１ｍ ＝　［ｄＮｌ［Ｘ、、　］［ｄＭ］ ・・・・・・（４） を演算する。即ち、 を求める。変換の順序は、水平、垂直いずれが先でもよ
い。この２次元ＤＣＨの方が一般的であり、８×８（あ
るいは１６Ｘ”＋６＞画素程度を１ブロツクとすること
が多い。

第４図は、前記文献３に記載された１次元ＤＣＴを実現
する回路構成例を示すもので、画像処理プロセッサのＤ
ＣＴＣ−モード時行される行列演算のデータフローでお
る。

この画像処理プロセッサは、入力端子３０を有じ、その
入力端子３０にはレジスタ３１を介して複数の演算ユニ
ット４０−１〜４０−８が接続されている。各演算ユニ
ット４０−１〜４０−８は１：１、同一の回路構成をな
し、乗算器４］、レジスタ４２、加算器４３、及びレジ
スタ４４．４５の縦続接続で、それぞれ構成されている
。この演算ユニット４０−］〜４０−８の出力側は、共
通ハス３２及びレジスタ３３を介して出力端子３４に接
続されている。

この画像処理プロセッサは、（１）式のＭ＝８の時のＤ
ＣＴを実行する機能を有じ、その（１）式のＭ＝８の時
の変換行列ｄｋ、ｍを次式に示す。

但し、 行列Ｚ□＝ ｂ 行列Ｚ１＝ 行列ｚ２＝ 行列Ｚ５＝ 行列ｚ６＝ 行列Ｚ３ 行列Ｚ４＝ ｂ 行列Ｚ７＝ 各演算ユニット４０−１〜４０−８は、（６〉式の一行
分の演算を行う微開を有している。例えば、演算ユニッ
ト４０−１は、ｙｌを求める場合、（６）式から、次の
ような演算を行う。

即ち、時系列のデータＸ　ｏ　、　Ｘ　１　、　・＝、
　Ｘ　７が入力端子３０から逐次入力され、レジスタ３
１を介して各演算ユニット４０−１〜４０−８へ送られ
る。演算ユニット４０−１に入力された時系列のデータ
は、乗算器により、Ｘ□と１／２・ＣＯ３π／１６の乗
算が行われ、その乗算結果が一時的にレジスタ４２に格
納される。レジスタ４２内の乗算結果は、加算器４３に
より、クリアされたデータとの加算が行われ、その加算
結果がレジスタ４４に格納される。次のタイミングで、
入力端子３０からの次のデータ×１の値と１／２−ＣＯ
５３π／１６との乗算結果が格納されているレジスタ４
２から、その乗算結果を出力し、レジスタ４４に格納さ
れている値との間で、加算器４３によって加算が実行さ
れ、その加算結果が再びレジスタ４４に格納される。こ
のような累積加算が８回実行されてＹｌの値が算出され
、その値Ｙ１がレジスタ４５に：格納されて一行分の演
算が終わる。この演算結果は、所定のタイミングで共通
バス３２を介じて最終段のレジスタ３３に格納された後
、出力端子３４から出力される。

他の演算ユニット４０−２〜４０−８も、乗算を行う係
数を（６）式で示した値を使用することにより、前記と
同様の演算処理を行う。

この画像処理プロセッサは、マトリクス演算を行えるこ
とから、乗算を行う係数を変更することにより、逆ＤＣ
Ｔ、及び第３図のフィルタの演算も実行できる。

２次元ＤＣＴの回路構成例 第５図は、第４図の回路構成を用いて２次元ＤＣ丁を実
現する構成例を示すブロック図でめる。

この２次元ＯＣＴ回路は、２個の１次元ＤＣ下回路５０
−１．５０−２バッフ７メモリ６５とで構成されている
。入力データは、Ｘ方向の１次元ＤＣＴ回路５０−１で
処理された１麦、バッフ７メモリ６５内に、横方向（Ｘ
方向）に格納される。

バッフ７メモリ６５からデータを読み出す時は、縦方向
（Ｘ方向）に読み出し、次のＸ方向の１次元ＤＣＴ回路
５０−２より、もう１度、１次元ＯＣＴを実行すること
により、２次元ＤＣＴが実行されることになる。

１次元ＤＣＴ回路５０−１．５０−２は、例えば数個の
乗算器で構成されている。このマトリクス演算に必要な
乗算を、少ないハード量で構成する手法てして、前記文
献４に記載されたブース（Ｂ○○ｔｈ＞のアルゴリズム
を用いた方法がある。次に、その方法を説明する。

例えば、Ｙ＝ＤＸＸの演算を行う時、係数りを″１４ビ
ットの２の補数表堤の値とり、２次のＢｏｃｔｌを用い
て係数ビットを分解すると次の式になる。

・・・（７〉 但し、右上のかっこ内の数字は係数りの次数を示し、Ｄ
（）はその次数のビット情報を示す。

この手法を用いて、次式（８）に示すマトリクス演算の
一行分計算を、次のようにして計算する。

Ｙ＝ＤＯ−ＸＯ＋Ｄ１・Ｘｉ　十Ｄ２・Ｘ２＋・・・・
−＋Ｄ７Ｘ７ ・）２°・Ｘ・） 「 ・−（８−１） 以上の計痺式を実現する回路構成を第６図及び第７図に
示す。

第６図は２次３ｏｏｔｈを用いた１行分のマトリクス演
算回路の構成ブロック図、第７図は第６図中のプロセッ
サエレメント（以下、Ｐｅという）の構成ブロック図で
ある。

第６図のマトリクス演算回路は、入力域子５０ａ及び出
力端子５０ｂを有し、その間に、レジスタ５１−１〜５
１−６、Ｐｅ５２−１〜５２−７、及び累積加算器５３
が接続されている。第７図のＰｅは、入力域子５４ａ及
び出力端子５４ｂを有し、その間に、バレルシフタ５５
、符号反転器５６、加算器５７、レジスタ５８，５９、
及びハスコントローラ６０が接続されている。さらに、
バレルシフタ５５及び符号反転器５６には、リード・オ
ンリ・メモリ（以下、ＲＯＭという）６１が接続されて
いる。

第６図の各Ｐｅ　５２−１〜５２−７は、それぞれ上式
の 但し、ｎ＝”１２，１０．８．６，は２．０の計算を行
い、その出力結果は各ｐｅの共通のバスを通じて後段の
累積加算器５３によって累積加算され、出力値Ｙを求め
る。

次に、第７図を用いて各Ｐｅ５２−１〜５２−７でどの
様にして（８−２＞式の計算を行うかを説明する。（８
〜２）式のＤ　Ｏは係数Ｄ　の１ビツトデータなので、
かっこ内の計算の取りうる値は−２，−１，０，１，２
で、またこの値は係数値なのであらかじめ演算してあけ
る。この値−２，−”１．０．１．２と入力端子５４ａ
から入力されたＸ、との乗算がバレルシフタ５５と符号
反転器５６によって行われ、その後段の加算器５７とレ
ジスタ５８によって構成される累積加算器によって累積
加算が演算され、その累積加算結果がレジスタ５９に格
納される。つまり、この例のように８次元のマトリクス
演算の場合、８個の制御データがＲＯＭ６１に格納され
、かっこ内の計算結果の取りうる値−２，−１，０，１
，２，に応じてバレルシフタ５５と符号反転器５６を制
御する。バレルシフタ５５では、入力データＸｉを１ビ
ットシフトするか、そのまま出力するか、もしくはゼロ
を出力するかが制御される。符号反転器５６では、符号
を反転するかしないかが制御さ（ｎ＋１）　　　１（ｎ
） れることによって（−Ｄ・　　　・２　　＋Ｄ、　２　
　＋［）　、　（ｎ−１＞　、　２°＞　ｘ、　のｓｉ
が行わｎ、］ 後段の累積加算器によってΣが演算される。以上、レジ
スタ５９に格納された演算結果１ま、バスコントローラ
６０によって、バスに出力するタイミングが制御され、
出力域子５４ｂを通じてバスに出力される。

第６図に示したように、Ｐｅ５２−１〜５２−７は７個
存在し、各Ｐｅ５２−１〜５２−７の演算結果が順にバ
スに出力され、累積加算器５３に入力されて累積加算さ
れる。この累積加算結果が、１次元のＤＣＴ変換された
値に相当する。このようにして２次のＢｏｏｔｈのアル
ゴリズムを用いて１次元のＤＣＴ変換を行うことができ
る。

ＭΩに±多二号北方ぶ この方式は、前記文献５に記載されているように、符号
化対象フレーム（現フレーム）を小さな矩形ブロックに
分割し、各ブロックに対して前フレーム中から最も近似
度の高い部分を検出し、これを予測符号として用いるも
のである。この動きベクトルの検出説明図を第８図（ａ
＞〜（Ｃ）にホす。

第８図（ａ）は、現フレームＦｔと前フレームＦ　　　
の対応を示す図である。Ａ（ｍ、ｎ）は↑−１ 現フレームＦ　の分割された１ブロツク、Ｂ（、。

０〉は前フレームＦｔ−１のＡ（ｍ、ｎ）に対応する検
索対象ブロックである。Ａ　（ｙｌｌ、　ｎ＋　１　＞
はＡ（ｍ、ｎ）の隣接ブロック、Ｂ（ｍ、ｎ＋１＞はＡ
（ｍ、ｎ＋’ｌ）に対応する検索対象ブロック、じ位置
で同じ大きざのブロックである。

第８図（ｂ）は、ブロックＡ（ｍ、ｎ）に対応する検索
範囲、即ちＢ（ｍ、ｎ）の大きさを示す図″：Ｕ・Ｂ　
ｓ　＜１．。）（５，。）１７０′りＡ（ｍ、ｎ）とＢ
（ｍ、ｎ）内のどの部分と比較されるかを示すブロック
である。但し、Ｄ、　ｑは’　（ｍ、ｎ＞　　（０，Ｏ
）”位置を中心１そ０ブロツク位置で垂直方向にｐ、及
び水平方向にｑ画素分だけ移動させたことを示す。

’　（ｍ、ｎ＞　　（り、Ｑ＞”　Ｂ（ｍ−’）内１あ
るから、 ポす。

８（ｍ、ｎン内でＡ（ｍ、ｒｌ）と最も近魚度の高い部
分を検出するのに、Ｄ、Ｑを変化させ、Ａ（ｍ、ｎ＞”
’　（ｍ、ｎ）　　（Ｄ、Ｑ）”’分絶対値を求め、そ
の値が最も小さいものを近但度の高いものとする。即ち
、各り、　ｑに対し、となる。ここで、ブロックＡ（ｍ
、ｎ）内の各画素の値は、そのブロックの大きさをＩＭ
ＸＪＮと￥””　ｘ”　（ＩＭｍ＋ｉ、ＪＮｎ＋ｊ）”
表９し、比較されるブロックＢ５ （ｍ、ｎ＞（ｐ、Ｑ） 内の各画素の値を ”ｔ−ｉ （ＩＭｍ＋ｉ＋ｐ、ＪＮｎ＋ｊ＋Ｑ＞ ・・・・・・（９） の計算を行い、この計算結果が最小となるｐ、ｑを求め
る。このｐ、ｑを動きベクトル、を予測信号として、符 ’　（ｍ、　ｎ＞　（Ｄ、　Ｑ） 帰化対象フレームとなる環フレームＦｔのブロックＡ（
ｍ、ｎ＞との誤差を符号化した方が符号化の効率を向上
できる。

このようなＭＣによる符号化方式（必要な移動ベクトル
検出を、ハードウェアで実現しようとすると、次のよう
になる。

前フレームＦｔ−１と現フレームＦｔのデータは、それ
ぞれフレームメモリに格納され、その間でｐ、　Ｑを少
しずつずらしながら、（９）式に示す計算式が行われる
。この計算式では、Ｄ、Ｑが近い場合、第８図（Ｃ）に
示すように、ＢＳ　（ｍ、’ｎ＞　　（。、ｑ）のかな
りの部分が共通な画素となる。しかし、画素単位ではそ
れぞれずれた画素の計算になる。更に、第８図（ａ）に
示すように、検索対象のブロックＢ（ｍ、ｎ）、Ｂ（ｍ
、ｎ＋１＞も共通画素を含むが、それぞれ別のブロック
Ａ（ｍ、ｎ＞”　（ｍ、ｎ＋１＞との計算となるため、
画素データの読み出しが複数回になり、その制御が複雑
となる。

そのため、このような動き検出処理機能を有する装置に
おいては、一般に、ソフトウェアで制御が可能なマイク
ロプロセッサ等を用いて計算を行う。ところが、この場
合、扱う計算量が非常に多いため、処理に時間がかかる
という問題を有している。即ち、環フレームＦ　　　の
ブロック↑−１ ’　Ｃｍ、　ｎ）　（ｐ、　Ｑ＞ との計算では、それぞれのブロックの大きさがＩＭ十Ｊ
Ｎであるとすると、ｉ　ｍｘ　ｊ　ｎ回の絶対値差分の
累積加算が行われる。これが各々の動きベクトル（つま
り、Ｄ、　Ｑの取り得る数）、（ｒｌ＋ｒ２＋１）ｘ　
（ｃ１ｘｃ２＋１＞回だけ繰り返される。これだけの計
算を行って、ブロックＡ（ｍ、ｎ）に対する動きベクト
ルが求まる。従って、現フレームＦｔのある１個のブロ
ックＡ（、。

。）に対してＩＭＸＪＮＸ　（ｒ１＋ｒ２＋１＞Ｘ（ｃ
１＋ｃ２＋１＞回の絶対値差分の累積加算が行われる。

これが現フレームＦｔの各ブロックについて行われるた
め、膨大な計算量となる。

一般に、マイクロプロセッサは、各計算をシリアルに行
っていくので、処理にかなりの時間がかかる。そのため
、１フレームの画素数及び動きベクトル数をかなり制御
しなければならず、あまり実用的ではなかった。

以上のようなＭＣに必要な移動ベクトル検出回路やＤＣ
Ｔ回路等を用いて映像の画像符号化装置を構成すると、
第９図のようになる。

従米ｐＩ徽ユ旦化ヌ１ 第９図に示Ｖ画像符号化装置は、符号化されるデータを
格納する現フレームメモリ７０．１フレーム前の符号化
し復号したデータを格納する前フレームメモリ７１、移
動ベクトル検出回路（ＭＶ）７２、フィルタ７３、フィ
ルタ７３と符号化の処理単位である基本ブロックの読み
出し方向を躾える転置回路７４、及び各専用プロセッサ
の同期をとるためのバッフ？の役目をするファーストイ
ン・ファーストアウトメモリ（以下、Ｆ　Ｉ　ＦＯとい
う＞７５．７６．７７．８６を備えている。ざらに、Ｆ
ＩＦＯ７６，７７の面出力データ（フィルタリング）変
のデータまたはフィルタリング前のデータ〉のいずれか
一方を選択するセレクタ７Ｂ、減算器７９、ＤＣＴ回路
８０、ジグザグスキャン用の一時格納メモリ８１．８４
、量子化回路８２、逆量子化回路８３、ＩＤＣＴ回路８
５、及び加算器８７が設けられている。

次に、動作を説明する。

先ず、現フレームメモリ７０から、符号化するための基
本ブロックデータが読み出され、移動ベクトル検出回路
７２及び）−ＩＦＯ７５へ出方される。この時、前フレ
ームメモリ７１からは、動き補償を行うために前記基本
ブロックデータに対応した探索データが読み出され、移
動ベクトル検出回路７２へ出力される。

移動ベクトル検出回路７２では、移動ベクトルを基に、
動き補償を行い、その部分のデータが、予め読み出す方
向を縦横逆にして前フレームメモリ７１から読み出され
、フィルタ７３及び転置回路７４に入力される。フィル
タ７３及び転置回路７４の出力は、ＦＩＦＯ７６，７７
に格納される。

その債、セレクタ７８により、ＦＩＦＯ７６，７７の両
出力、つまりフィルタリング後のデータまたはフィルタ
リング前のデータの、いずれか一方が選択される。

選択されたデータは、ＰＩＦＯ８６に格納されると共に
、Ｗｃ算器７９に送られる。減算器７９は、Ｆ）ＦＯ７
５からの基本ブロックデータから、セレクタ７８の出力
を減算する。この減算結果は、ＤＣＴ回路８０により変
換され、メモリ８１に一時的に格納される。メモリ８１
からジグザグスキャンで読み出されたデータは、量子化
回路８２によって量子化され、符号データとして出力さ
れる。

また、次のフレームを符号化するための原画面の復号デ
ータを作成する動作としては、前記符号データを逆量子
化回路８３で逆量子化し、それがメモリ８４にジグザグ
スキャンで書き込まれて一時的に格納される。

メモリ８４のデータは、ＩＤＣＴ回路８５で変換され、
Ｐ　Ｉ　ＦＯ８６の出力と共に加算器８７に入力される
。そして、加算器８７で加算されて復号データとなり、
この復号データが前フレームメモリ７１に格納される。

以後、次のフレームデータが現フレームメモリ７０に入
力し、前記と同様の動作を繰り返し、動画像の符号化が
行われる。

（発明が解決しようとする課題） しかしながら、第９図の符号化方式では、ＤＣＴと、動
き補償のための動きベクトル検出を行うために、移動ベ
クトル検出回路７２やＤＣＴ回路８０等といった別々の
専用のプロセッサ、又は異なるハードウェアが必要とな
る。そして、これらを接続する場合、処理効率を向上さ
せるためにパイプライン方式を採用するが、それによっ
て回路構成が複雑になり、ハード量（回路規模）が多く
、コスト高になるという問題がおり、それを解決するこ
とが困難であった。

本発明は、前記従来伎術が持っていた課題として、回路
構成の複雑化と、それによるハード量の壜入及びコスト
高の点について解決した画像符号化装置の符号化方式を
提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、１フレーム
内を複数のブロックに分割し、その環ブロックと他のフ
レームとの比較によって動画像の符号化を行う装置内の
動きベクトル検出とマトリクス変換を行う符号化方式に
おいて、制御信号により、評価関数値あるいは少なくと
も数ビットの乗算を行ってその乗算結果を累積加算する
複数の第１の演算回路と、入力データを遅延させて前記
第１の演算回路へ与える複数の遅延回路と、前記各第１
の演算回路の演算結果を累積加算する第２の演算回路と
を、有するプロセッサユニットを複数段設ける。そして
、マトリクス演算時には、前記第１の演算回路を用い、
２次のＢｏｏｔｈ法により展開されたマトリクス係数２
桁分の乗算を行ってその乗算結果を累積加算し、その累
積加算結果を前記第２の演算回路によって桁合わせを行
いながら累積加算を行い、前記各プロセッサユニットに
おいて演算結果となるマトリクスの各要素を求める。動
き補償の動きベクトル検出時には、前記遅延回路によっ
て前記現ブロックのデータを遅延させ、前記第１の演算
回路により、各ベクトルに対する評価関数値を求めるよ
うにしている。

第２の発明では、第１の発明において、前記複数段のプ
ロセッサユニットと、前記マトリクス演算時において前
記第２の演算回路の演算結果を格納するメモリと、前記
動き補償の動きベクトル検出時において前記各第１の演
算回路の演算結果を比較して動きベクトルの最適値を検
出する比較器とを用い、モードを切り替えることによっ
て前記マトリクス演算または前記動きベクトルの検出を
行う。

第３の発明では、第１の発明において、前記マトリクス
演算時に、前記遅延回路により前記入力データを遅延さ
せて前記各第１の演算回路のＨ算結果を時間的にずらし
て出力する。

第４の発明では、第１の発明において、前記各第１の演
算回路内に、検索用ブロックの１走査の画素数と同数の
遅延回路を設け、前記動きベクトル検出時に前記現ブロ
ックのデータを前記第１の演算回路間に複数の該遅延回
路を配置し動きベクトルの検出範囲を拡大する。

第５の発明では、第１の発明において、前記第１の演算
回路は、モード切り替えの制御信号によって制御される
係数メモリと、前記係数メモリ内のデータによって制御
されるバレルシフタ及び符号反転器と、絶対値差分器と
、累積加算器とを有している。前記マトリクス演算時に
は、入力データを前記バレルシフタ及び符号反転器で処
理し、その処理したデータを前記累積加算器で累積加算
し、前記動きベクトル検出時には、前記絶対ｆａ差分器
の出力を前記累積加算器で累積加算する。

第６の発明では、第２の発明において、前記複数段のプ
ロセッサユニットにより１次元の直交変換を行ってその
結果を前記メモリに格納し、更にそのメモリの内容に対
し前記プロセッサユニットで直交変換を行って２次元の
直交変換結果を求める。

第７の発明では、第３の発明において、２次のブース法
によって展開して割り振られた前記第１の演算回路を用
い、該第１の演算回路の割り振られだ次数の低い方から
順に演算結果を出力する。

前記第２の演算回路では、それまでの累積加算結果を下
位の方向に２ビットシフトして累積加算を行う。

第８の発明では、第４の発明において、前記遅延回路内
に、遅延量を制御するセレクタを設け、そのセレクタを
用いて前記第］の演算回路間の入力データの遅延数を数
クロック又［よ１クロック遅らせる。

第９の発明では、第８の発明において、前記各遅延回路
を分はｊした２つのレジスタで構成する。

前記マトリクス＠算時には、前記２つのレジスタにそれ
ぞれ上位、下位のデータを格納して１クロツタ遅延する
レジスタとして用い、前記動きベクトル検出時には、前
記２つのレジスタを直列接続して２クロック遅延するレ
ジスタとして用いる。

第１０の発明では、第９の発明において、前記各遅延回
路内の入力段に、レジスタ及びセレクタを設けて入力デ
ータを１クロックだけ遅延させる。

（作　用） 第１〜第１０の発明によれば、以上のように符号化方式
を構成したので、マトリクス演算時には、全て２次の３
ｏｏｔｈのアルゴリズムにより、係数データを展開する
ことによって累積加算でマド（ノクス演算を実行し、ハ
ード量の削除化を図っている。動き補償の動きベクトル
検出時には、マトリクス演算時に用いたプロセッサユニ
ット等の主要部分を用いて動きベクトルの検出を行い、
回路構成の共用による構成の簡単化、制御の容易化、及
びハード量の削減化を図っている。従って、前記課題を
解決できるのである。

（実施例） ！１の叉籏廻 第１図は、本発明の第１の実施例を示す符号化方式を用
いた符号化回路の構成ブロック図である。

この符号化回路は、入力端子１００ａ、１００ｂと、出
力端子１０１と、ベクトル出力端子１０２ａ、１０２ｔ
＞と、入力端子２０１ａ、２０１ｂ及び出力端子２０２
ａ、２０２ｂをそれぞれ有する複数のプロセッサユニッ
ト（以下、ＰＵという）２００−１〜２００−１６と、
複数のセレクタ３００−１〜３００−１７と、バス３０
１，３０２と、ランダム・アクセス・メモリ（以下、Ｒ
ＡＭという）等のメモリ３０３．３０４と、比較器３０
５とを、僅えている。

入力嫡子１００ａ、１００ｂは、初段のＰＵ２００−１
の入力嫡子２０１ａ、２０１ｂに接続されている。入力
端子１００ａは、セレクタ３００−１〜３０７を介して
各ＰＵ２００−２〜２００７の入力嫡子２０１ａに接続
され、さらに入力端子１００ｂは、各ＰＵｄ２００−２
〜２００１６の入力嫡子２０２ｂに接続されている。各
ＰＵ２００−１〜２００−８の出力端子２０２　ａ　ｔ
、ｌｌ、バス３０１に接続されている。初段のＰＵ２０
０−１の出力端子２０２ｂは、セレクタ３００−１を介
して次段のＰＵ２００−２の入力端子２０１ａに接続さ
れ、そのＰＵ２００−２の出力端子２０２ｂは、セレク
タ３００−２を介して次段のＰＵ２００−３の入力端子
２０１ａに接続されている。以下同様にして、セレクタ
３００−３〜３００−７を介してＰＵ２００−８まで構
成されている。

バス３０１は、メモ１ノ３０３，３０４の入力端に接続
されると共に、セレクタ３００−１６を介してハス３０
２に接続されている。メモリ３０３゜３０４の出力側は
、各セレクタ３００−８〜３００−１５を介して各ＰＵ
２００−９〜２００−１６の入力端子２０１８にそれぞ
れ接続されている。

ＰＵ２００−８の出力端子２０２ｂは、セレクタ３００
−８を介してＰＵ２００−９の入力端子２０１ａに接続
されている。ＰＵ２０９の出力端子２０２ｂは、セレク
タ３００−９を介して次段のＰＵ２００−１０の入力端
子２０１ａに接続されている。以下同様に、ＰＵ２００
−１１〜２００−１６まで接続されている。

各ＰＵ２００−９〜２００−１６の出力端子２０２ａは
、バス３０２に接続されている。このバス３０２には、
セレクタ３００−１７を介して出力端子１０１が接続さ
れると共に、比較器３０５を介してベクトル出力端子１
０２ａ、１０２ｂ及びセレクタ３００−１７が接続され
ている。

第１０図は、第１図中の各ＰＵ２００−１〜２００−１
６内の構成ブロック図である。

このＰＵは、入力嫡子２１”ｔａ、２１１ｂ及び出力端
子２１２をそれぞれ有する複数の第１の演算回路（以下
、Ｐｅ　　という＞２１０−１〜２１０−７と、入力デ
ータをそれぞれ１クロックずつ遅らせるレジスタ等から
なる複数の遅延回路（以下、Ｒｅという＞　２２０−１
〜２２０−１３と、バス２３０と、データの累積加算を
行う第２の演算回路（以下、ＡＵという）２３１とを、
備えている。

入力嫡子２０１８に：は、初段のＰｅ２１’Ｏ−１の入
ｆＪ端子２１１ａが接続されると共に、Ｒｅ２２０−１
〜２２０−１３が縦接続されて出力端子２０２ｂに接続
されている。各Ｒｅ２２０−１〜２２０−６の出７Ｊ＠
子は、各Ｐｅ２’ｌ０−２〜２１０−７の入１′Ｊ＠子
２１１ａにそれぞれ接続され、１クロックずつ遅れた入
力データが各Ｐｅ２１０−２〜２１０−７に人力するよ
うになっている。

入力端子２０１ｂは、各Ｐｅ２１０−１〜２１０−７の
入力端子２１１ｂにそれぞれ接続されている。

各Ｐｅ２．１０−１〜２１０−７の出力端子２１２はバ
ス２３０を介してＡＵ２３１に共通され、そのＡｔＪ２
３１が出力端子２０２８に接続されている。

第１１図は第１０図中の各Ｐｅ２１０−１〜２１０−７
の構成ブロック図である。

このＰｅは、マトリクス演算等の係数を格納し、モード
切り替えの制御信号Ｃ８によりその内容が読みだされる
ＲＯＭ等からなる係数メモリ２１３を備えている。この
係数メモリ２１３には、その出りによって動作が制御さ
れるバレルシフタ２１５及び符号反転器２１６が接続さ
れている。入力端子２１１ａは絶対値差分器２１６に接
続されると共に、入力端子２１１ｂがバレルシフタ２１
４及び符号反転器２１５を介して該絶対値差分器２１６
に接続されている。絶対値差分器２１６は、積用算器２
１７を介して、レジスタ２１８、バスコントローラ２１
９、及び出力端子２１２に接続されている。累積加算器
２１７は、加算器２１７８及びレジスタ２１７ｂで構成
されている。

以上のように構成されろ符号化回路において、ＯＣＴＣ
−モード時ＣＴの変換動作（１）と、Ｍ■モード時の動
きベクトル検出動作（２）とを、説明する。

Ｃ１＞　ＤＣＴＣ−モード時作 ＤＣ丁モードの時、第１図のセレクタ３００１〜３００
−１７は全て縦方向の端子が選択されて接続される。即
ち、入力端子１００ａとＰＵ２００−１〜２００）−８
とが直接接続され、さらにメモリ３０３，３０４とＰｔ
Ｊ２００−９〜２００−１６とが、直接接続される。バ
ス３Ｃ）１と３０２はセレクタ３００−１６によって切
り離され、セレクタ３００−１７によってＰＵ２００−
９〜２００−１６と出力端子１０１とが接続される。

本実施例において、ＤＣＴの変換はＭ＝８の場合で、８
個のデータＸＯ〜Ｘ７をひとまとめにしてＤＣＴの変換
を行う。

データの流れとしては、入力端子１００ａから８個のデ
ータＸＯ〜Ｘ７が時系列に入力し、各ＰＬ、１２００−
１〜２００−８に同時に入力される。

各ＰＵ２００−１〜２００−８では、次式のように、１
行分のＤＣＨのマトリクス演算が行われる。

Ｙ＝ＤＯ−ＸＯ＋Ｄ１−Ｘ１＋ ・・・・・・＋Ｄ７・Ｘ７ ・・・（８） 但し、Ｄｏ〜Ｄ７：ＤＣＴのマトリクス係数従って、こ
のＰＵ２００−１〜２００−８で１次元のＤＣＴが行わ
れ、その結果が、メモリ３０３又は３０４に格納される
。２つのメモリ３０３゜３０４が設けられているのは、
一方がＰＵ２００−１〜２００−８からの出力を入力し
ている時は、他方がデータを出力して後段のＰＵ２００
−９〜２００−１６の入力となり、２つのメモリ３０２
゜３０４をトグルで用いるためでおる。

８個の入力データＸＯ〜Ｘ７ｋ１７対して各ＰＵ２００
−ゴ〜２００−８から１つずつ、計８個のデータが出力
され、それらがバス３０１上でぶつがらないように制御
されてメモリ３０３又は３０４に入力される。もしこ口
で、メモリ３０３が入力で、メモリ３０４が出力である
ならば、前段の各ＰＵ２００−１〜２００−８の出力が
、メモリ３０３に入力にされると同時に、メモリ３０４
の出力が、後段の各ＰＵ２００−９〜２００−１６の入
力となる。この動作を８回繰り返す。

つまりＭ＝８の場合、２次元のＤＣＴの変換のひとまと
めとして扱う６４個のデータが入力されて、前段の各Ｐ
Ｕ２００−１〜２００−８＜７）出力がメモリ３０３に
入力し終わると、２つのメモリ３０３．３０４の入出力
関係が逆になり、今度はメモリ３０３が、データを後段
の各ＰＵ２００−９〜２００−１６に出力する。

第１２図（ａ＞、（ｂ）４．ｔ：、１次元ＤＣ丁（７）
’［換データを格納する第１図のメモリ３０３，３０４
に対する、書き込み時と読み出し時の入出力するデータ
の順序を示す図である。

前段の各２００−１〜２００−８の出力をメモリ３０３
又は３０４に書き込む場合、第１２図（ａ＞に示すよう
ｋ、例えば横方向で８個ずつデータを書き込む。次に、
メモリ３０３のデータを後段の各ＰＵ２００−９〜２０
０−１６へ出力する場合、第１２図（ｂ＞に示すように
、縦方向に順番に８個ずつデータを読み出す。

このようｋ、メモ１］３０３，３０４に対するデータの
書き込み、読み出し方向を代えることにより、後段のＰ
Ｕ２００−９〜２００−１６が前段のＰＵ２００−１〜
２００−８と同じ動作をすることで、その後段のＰＵ２
００−９〜２００−１６の出力は、２次元ＤＣＴの変換
を行ったデータとなる。このデータは、後段の各ＰＵ２
００−９〜２００−１６から１ずつ、計８個のデータを
出力し、バス３０２上で各ＰＵ２００−９〜２００−１
６の出力がぶつからないように刺部されて、出力端子１
０１から出力される。

次に、第１０図及び第１１図において、（８）式に示す
ように、各ＰＵ２００−１〜２００−コロで実行される
ＤＣＨのマトリクス＠篩の１行分の針師動作 Ｙ＝ＤＯ−ＸＯ＋Ｄ１・Ｘ１＋ ・・・・・・＋Ｄ７・Ｘ７ ・・・（８） について、説明する。この例では、ＤＣＴのマトリクス
係数を１５ビツトとして計算を行う。

第１０図に示すように、ＤＣＴのマトリクス演算の１行
分計算（（８）式）を行う場合、乗算器を用いず、全て
累積加算動作で実行される。その手法としては、従来例
で示したように、２次のＢｏｏｔｈのアルゴリズムを用
い、係数データを分解して演算結果を得る手法を用いる
。つまり、（８−２＞式の１行分の演算 の計算を各Ｐｅ２１０−１〜２１０−７で演算ざぜ、そ
の結果が順にバス２３０上に出力され、ＡＵ２３１に入
力されて全ての合計が演算される。

ここで、（８−：２＞式の（）内の取りうる値は、−２
，−１，０，１，２なので、例として、（（−２＞−Ｘ
ｏ＋１−Ｘ、＋２−Ｘ２＋ｏ−ｘ３＋（−ｔ＞・Ｘ４＋
２・Ｘ５十１・Ｘ６＋Ｏ−×７）２ｎ ・・・（８−３＞ の演算式をあげ、各Ｐｅ２１０〜２１０−７の演算方法
を第１１図を用いて説明する。

まず、入力端子２１１ｂから入力データＸ１が入力され
、係数メモリ２１３の制御データに従ってバレルシフタ
２１４と符号反転器２１５によって制御される。この場
合だと、最初にＸ］と−２との乗算を実行するために、
バレルシフタ２ゴ４では１ビットシフトし、符号反転器
２１５では符号を変換して（置設の絶対値差分器２１６
に渡される。このモード時には、値ゼロとの差分絶対値
が行われる。即ち、符号反転器２１５の出力値がそのま
ま加算器２１７８に入力され、まずはゼロとの加算が行
われてレジスタ２１７ｂに格納される。

次に、入力端子２１］ｂから入力データ×２が入力され
、前回と同様に、係数メモ１ノ２１３への制御データに
従って、バレルシフタ２１４と符号反転器２１５によっ
て制御されるが、この場合だと、Ｘ２と１との乗算を実
行することになるので、バレルシフタ２１４ではビット
シフトせず、符号反転器２１５も符号はそのままで、後
段の絶対値差分器２１６に渡される。この絶対値差分器
２１６も前回同様何もぜずに加算器２１７ａに入力され
、先はどのレジスタ２１７ｂの内容との加算が行われ、
次のタイミングでその結果が同じくレジスタ２１７ｂに
格納されている。

以下、Ｘ　２　Ｘ　３　Ｘ　４　Ｘ　５　Ｘ　６　Ｘ　
７の入力データは、この場合、それぞれ２，０，１．−
２．１゜Ｏとの乗算を前記のバレルシフタ２１４と符号
反転器２１５によって実行し、その結果を加算器２１７
ａとレジスタ２１７ｂから構成される累積加算器２］７
によって累積加算を行う。このようにして８個のデータ
ＸＯ〜Ｘ７の入力が終わり、加算結果が出力されるタイ
ミングで、レジスタ２１８に格納し、同時に加算器２１
７ａにもクリア信号を入力し、次のデータＸＯがレジス
タ２１７ｂにそのまま格納される。その累積加算結果は
、バスコントローラ２１９によって第１０図内のＰＵ２
１０−１〜２１０−７内のバス２３０上で各Ｐｅの出力
がぶつからないように制御される。

このようにして、例えばＰｅ２１０−１では（Ｂ−３＞
式の係数の次数が一番低い１行分の演算Σ（−Ｄ・　　
　・２　＋Ｄ　（Ｏ）・２０）（１〉１ ２０・Ｘ・の計算が行われる。同様に、Ｐｅ２１０−２
では、次に低い１行分の演算Σ（−Ｄ（３）　　１　　
　　（２＞　　　Ｏ（１）。

・２　　＋Ｄ・　　　・２　　＋Ｄ・ ２０）２２・Ｘ・の計算というように、各Ｐｅで（８−
３＞式の各行の演算が行われ、その累積加算結果がバス
２３０に出力される。バス２３０上にＰｅ２ゴＯ−１か
らＰｅ２″１０−７の順番で出力された累積加算結果は
ＡＵ２３１で累積加算され、出力端子２０２ａから出力
される。

各Ｐｅ２１０−１〜２１０−７の演算結果とその＄算結
果か出力されるタイミングチャートを第１３図に示す。

第１３図中のＤｌ　　　〜Ｄ８　　　・・・は入力（０
）　　　　　（Ｏ） データ、Ｓｌ　　　〜Ｓ７　　　・・・は演算結果、Ｏ
ＵＴ　（０＞　、ＯＵＴ　（１）は出力データでおる。

このタイムチャートでは、入力データＤ１（０）〜Ｄ８
　　　・・・が遅延回路２２０−１〜２２０（Ｏ） ６によって各Ｐｅ２１０−１〜２１０−７に遅延して入
力するため、演算結果８１　　〜Ｓ７（○〉 （０）・・−も隣のＰｅよりゴクロツタ遅れて出力して
いる。

ここで、第１０図のＡＵ２３１では、各Ｐｅ２１０−１
〜２１０−７の演算結果を累積加算する時に、各Ｐｅ毎
に演算結果の桁が違うため、桁合わせを行いながら累積
加算を行う必要がある。Ｐｅ２１０−１から順に出力さ
れるこの例では、隣合うＰｅの演算結果の桁が２ビツト
ずつずれているので、ＡＵ２３１では、累積加算をする
ときに、加算結果の方を２ビツト下位ににシフトして加
算する必要がある。このように、各ＰＵ２１０−１〜２
１０−７では、ＯＣＴ変換されるデータは滞ることなく
出力端子２０２ａからＰＵの外部へ出力される。

またこの構成は、マド１ノクス＠算を行えることから、
第１１図のＰｅ内の係数メモリ２１３を追加するか、あ
るいはそのメモリ内容を追加することで、１００丁の変
換や、第３図のフィルタの演算を実行することも可能で
ある。

（２）ＭＶモード時の動作 ＭＶモードの時は、ＤＣＴモードの時とは逆に、第１図
に６いてセレクタ３００−１〜３００−１７は全て横方
向の嫡子が選択されて接続される。

つまり、入力端子１００ａはＰＵ２００−１とだけ接続
され、他のＰＵ２００−２〜２００−’１６は左隣のＰ
Ｕの出力信号を入力する。バス３０”と３０２はセレク
タ３００−１６によって接続され、さらにセレクタ３０
０−１７によって仝ＰＵ２００−１〜２００−１６まで
の出力が比較器３０５を通して出力端子１０１と接続さ
れる。

この例のＭＶ検出回路において使用されるデータは、第
１４図（ａ＞〜（Ｃ＞に示すように、検出する基本ブロ
ック（第１４図（ａ））の大ぎさが７×７で、その検索
範囲いはＸ方向が−３〜＋３まで、Ｙ方向が−８〜＋７
まで可能である。第１図においては、入力端子１００ａ
から基本ブロックデータＡを入力し、入力端子１００ｂ
がらは第１４図（ｂ）の検索用ブロックデータＢ１を人
力する。この検索用ブロックデータＢ１は、各ＰＵ２０
０−１〜２００−１６内の各Ｐｅ２１０−１〜２１０−
７に直接入力される。

入力端子１００ａから入力された基本ブロックデータＡ
は、ＰＵ２００−１に入力され、第１０図に示す１３個
の遅延回路２２０−１〜２２０−１３で１３クロック遅
延して隣のＰＵ２００−２に送られる。同様に、他のＰ
Ｕ２００−３〜２００−１６でも、隣のＰＵより１３ク
ロック遅延したデータが渡される。各ＰＵ２００−１〜
２００−１６では、第１０図のようにＰｅ２１０−１〜
２２０−７が７個存在し、その１つ１つがベクトル候補
地の演算を担当する。前記のＤＣＴモードで累積加算を
行ったＡＵ２３１は、このＭＶモードの時は何もしない
ので、各Ｐｅ２１０−１〜２１０−７の出力は比較器３
０５に直接接続されていることになる。第１図において
ＰＵ２００−１では、Ｘ方向が−３〜＋３まで、Ｙ方向
が−８のベクトル候補地の候補ブロックと基本ブロック
との誤差量が計算される。誤差量の求め方は、第１１図
のＰｅで次のように計算される。

ＤＣＴＣ−モード時卸信号Ｃ８によって係数メモリ２１
３から出力されるデータにより、バレルシフタ２１４及
び符号反転器２１５が制御される。

ところが、ＭＶモードの時には、バレルシフタ２１４及
び号反転器２１５がスルー状態となるため、入力端子２
１１ｂから入力された基本ブロックデータＡはそのまま
絶対値差分器２１６へ送られる。

絶対値差分器２１６は、入力端子２１１ａがらの検索用
ブロックデータＢ１．Ｂ２と、入力嫡子２ゴゴｂからの
基本ブロックデータＡとの、差分絶対値を計算する。こ
の計算結果は、加算器２１７ａの入力となり、累積加算
が行われる。この例では、基本ブロックデータ数が４９
＝７Ｘ７なので、その回数だけ累積加算が行われ、その
結果がレジスタ２１８に格納されると同時にレジスタ２
ゴ７ｂもクリアされる。そして比較器３０５と接続して
いるバス２３０上で、累積加算結果同士がぶつからない
ように、バスコントローラ２１９によって制御される。

このＭＶ検出モード時のＰＵ内のタイムチャートを第１
５図に示す。

第１５図において、検索用ブロックデータＢ］は、第１
０図の入力端子２０１ｂから入力され、基本ブロックデ
ータＡは入力端子２０１ａからＰｅ２１０−１に入力さ
れる。側部信号Ｃ３１はＰｅ２１０−１においてその時
の入力データに対して演算を行うか、停止するかを制御
する信号、Ｃ８２はＰｅ２１０−１においてその時の入
力データに対して演算を行うか、停止するかを制御する
信号である。

第１０図の入力域子２０１ｂから入力される検索用ブロ
ックデータＢ１は、第１４図（ｂ＞に示すように、ブロ
ックの左上のＢ（０，０＞から順にＢ　（１，０＞、Ｂ
　（２，Ｏ＞、・・・のように縦方向に遂次入力し、Ｂ
（１２，Ｏ）まで入力すると、次のＢ（０，１）という
ように、次の列へと連続的に入力される。入力端子２０
１　ａから入力される基本ブロックデータＡは、第１４
図（ａ）に示すように、ブロックの左上のＡ　（０，０
＞から順にＡ　（１，Ｏ）、Ａ　（２，Ｏ＞　、・・・
のように縦方向に遂次入力し、Ａ（６，０）まで入力す
ると、−時的に入力を停止し、検索用ブロックの走査が
次の列に移ると同時に、再び次の列の基本ブロックデー
タＡの入力を開始する。即ち、入力域子２０１ａと２０
１ｂからの入力データは、それぞれ基本ブロックデータ
Ａ、検索用ブロックデータＢ１の列の先頭から同期して
入力される。

このような入力データに対して、Ｐｅ２１０１では、基
本ブロックデータＡ′ｔｆｉＡ　（６，６）まで入力し
演算が終わった時点で、次式に（９−１＞に小すｐ＝−
３，ｇ＝−８の計算が行われたことになる。

Ｘｔ−１。

（ＩＭｍ＋１−３．ＪＮｎ＋ｊ−８） ・・・（９−１＞ この演算結果、即ちベクトルｐ＝−３，Ｃｌ−−８に対
する差分絶対値の累積値は、第１図の比較器３０５へ送
られる。

Ｐｅ２１０−２においても同様の計算が行われる。但し
、入力域子２０１ａから入力される基本ブロックデータ
Ａは、遅延回路２２０−１によって１クロックタイミン
グずれて入力されるので、次式（９−２＞に示すＤ＝−
２，ｇ＝−８の計算が行われることになる。

Ｘｔ−１ （ＩＭｍ＋ｉ−６，ＪＮｎ＋ｊ−８） −・・（９−２＞ 入力がＰｅ２１０−１より１クロックタイミングずれて
いるため、出力もゴクロック遅れて出力される。

このようにしてＰｅ２１０−１〜Ｐｅ２１０−７により
、ベクトルｐ＝−３〜＋３、Ｑ＝−８に対応する演算結
果を、それぞれ１クロックずれたタイミングで出力する
。第１図のＰＵ２００−２では、初段の直列に接続され
た遅延回路群によって基本ブロックデータＡの１列ずれ
たデータが与えられるため、ベクトルＰ＝−３〜＋３９
ｇ＝７に対応する演算結果を出力する。

以上のようにして各Ｐｅ２１０−１〜２１０−７でベク
トル候補地ｐ＝−３〜＋３．０＝−８〜＋７の演算を行
い、その結果が全て比較器３０５に集められ、該比較器
３０５により、それらの中から最小値を見つけ、それに
対応したベクトルも保持する。そして全てのベクトル候
補地の演算が終了した時点で、ベクトル出力端子ゴ０２
ａとゴ０２ｂに各々の値を出力すると共に、その時の誤
差量も出力端子１０１がら出力される。

ここで、第１０図のＰｅ２１０−１は、基本ブロックデ
ータＡ及び検索用ブロックデータＢ１が入力され、演算
が終わると、その基本ブロックデータＡに対するベクト
ル候補地Ｄ＝−３，にｉ＝８の演算を終了し、その次の
列の入力と共に次の基本ブロックデータＡに対するベク
トル候補地ｐ＝−３，ｇ＝−８の演算を開始する。この
ように次々に、次のブロックの各Ｐｅ２１０−１〜２１
０−７に割り振られたベクトル候補地の演算を行ってゆ
く。そのため、ある基本ブロックの検索用のブロックデ
ータＢ１の入力データが終了しても、次の基本ブロック
の検索用ブロックデータＢ１の入力データを始めからへ
カする必要がなく、入力データが終了した次の列を連続
的に入力することができる。

このように、基本ブロックデータＡ、検索用ブロックデ
ータＢ１ともに走査方向に逆戻りすることなく、連続し
て入力することによって、動きベクトルが次々に出力さ
れる。従って、極めて効率的に各ブロックに対する動き
ベクトルを求めることができる。

第２の実施例 第１６図は、本発明の第２図の実施例を示すもので、第
１図中のＰＵの構成ブロック図である。

このＰＵでは、各Ｐｅ２１０−２〜２１０−７の入力デ
ータを遅延させる遅延回路２２０−’Ｉａ〜２２０−６
８を１段追加し、各２段設けている。

そして、第１４図（Ｃ＞に示した検索用ブロックデータ
Ｂ２を用い、第１０図と同様にデータを入力して動き補
償のための動きベクトル検出を行う。

その時のタイムチャートを第１７図に示す。

コノヨウニ、遅延回路２２０−１　ａ　〜２２０−６８
を追加したことで検索範囲が広がり、Ｘ方向が−６〜＋
６まで、Ｘ方向が−８〜＋７まで可能となる。しかし、
ベクトル候補地の誤差量は、計算するＰｅの数が変わら
ないので、間引かれたベクトル候補地の説明図である第
１８図に示すように、ちょうどＸ軸方向に、ベクトル候
補値演算が泡引かれた形になる。

この第２図の実施例では、動き補償のための動きベクト
ル検出を行う検索範囲を広くとるために、遅延回路２２
０−１ａ〜２２０−６８を付加している。しかし、実際
はＤＣＴ入カデカデータ本ブロックデータとのビット幅
が異なることが多いので、遅延回路２２０−１ａ　〜２
１０−７ａを付加することなく、検索範囲を広げること
も可能で必る。その構成例を、次の第３図の実施例で説
明する。

第３図の実施例 第１９図は、ＤＣＴ入カデカデー９幅本ブロックデータ
幅の２倍であると仮定した場合の、第１０図中の各遅延
回路２２０−１〜２２０−７の構成図である。

この遅延回路は、入力端子２２１ａ、２２１ｂ及び出力
端子２２２ａ、２２２ｂを有し、その間に、基本人力デ
ータ幅のにジスタ２２５，２２６を２つ設け、その前段
に、入力データを制御するセレクタ２２３．２２４を設
けた構成になってる。

ＤＣＴＣ−モード時２つのレジスタ２２５，２２６を上
位、下位に割り振る。つまり入力端子２２１ｂからＤＣ
Ｔ入カデカデータ位データが、入力端子２２１ａからＤ
ＣＴ入力データの上位データが入力し、セレクタ２２３
，２２４ではそのままレジスタ２２５．２２６に入力さ
れるように選択される。このモードでは、１クロック遅
れて出力するので、上記に示した実施例と同じ動作をす
る。ＭＶ検出モードでは、入力端子２２１ｂから基本ブ
ロックデータが入力されると、このデータはまずレジス
タ２２５に格納され、次にレジスタ２２６に格納れるよ
うにセレクタ２２３．２２４によってデータの流れがＩ
ＩＪＩＩされる。このようにレジスタ２２５，２２６を
２段通過しているので、２クロック遅れて出力する。こ
のようにして、Ｍ■検出モードでは、レジスタ２２５．
２２６を付加することなく検索範囲を広げ、ＤＣＴＣ−
モード時、レジスタ２２５，２２６によって遅延するこ
とがないので、今までと同じ速度で変換することができ
る。

また、この入力端子の前段にレジスタを１段設けること
によってベクトル候補地演算の間引かれた位置が］つず
つずれるので、先はど間引かれたベクトル候補地の演算
が可能となる。このようにして、入力端子の前段のレジ
スタの接設にセレクタを設け、入力データの遅延を制御
Ｉｌすることにより、１回では間引かれた形になるが、
２回データを流すことで、全ての場所のベクトル検圧が
可能となる。

里丘鳳の叉里廻 第２０図は、本発明の第４の実施例を示す画像符号化装
置の構成ブロック図である。

この画像符号化装置は第１図の符号化回路を用いて構成
されており、符号化されるデータ（現フレームデータ）
が格納されている規フレームメモ１ノ４００、ジグザグ
スキャン用の一時格納メモ１ノ４０１．１フレーム前の
データをこの装置内で符号化し復号したデータが格納さ
れている前フレームメモリ４０２、及び前フレームメモ
１ノ４０２データをフィルタ処理した後のデータが格納
されているフィルタ処理後格納メモリ４０３を備えてい
る。環フレームメモリ４．　Ｏ０１ＩＤＣＴ変換前のデ
ータを格納したメモリ４０ゴ、及び信号−〇−には、そ
れらのいずれか１つを選択するセレクタ４０４が接続さ
れている。

フィルタリング前のデータが格納された前フレームメモ
リ４．０２、及びフィルタリング後のデータが格納され
たフィルタ処理後格納メモリ４０３には、それらのいず
れか１つを選択するセレクタ４０５が接続されている。

このセレクタ４０５の出力側は、信号−〇−と共にセレ
クタ４０６．４０９にそれぞれ接続されている。セレク
タ４０４゜４０６の各出力側は、減算器４０７に接続さ
れ、該減算器４０７と前フレームメモリ４０２が符号化
回路４０８に接続されている。

符号化回路４０８は、集積化（ＬＳＩ等〉された第１図
の回路で構成されており、その出力側がセレクタ４０９
と共に加算器４１０に接続されている。加算器４１０の
出力側は、ジグザグスキャン用の一時格納メモ１）４１
１を介して、量子化回路４１２に接続され、ざらにその
量子化回路（Ｑ）４１２が、逆量子化回路（Ｑ−１＞４
１３を介してメモ１）４０１に接続されている。

次に、動作を説明する。

先ず、現フレームメモリ４００から、符号化するための
基本ブロックデータＡが読み出され、前フレームメモリ
４０２からは、動き補償を行うために該基本ブロックデ
ータＡに対応した検索用ブロックデータＢが読み出され
る。この時、セレクタ４０４は現フレームデータ（基本
ブロックデータＡ〉を選択すると共に、セレクタ４０６
，４０９は共に一〇−を選択する。そのため、符号化回
路４０８には、基本ブロックデータＡと検索用ブロック
データＢとがそのまま入力され、ＭＶモードにして移動
ベクトルが検出される。この移動ベクトルを基に動き補
償が行われたその部分のデータが、前フレームメモリ４
０２から読み出され、セレクタ４０５，４０６は前フレ
ームデータを選択すると共に、セレクタ４０４’、４０
９が共に一〇−を選択する。これにより、前フレームメ
モリ４０２のデータが符号化回路４０８に入力し、フィ
ルタモードでフィルタリングされる。その結果は、フィ
ルタ処理後格納メモリ４０３に格納される。

次に、セレクタ４０５，４０６により、フィルタをかけ
たデータとフィルタをかける前のデータとのいずれか一
方を選択し、セレクタ４０４によって選択された現フレ
ームメモリ４００のデータと共に、減算器４０７に入力
した債、その減算結果が符号化回路４０８に入力される
。この時、符号化回路４０８はＤＣＴモードとなってＤ
ＣＴ変換され、そのデータがメモリ４１１に一時的に格
納され、出力時にはジグザグスキャンで読み出される。

このメモリ４１１のデータは、量子化回路４１２により
量子化されて出力される。また、逆量子化回路４１３で
は、量子化回路４１２の出力データを逆量子化し、その
データがジグザグスキャンでメモリ４０１に書き込まれ
て一時的に格納される。このメモリ４０１のデータは、
セレクタ４０４によって選択され、セレクタ４０６が−
〇−を選択するので、減算器４０７を介して符号化回路
４０８に入力される。この時、符号化回路４０８は、Ｉ
Ｄ０丁モードとなってＩＤＣＴ変換され、セレクタ４０
５，４０９によって選択されたフィルタリング後のデー
タとフィルタリンク前のデータとのいずれか一方のデー
タと共に、加算器４１０で加算され、次のフレームを符
号化するのに必要なデータとして前フレームメモリ４０
２に格納される。

このように、符号化回路４０８を時分割にしてモードを
切り替え、ＭＶ検出、フィルタ、ＤＣＴ変換、及びＩＤ
ＣＴ変換として使用することにより、画像符号化装置の
構成を簡略化し、従来のものよりも、ハード量の削減化
と低コスト化が図れる。

なお、本発明は上記実施例に限定されず、第１図のＰＵ
２００−１〜２００−１６及びメモリ３０３．３０４の
数を入力データのビット数に応じて他の数に変形したり
、あるいは各ＰＵ２００１〜２００−１６の回路構成を
第１０図及び第１６図以外の構成に変形する等、種々の
変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、モード切
り替え可能なプロセッサユニットを用いてマトリクス演
算、及び動き補償の動きベクトル検出を行うので、多機
能化が図れると共に、回路構成の多くの部分を共用でき
、それによって回路構成の簡単化、ハード量の削減化、
及び低コストが可能となる。

さらに、本発明を、２次元のＤＣＴ時と、動き補償の動
きベクトル検出を行う回路に適用した場合、ＤＣＴ時の
マトリクス演算に２次のＢｏｏ↑ｈのアルゴリズムを用
いているので、ハード量が小さくなり、しかも動き補償
の動きベクトル検出も、例えば基本ブロックデータと検
索用のブロックデータを２度入力することによって全ブ
ロック領域の検索が可能となる。

さらにまた、本発明はＯＣＴモードの時、マトリクス演
算を行えるので、係数メモリを追加、あるいは変更する
ことにより、他のマトリクス演算も実行できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す符号化回路の構成
ブロック図、第２図は従来のテレビ会議用Ｃ０ＤＥＣの
構成ブロック図、第３図は第２図中のソース符号化回路
の構成図、第４図は従来の１次元ＤＣＨのデータフロー
を示す図、第５図は従来の２次元ＤＣＴの構成例を示す
図、第６図は従来の２次Ｂ○○↑ｈを用いた１行分のマ
トリクス演算回路の構成図ブロック図、第７図は第６図
中のｐｅの構成図ブロック図、第８図（ａ）〜（Ｃ）は
従来の動きベクトル検出の説明図、第９図は従来の画像
符号化装置の構成図ブロック図、第１０図は第１図中の
ＰＵの構成図ブロック図、第１１図は第１０図中のｐｅ
の構成図ブロック図、第１２図は第１図のメモリのデー
タ入出力を示す図、第１３図は第１図のＤＣＴＣ−モー
ド時Ｕ内ツタイムチャート第１４図（ａ’）〜（Ｃ）は
第１図の基本ブロックと検索用ブロックを示す図、第１
５図は第１図のＭＶ検出モード時のＰＵ内ツタイムチャ
ート第１６図は本発明の第２の実施例を示す第１図中の
ＰＵの構成ブロック図、第１７図は第１６図におけるＭ
Ｖ検出モードのレジスタ２段構成時のタイムチャート、
第１８図は第１６図における間引かれたベクトル候補地
を示す図、第１９図は第３の実施例を示す第１図中の遅
延回路の構成図、第２０図は本発明の第４の実施例を示
す画ｇｉ処理装置の構成ブロック図である。 ２００−１〜２００−１６・・・プロセッサユニット（
ＰＵ）　、２１０−１〜２１０−７・・・第１の演算回
路（Ｐｅ）、２１３・・・係数メモリ、２１４・・・バ
レルシフタ、２１５・・・符号反転器、２１６・・・絶
対値差分器、２１７・・−累積加算器、２２０−１〜２
２０−１３，２２０−１ａ　〜２２０−６ａ−・・遅延
回路（Ｒｅ＞、２２３．２２４−・・セレクタ、２２５
．２２６・・・レジスタ、２３１・・・第２の演算回路
（ＡＵ＞、３００−１〜３００−１７・・・セレクタ、
３０３，３０４・・−メモリ、３０５・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、１フレーム内を複数のブロックに分割し、その現ブ
   ロックと他のフレームとの比較によつて動画像の符号化
   を行う装置内の動きベクトル検出とマトリクス変換を行
   う符号化方式において、制御信号により、評価関数値あ
   るいは少なくとも数ビットの乗算を行ってその乗算結果
   を累積加積する複数の第１の演算回路と、 入力データを遅延させて前記第１の演算回路へ与える複
   数の遅延回路と、 前記各第１の演算回路の演算結果を累積加算する第２の
   演算回路とを、 有するプロセッサユニットを複数段設け、 マトリクス演算時には、前記第１の演算回路を用い、２
   次のブース法により展開されたマトリクス係数２桁分の
   乗算を行ってその乗算結果を累積加算し、その累積加算
   結果を前記第２の演算回路によつて桁合わせを行いなが
   ら累積加算を行い、前記各プロセッサユニットにおいて
   演算結果となるマトリクスの各要素を求め、 動き補償の動きベクトル検出時には、前記遅延回路によ
   つて前記現ブロックのデータを遅延させ、前記第１の演
   算回路により、各ベクトルに対する評価関数値を求める
   ことを特徴とする符号化方式。 ２、請求項１記載の符号化方式において、 前記複数段のプロセッサユニットと、前記マトリクス演
   算時において前記第２の演算回路の演算結果を格納する
   メモリと、前記動き補償の動きベクトル検出時において
   前記各第１の演算回路の演算結果を比較して動きベクト
   ルの最適値を検出する比較器とを用い、 モードを切り替えることによつて前記マトリクス演算ま
   たは前記動きベクトルの検出を行う符号化方式。 ３、請求項１記載の符号化方式において、 前記マトリクス演算時に、前記遅延回路により前記入力
   データを遅延させて前記各第１の演算回路の演算結果を
   時間的にずらして出力する符号化方式。 ４、請求項１記載の符号化方式において、 前記各第１の演算回路内に、検索用ブロックの１走査の
   画素数と同数の遅延回路を設け、前記動きベクトル検出
   時に前記現ブロックのデータを前記第１の演算回路間に
   複数の該遅延回路を配置し動きベクトルの検出範囲を拡
   大する符号化方式。 ５、請求項１記載の符号化方式において、 前記第１の演算回路は、モード切り替えの制御信号によ
   つて制御される係数メモリと、前記係数メモリ内のデー
   タによって制御されるバレルシフタ及び符号反転器と、
   絶対値差分器と、累積加算器とを有し、 前記マトリクス演算時には、入力データを前記バレルシ
   フタ及び符号反転器で処理し、その処理したデータを前
   記累積加算器で累積加算し、前記動きベクトル検出時に
   は、前記絶対値差分器の出力を前記累積加算器で累積加
   算する符号化方式。 ６、請求項２記載の符号化方式において、 前記複数段のプロセッサユニットにより１次元の直交変
   換を行ってその結果を前記メモリに格納し、更にそのメ
   モリの内容に対し前記プロセッサユニットで直交変換を
   行つて２次元の直交変換結果を求める符号化方式。 ７、請求項３記載の符号化方式において、 ２次のブース法によつて展開して割り振られた前記第１
   の演算回路を用い、該第１の演算回路の割り振られた次
   数の低い方から順に演算結果を出力し、 前記第２の演算回路ではそれまでの累積加算結果を下位
   の方向に２ビットシフトして累積加算を行う符号化方式
   。 ８、請求項４記載の符号化方式において、 前記遅延回路内に、遅延量を制御するセレクタを設け、
   そのセレクタを用いて前記第１の演算回路間の入力デー
   タの遅延数を数クロック又は１クロック遅らせる符号化
   方式。 ９、請求項８記載の符号化方式において、 前記各遅延回路を分割した２つのレジスタで構成し、 前記マトリクス演算時には、前記２つのレジスタにそれ
   ぞれ上位、下位のデータを格納して１クロック遅延する
   レジスタとして用い、 前記動きベクトル検出時には、前記２つのレジスタを直
   列接続して２クロック遅延するレジスタとして用いる符
   号化方式。 １０、請求項９記載の符号化方式において、前記各遅延
   回路内の入力段に、レジスタ及びセレクタを設けて入力
   データを１クロックだけ遅延させる符号化方式。