JPH0468557A - Semiconductor device and molding die thereof - Google Patents

Semiconductor device and molding die thereof

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JPH0468557A
JPH0468557A JP18178290A JP18178290A JPH0468557A JP H0468557 A JPH0468557 A JP H0468557A JP 18178290 A JP18178290 A JP 18178290A JP 18178290 A JP18178290 A JP 18178290A JP H0468557 A JPH0468557 A JP H0468557A
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JP
Japan
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chip
resin
semiconductor device
lead frame
mold
Prior art date
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Pending
Application number
JP18178290A
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Japanese (ja)
Inventor
Tomoko Tono
朋子 東野
Asao Matsuzawa
朝夫 松澤
Fujio Ito
富士夫 伊藤
Takafumi Nishida
隆文 西田
Shunji Koike
俊二 小池
Hiromichi Suzuki
博通 鈴木
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

PURPOSE:To uniformize the filling speed of resin material in a mold at any area in a package by providing a flow control means which uniformizes the flow of the resin in the package when molding. CONSTITUTION:A lead frame 7 has irregular spaces between inner leads 10 and wide spaces and narrow spaces are mixedly present. In order to fix the spaces, projecting dummy patterns 11 (projecting bodies) are provided as flow control means on the part of the inner leads 10, where wide space is generated. Resin material 5 flows at the same speed at any part by fixing the space between inner leads 10, and since the material does not partly penetrate the lead frame 7 vertically, the resin material 5 flows at the top and bottom of a substrate 2 at the same speed. As a result, no void is generated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置用パッケージの構造技術及び金型技
術1、特に、マルチチップを搭載した大型基板をトラン
スファーモールドにより封止するために用いて効果のあ
る技術に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to structural technology and mold technology 1 for packages for semiconductor devices, particularly for use in sealing large substrates on which multi-chips are mounted by transfer molding. It's about techniques that work.

〔従来の技術〕[Conventional technology]

高機能化及び小型化が要求される電子装置では、表面実
装によるLSI(大規模集積回路)を用いて対処してい
るが、多ビン化によってパッケージ面積がチップ面積の
数倍〜数十倍にもなり、装置メーカーの要求を満足する
には限界がある。また、パッケージサイズが大きくなる
ことによって、インナーリードが長くなり、浮遊容量や
インダクタンスが増大し、高速動作が難しくなる。
Electronic devices that require higher functionality and smaller size use surface-mounted LSIs (large-scale integrated circuits), but increasing the number of bins increases the package area from several times to several tens of times the chip area. However, there are limits to meeting the demands of equipment manufacturers. Furthermore, as the package size increases, inner leads become longer, stray capacitance and inductance increase, and high-speed operation becomes difficult.

そこで、マルチチップモジュールが注目されている。こ
れは小型基板(ドーターボード)などに複数の裸のLS
Iチップを実装し、これらLSIチップを種々の封止手
段によって封止している。
Therefore, multi-chip modules are attracting attention. This is multiple bare LS on a small board (daughter board) etc.
I chips are mounted, and these LSI chips are sealed using various sealing means.

この封止手段としては、例えば、複数のLSIチップを
リードフレームのグイ・パッドに載せた後、トランスフ
ァーモールドにより封止を行っている。
As this sealing means, for example, a plurality of LSI chips are placed on a lead frame pad and then sealed by transfer molding.

なお、この種の技術に関しては、例えば、「日経マイク
ロデバイスJ 1989年12月号、32頁〜40頁に
記載がある。
Note that this type of technology is described, for example, in "Nikkei Microdevice J, December 1989 issue, pages 32 to 40.

ところで、本発明者は、トランスファーモールドによる
マルチチップモジュールの封止時のボイド発生の問題に
ついて検討した。
By the way, the present inventor studied the problem of void generation when sealing a multi-chip module by transfer molding.

以下は、本発明者によって検討された技術であり、その
概要は次の通りである。
The following are the techniques studied by the present inventor, and the outline thereof is as follows.

スナワチ、マルチチップ・モジニールのモールド工程は
、第9図に示すように、複数の子ツブ1が搭載された基
板2 (又は、タブ)を金型3内に配設し、金型3のゲ
ート口4からレジン材5を金型3内へ注入することによ
り行われる。
As shown in FIG. 9, the molding process for Sunawachi and multi-chip modules involves disposing a substrate 2 (or tab) on which a plurality of child tubes 1 are mounted in a mold 3, and This is done by injecting the resin material 5 into the mold 3 through the port 4.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、前記の如くマルチチップをトランスファーモー
ルドによって封止するパッケージ構造においては、レジ
ン材の充填スピードが金型内の上側と下側、あるいは部
分的に速度差が生じるため、第9図に示すように、ボイ
ド6を生じて不良品になる。この結果、製品歩留まりを
低下させることが本発明者によって見い出された。
However, in the package structure in which multi-chip is sealed by transfer molding as described above, there is a difference in the filling speed of the resin material between the upper and lower parts of the mold, or in some parts, as shown in Fig. 9. Then, voids 6 are generated, resulting in a defective product. The inventor has discovered that as a result, the product yield is reduced.

この原因には、マルチチップ化により半導体装置が大型
化し、これに伴ってパッケージの応力を高める必要から
レジンの粘性を高くせねばならず、このために金型内を
レジンが流れ難くなっていることにある。
The reason for this is that semiconductor devices have become larger due to multi-chip technology, and as a result, it is necessary to increase the stress on the package, which requires increasing the viscosity of the resin, which makes it difficult for the resin to flow inside the mold. There is a particular thing.

そこで、本発明の目的は、モールドにおけるレジン材の
充填速度がパッケージ内の全域で均一にすることのでき
る技術を提供することにある。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a technique that can make the filling speed of resin material in a mold uniform throughout the entire package.

本発明の前記目的と新規な特徴は、本明細書の記述及び
添付図面から明らかになるであろう。
The above objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
A brief overview of typical inventions disclosed in this application is as follows.

すなわち、リードフレームに半導体チップを搭載し、そ
のパッドと前記リードフレームのインナーリードとをボ
ンディングワイヤなどで接続し、これらをレジンによっ
てモールドした半導体装置であって、モールド時のパッ
ケージ内のレジンの流れを均一化する流れ規制手段を設
けるようにしている。
In other words, it is a semiconductor device in which a semiconductor chip is mounted on a lead frame, its pads are connected to inner leads of the lead frame using bonding wires, and these are molded with resin, and the flow of resin inside the package during molding is A flow regulating means is provided to equalize the flow.

〔作用〕[Effect]

上記した手段によれば、モールド時に金型内を流れるレ
ジンの流れは、基板あるいはタブの上側と下側の間で生
じる差、及び部分的に生じる速度差が低減される。した
がって、レジンの充填速度はパッケージ内の全域におい
て均一化され、ボイドを発生することがない。
According to the above-described means, the difference in the flow of resin inside the mold during molding between the upper and lower sides of the substrate or the tab, and the difference in speed that occurs locally are reduced. Therefore, the resin filling speed is uniform throughout the package, and no voids are generated.

〔実施例1〕 第1図は本発明の第1実施例を示す平面図である。[Example 1] FIG. 1 is a plan view showing a first embodiment of the present invention.

リードフレーム7は、リード部と半導体チップの搭載さ
れた基板2(基板2を設けずにタブ上に直接半導体チッ
プを実装する場合もある)の実装領域とを有し、チップ
1上のポンディングパッド8とリード部とがボンディン
グワイヤ9によって接続される。
The lead frame 7 has a lead portion and a mounting area for a substrate 2 on which a semiconductor chip is mounted (the semiconductor chip may be mounted directly on the tab without providing the substrate 2), and has a bonding area on the chip 1. The pad 8 and the lead portion are connected by a bonding wire 9.

通常、リードフレーム7は、インナーリード10間に不
規則な隙間を有している。したがって隙間は、広い部分
と狭い部分が混在している。このため、レジン材5を供
給した場合、部分的に流通速度が変化し、これがボイド
発生の原因になっている。
Usually, the lead frame 7 has irregular gaps between the inner leads 10. Therefore, the gap is a mixture of wide parts and narrow parts. For this reason, when the resin material 5 is supplied, the flow rate changes partially, which causes voids to occur.

そこで、本発明では、インナーリード10の隣接間の隙
間を一定にするため、従来、幅広の空間が生じていた部
分のインナーリード10の各々に流れ規制手段としての
突起状のダミーパターン11 (突状体)を設けるよう
にしたものである。このダミーパターン11を設けるこ
とにより、インナーリード10間の隙間が一定になり、
レジン材5がどの部分にふいても均一な速度で流れ、リ
ードフレーム7の上下間を部分的に突き抜けたりするこ
とがなく、基板2の上下をレジン材5は均一の速度で流
れる。この結果、第7図に示したようなボイド6を生じ
ることがない。
Therefore, in the present invention, in order to make the gap between adjacent inner leads 10 constant, a protrusion-like dummy pattern 11 (protrusion) is provided as a flow regulating means on each inner lead 10 in a portion where conventionally a wide space has occurred. It is designed to have a shape (shaped body). By providing this dummy pattern 11, the gap between the inner leads 10 becomes constant,
No matter where the resin material 5 is wiped, it flows at a uniform speed and does not partially penetrate between the top and bottom of the lead frame 7, and the resin material 5 flows at a uniform speed above and below the substrate 2. As a result, voids 6 as shown in FIG. 7 are not generated.

〔実施例2〕 第2図は本発明の第2実施例を示す平面図である。[Example 2] FIG. 2 is a plan view showing a second embodiment of the invention.

前記実施例がインナーリード10にダミーパターン11
を設けていたのに対し、本実施例は基板2 (またはタ
ブ)側に前記ダミーパターン11と同一の機能を有する
突起12(突状体)を設けるようにしたところに特徴が
ある。
The above embodiment has a dummy pattern 11 on the inner lead 10.
In contrast, this embodiment is characterized in that a protrusion 12 (protrusion) having the same function as the dummy pattern 11 is provided on the substrate 2 (or tab) side.

この実施例によれば、前記実施例と同一の効果が得られ
、ボイド6の発生を防止することができる。
According to this embodiment, the same effects as in the previous embodiment can be obtained, and the generation of voids 6 can be prevented.

〔実施例3〕 第3図は本発明の第3実施例を示す断面図である。第3
図では、モールド完了後の半導体装置を幅方向に切断し
た状態を示している。
[Embodiment 3] FIG. 3 is a sectional view showing a third embodiment of the present invention. Third
The figure shows a state in which the semiconductor device is cut in the width direction after molding is completed.

本実施例は、基板2 (およびタブ)の複数箇所に貫通
孔13を設けるようにしたところに特徴がある。第7図
に示したように、基板2は片面にチップなどの部品が搭
載されているために凹凸を有し、他面はほぼ平坦な状態
にある。したがって、金型3内を流れるレジン材5は、
基板2の上側が速く、下側が遅くなり、この速度差のた
めにボイド6を発生することは上記した通りである。
This embodiment is characterized in that through holes 13 are provided at multiple locations on the substrate 2 (and tabs). As shown in FIG. 7, the substrate 2 has unevenness on one side because components such as chips are mounted thereon, and the other side is substantially flat. Therefore, the resin material 5 flowing inside the mold 3 is
As described above, the upper side of the substrate 2 is faster and the lower side is slower, and this speed difference generates the void 6.

そこで、本実施例は、速度の速い方から遅0方ヘレジン
材5の一部が流入できるように貫通孔13(流れ規制手
段)を設け、金型3内の上側と下側のレジン材5の流れ
が均一になるようにしたものである。本実施例を用いる
場合、前記各実施例を併用することもできる。
Therefore, in this embodiment, a through hole 13 (flow regulating means) is provided so that a part of the resin material 5 can flow from the faster side to the slower side. This is to ensure that the flow is uniform. When using this embodiment, each of the above embodiments can also be used in combination.

〔実施例4〕 第4図は本発明の第4実施例を示す正面図であり、その
平面図を示したのが第5図である。
[Embodiment 4] FIG. 4 is a front view showing a fourth embodiment of the present invention, and FIG. 5 is a plan view thereof.

基板2に実装されたチップ1は厚みがあるため、水平方
向から流れてきたレジン材5は、チップ1の側壁に突き
当たって流速が変化(遅くなる)し、両側に回り込むよ
うに流れる。この両側を流れるレジン材5は、チップ1
に衝止して流れが遅くなっている。
Since the chip 1 mounted on the substrate 2 is thick, the resin material 5 flowing from the horizontal direction hits the side wall of the chip 1, changes the flow velocity (slows down), and flows around both sides. The resin material 5 flowing on both sides of the chip 1
The flow has slowed down due to the impact.

そこで、本実施例は、チップ1の側壁のゲート口4に直
交するコーナ部の基板2 (またはタブ)に“フ”の字
形あるいは“へ”の字形の溝14を形成し、レジン速度
に大きな変化が生じないようにしたものである。なお、
第5図に示すように、溝14はゲート口4に対し両側部
になるように形成する。
Therefore, in this embodiment, a groove 14 in the shape of a "F" or "F" is formed in the corner part of the substrate 2 (or tab) on the side wall of the chip 1 perpendicular to the gate opening 4, thereby increasing the resin speed. This is to prevent any changes from occurring. In addition,
As shown in FIG. 5, the grooves 14 are formed on both sides of the gate opening 4. As shown in FIG.

あるいは、第6図(正面図)及び第7図(平面図)に示
すように、三角柱形の部材をチップ側壁のゲート口4に
対向する側のコーナ部に横置きに接合し、基板2上に突
起15(流れ規制手段)が形成されるようにしたもので
ある。
Alternatively, as shown in FIG. 6 (front view) and FIG. 7 (top view), a triangular prism-shaped member is horizontally joined to the corner of the side wall of the chip opposite to the gate opening 4, and A protrusion 15 (flow regulating means) is formed on the.

第6図の構成では、ゲート口4から流入したレジン材5
が一方の突起15の傾斜面に乗り上げ、そのままチップ
1の上面を流れ、さらに他方の傾斜面を流れ落ちる。こ
れにより、レジン材5に急速な速度変化は生ぜず、金型
3内のレジン材5の流れを均一にすることができる。
In the configuration shown in FIG. 6, the resin material 5 flowing from the gate port 4
The liquid rides on the slope of one of the protrusions 15, flows directly over the top surface of the chip 1, and then flows down the other slope. Thereby, rapid speed changes do not occur in the resin material 5, and the flow of the resin material 5 within the mold 3 can be made uniform.

〔実施例5〕 第8図は本発明にかかる金型及び半導体装置の製造途中
を示す断面図である。
[Embodiment 5] FIG. 8 is a sectional view showing a mold and a semiconductor device according to the present invention in the middle of manufacturing.

前!己各実施例においては、いずれもゲート口4を横位
置に1つだけ設け、レジン材5を1方向からのみ流入さ
せるものとしたが、第8図に示すように、金型3の上下
などに複数個のゲート口16を設け、同時に複数箇所か
ら注入することも可能である。
Before! In each of the embodiments, only one gate port 4 was provided in the horizontal position, and the resin material 5 was allowed to flow in only from one direction, but as shown in FIG. It is also possible to provide a plurality of gate ports 16 and simultaneously inject from a plurality of locations.

このようにすれば、レジンの移動長さが短くなり、レジ
ン速度の遅速が低減され、レジン材5を均一な速度で流
すことができる。
In this way, the moving length of the resin is shortened, the slow speed of the resin is reduced, and the resin material 5 can be flowed at a uniform speed.

以上、本発明者によってなされた発明を実施例に基づき
具体的に!!胡したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。
The above is a concrete explanation of the invention made by the present inventor based on examples! ! However, it goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.

例えば、上記実施例では、トランスファーモールドにつ
いて示したが、ポツティングモールドに対しても本発明
を適用できることは言うまでもない。
For example, in the above embodiment, a transfer mold was shown, but it goes without saying that the present invention can also be applied to a potting mold.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
Among the inventions disclosed in this application, the effects obtained by typical ones are as follows.

すなわち、リードフレームに半導体チップを搭載し、そ
のパッドと前記リードフレームのインナーリードとをボ
ンディングワイヤなどで接続し、これらをレジンによっ
てモールドした半導体装置であって、モールド時のパッ
ケージ内のレジンの流れを均一化する流れ規制手段を設
けるようにしたので、レジンの充填速度はパッケージ内
の全域において均一化され、ボイドを発生することがな
い。
In other words, it is a semiconductor device in which a semiconductor chip is mounted on a lead frame, its pads are connected to inner leads of the lead frame using bonding wires, and these are molded with resin, and the flow of resin inside the package during molding is Since the flow regulating means is provided to make the flow uniform, the resin filling speed is made uniform over the entire area within the package, and no voids are generated.

【図面の簡単な説明】[Brief explanation of the drawing]

第1I!lは本発明の第1実施例を示す平面図、第2図
は本発明の第2実施例を示す平面図、第3図は本発明の
第3実施例を示す断面図、第4図は本発明の第4実施例
を示す正面図、第5図は第4図の実施例の平面図、 第6図は第4実施例の他の例を示す正面図、第7図は第
6図の実施例の平面ズ、 第8図は本発明に係る金型及びモールド中の半導体装置
を示す断面図、 第9図は従来のパッケージ構造によるボイド発生の様子
を示す断面図である。 1・・・チップ、2・・・基板、3・・・金型、4・・
・ゲート口、5・・・レジン材、6・・・ボイド、7・
・・リードフレーム、8・・・ポンディングパッド、9
・・・ボンディングワイヤ、10・・・インナーリード
、11 ・・・ダミーパターン、12.15・・・突起
、13・・・貫通孔、14・・・溝、16・・・ゲート
口。 代理人  弁理士 筒 井 大 和 第1図 第3図 第7図
1st I! 1 is a plan view showing the first embodiment of the invention, FIG. 2 is a plan view showing the second embodiment of the invention, FIG. 3 is a sectional view showing the third embodiment of the invention, and FIG. 5 is a plan view of the embodiment of FIG. 4, FIG. 6 is a front view of another example of the fourth embodiment, and FIG. 7 is a plan view of the embodiment of FIG. FIG. 8 is a sectional view showing a mold according to the present invention and a semiconductor device in the mold, and FIG. 9 is a sectional view showing how voids occur in a conventional package structure. 1...Chip, 2...Substrate, 3...Mold, 4...
・Gate opening, 5...Resin material, 6...Void, 7.
...Lead frame, 8...Ponding pad, 9
...Bonding wire, 10...Inner lead, 11...Dummy pattern, 12.15...Protrusion, 13...Through hole, 14...Groove, 16...Gate opening. Agent Patent Attorney Daiwa Tsutsui Figure 1 Figure 3 Figure 7

Claims (1)

【特許請求の範囲】 1、リードフレームに半導体チップを搭載し、そのパッ
ドと前記リードフレームのインナーリードとをボンディ
ングワイヤなどで接続し、これらをレジンによってモー
ルドした半導体装置であって、モールド時のパッケージ
内のレジンの流れを均一化する流れ規制手段を設けたこ
とを特徴とする半導体装置。 2、前記流れ規制手段は、前記チップを搭載した基板ま
たはタブ、あるいは前記インナーリードに設けた突状体
であることを特徴とする請求項1記載の半導体装置。 3、前記流れ規制手段は、前記チップの両側に添って該
チップを搭載する部材に設けられた溝または突起である
ことを特徴とする請求項1記載の半導体装置。 4、前記流れ規制手段は、前記チップを搭載した基板お
よびタブを貫通する孔を設けたものであることを特徴と
する請求項1記載の半導体装置。 5、リードフレームに半導体チップを搭載し、そのパッ
ドと前記リードフレームのインナーリードとをボンディ
ングワイヤなどで接続し、これらをレジンによってモー
ルドする半導体装置のモールド用金型であって、そのレ
ジンの注入を行うゲート口を上、下に複数個設けたこと
を特徴とする半導体装置のモールド用金型。
[Claims] 1. A semiconductor device in which a semiconductor chip is mounted on a lead frame, the pads of the semiconductor chip are connected to inner leads of the lead frame using bonding wires, and these are molded with resin. A semiconductor device characterized by being provided with flow regulating means for uniformizing the flow of resin within a package. 2. The semiconductor device according to claim 1, wherein the flow regulating means is a protrusion provided on a substrate or a tab on which the chip is mounted, or on the inner lead. 3. The semiconductor device according to claim 1, wherein the flow regulating means is a groove or a protrusion provided on a member on which the chip is mounted along both sides of the chip. 4. The semiconductor device according to claim 1, wherein the flow regulating means is provided with a hole passing through the substrate and the tab on which the chip is mounted. 5. A mold for molding a semiconductor device in which a semiconductor chip is mounted on a lead frame, its pads and inner leads of the lead frame are connected with bonding wires, etc., and these are molded with resin, and the resin is injected into the mold. A mold for molding a semiconductor device, characterized by having a plurality of gate openings at the top and bottom for performing the process.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1094257C (en) * 1996-10-04 2002-11-13 三星电子株式会社 Package of semiconductor device
JP2010186831A (en) * 2009-02-10 2010-08-26 Toshiba Corp Semiconductor device

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