JPH0462647A - Memory controller - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、拡張用メモリボードに接続のメモリに対して
情報の読み/書きを行うメモリ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory control device that reads and writes information to and from a memory connected to an expansion memory board.
[従来の技術]
近年、レーザビームプリンタに代表されるようなページ
プリンタ、すなわちホストコンピュータやワードプロセ
ッサ等のホスト装置から出力される印字データまたは印
字プログラムに基づき、1ページごとに出力すべき画像
データを生成してプリント動作を行うことを特徴とする
ページプリンタが普及してきた。そのページプリンタは
主に画像形成コントローラとプリンタエンジンにより構
成される。画像形成コントローラはホスト装置から出力
される印字データまたは印字プログラムによりビットマ
ツプの画像データを生成し、プリンタエンジン(画像出
力部)への画像データの出力制御を行う。プリンタエン
ジンは画像形成コントローラから出力される画像データ
に基づき、レーザ光により感光体上に露光させて画像形
成を行った後、トナーの現像、用紙への転写および定着
のシーケンスによってプリントを実行する。[Prior Art] In recent years, page printers such as laser beam printers, i.e., image data to be output for each page, are produced based on print data or a print program output from a host device such as a host computer or word processor. Page printers that are characterized by generating and printing information have become popular. The page printer is mainly composed of an image forming controller and a printer engine. The image forming controller generates bitmap image data based on print data or a print program output from the host device, and controls the output of the image data to a printer engine (image output unit). Based on the image data output from the image forming controller, the printer engine forms an image by exposing the photoreceptor to laser light, and then performs printing through a sequence of toner development, transfer to paper, and fixing.
前者の画像形成コントローラは、ポストスクリプト(P
ostScript)等の記述言語で記述された印字デ
ータを扱うものが主流となってきている。画像形成コン
トローラは、一般的に上記ページ記述言語の印字データ
を高速に処理するマイクロプロセッサと、1ペ一ジ分の
画像メモリを含むRAM 。The former image forming controller uses Postscript (P
ostScript) and other descriptive languages have become mainstream. The image forming controller generally includes a microprocessor that processes print data in the page description language at high speed, and a RAM that includes image memory for one page.
制御プログラムを格納するコードROM 、フォントデ
ータを格納するフォントROM’ 、その他通信制御部
から構成される。It consists of a code ROM that stores control programs, a font ROM' that stores font data, and other communication control sections.
また、最近の画像形成コントローラにおいては、種々の
ページ記述言語やフォントデータをサポートする拡張R
OMを接続するためのインタフェース(I/F1部、あ
るいは上記RAMを増設して処理性能を向上させるため
の拡張RAM用のI/F部を有し、これらI/F部に上
記RAMやROMを搭載した拡張メモリボードないしI
Cメモリカードを接続可能する構成が多くなっている。In addition, recent image forming controllers support extended R, which supports various page description languages and font data.
It has an interface (I/F 1 part) for connecting the OM, or an I/F part for expansion RAM to improve processing performance by adding the above-mentioned RAM, and the above-mentioned RAM and ROM can be connected to these I/F parts. Installed expansion memory board or I
There are an increasing number of configurations that allow connection of C memory cards.
[発明が解決しようとする課題]
しかしながら、上記従来装置における画像形成コントロ
ーラの拡張ROM I/Fは、メモリの種類(コードR
OM 、フォントROMあるいはRAM)が一義的に固
定されたI/Fとなっており、また、各々I/Fに対す
る動作タイミング、すなわち、アクセス速度も固定され
ていた。このため、メモリの仕様が限定され、アクセス
タイミングの異なるメモリは接続することができないと
いう不便さが従来装置にはあった。[Problems to be Solved by the Invention] However, the expansion ROM I/F of the image forming controller in the conventional apparatus described above is limited to the type of memory (code R
OM, font ROM, or RAM) are uniquely fixed I/Fs, and the operation timing for each I/F, that is, the access speed, is also fixed. For this reason, the conventional device has the inconvenience that memory specifications are limited and memories with different access timings cannot be connected.
そこで、本発明の目的は、このような不具合を解消し、
拡張用メモリとして各種アクセス速度の異なるメモリを
接続し、情報の読み/書きを行うことの可能なメモリ制
御装置を提供することにある。Therefore, the purpose of the present invention is to eliminate such problems,
It is an object of the present invention to provide a memory control device capable of reading/writing information by connecting various types of memories with different access speeds as expansion memories.
[課題を解決するための手段]
このような目的を達成するために、本発明は、読み/書
きの速度が異なる1以上の拡張用メモリを脱着可能なメ
モリ接続手段と、該メモリ接続手段に接続された拡張用
メモリの種類を検出する検出手段と、該検出手段により
検出された拡張用メモリの種類に対応させて、当該拡張
メモリに対する読み/書きのための制御信号の発生タイ
ミングを可変設定するタイミング信号発生手段とを具え
たことを特徴とする。[Means for Solving the Problems] In order to achieve such an object, the present invention provides a memory connecting means to which one or more expansion memories having different read/write speeds can be attached and detached, and a memory connecting means to which one or more expansion memories having different read/write speeds can be attached. A detection means for detecting the type of the connected expansion memory, and variably setting the generation timing of a control signal for reading/writing to the expansion memory in accordance with the type of expansion memory detected by the detection means. The invention is characterized in that it comprises a timing signal generating means for generating a timing signal.
〔作 用1
本発明は、メモリ接続手段に接続された拡張用メモリの
種類を検出手段により検出し、メモリの種類に対応させ
て、読み/書きのための制御信号を可変設定する。この
ため、アクセス速度の異なるメモリを交換的に接続した
り、複数のアクセス速度゛の異なるメモリを接続するこ
とが可能となる。[Function 1] In the present invention, the type of expansion memory connected to the memory connection means is detected by the detection means, and control signals for reading/writing are variably set in accordance with the type of memory. Therefore, it is possible to connect memories with different access speeds interchangeably, or to connect a plurality of memories with different access speeds.
[実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は、本発明を適用したプリンタ制御装置の回路構
成を示すブロック図である。同図において、1はプリン
タ制御装置全体を統括的に制御する中央演算処理装置(
CPU)である。CPUIはホスト装置11からホスト
制御部2を通して入力される文字コード等の印字データ
または印字プログラムから、プリンタエンジン12へ出
力するための画像データを生成する。CPUIは、画像
データを生成終了後プリンタ制御部9を通してプリンタ
エンジン12との通信を行うことによりプリントを実行
する。FIG. 1 is a block diagram showing the circuit configuration of a printer control device to which the present invention is applied. In the figure, 1 is a central processing unit (central processing unit) that centrally controls the entire printer control device.
CPU). The CPUI generates image data to be output to the printer engine 12 from print data such as character codes or a print program input from the host device 11 through the host control unit 2 . After the CPUI finishes generating image data, it communicates with the printer engine 12 through the printer control unit 9 to execute printing.
2はホスト制御部であり、ホスト装置11とCPUIと
の間で通信制御を行う。3はタイミング信号発生部であ
り、CPUIからのアドレス指定とバス制御信号によっ
てコードROM5.フォントROM6. RAM?およ
び拡張ROMボード8のリード/ライト制御を行う。2 is a host control unit that controls communication between the host device 11 and the CPUI. 3 is a timing signal generator, which generates code ROM 5. Font ROM6. RAM? and performs read/write control of the expansion ROM board 8.
4は入出力インタフェース(Ilo)制御部であり、C
PUIのメモリ空間上に配置されたI10領域がCPU
Iよりアドレス指定された場合にアドレスの指定する次
の各々のI10部、すなわちホスト制御部2あるいはプ
リンタ制御部92表示制御部10を選択して、CPUI
との通信を可能にする。4 is an input/output interface (Ilo) control unit, and C
The I10 area located on the PUI memory space is
When the address is specified by I, select each of the following I10 units specified by the address, that is, the host control unit 2 or the printer control unit 92 and the display control unit 10, and select the CPU
enable communication with
5はコードROMであり、CPUIの動作を制御するプ
ログラムが格納されている。6はフォントROMであり
、テキスト文字を含む印字データから画像データを生成
する際に必要な文字フォント、すなわち、ビットマツプ
フォントまたはアウトラインフォントを格納する。A code ROM 5 stores a program for controlling the operation of the CPU. A font ROM 6 stores character fonts, ie, bitmap fonts or outline fonts, necessary when generating image data from print data including text characters.
7はRAMであり、CPUIのワーク領域として、かつ
、プリンタエンジンへ出力する1ペ一ジ分の画像データ
を格納するページバッファとして使用される。通常RA
M7はDRAMによって構成される。8は拡張ROMボ
ードであり、追加用のフォントデータあるいはフォント
データを格納するROMで構成されており、コネクタを
介してプリンタ制御装置と脱着自在に接続される。なお
、拡張ROMボード8は第1図(B)に示すように、ア
クセス速度の種類毎に接続位置が予め定められ、メモリ
の装着により接続ピンの電位変化を生じるIDコード専
用端子を有しており、メモリがプリンタ制御装置へ接続
されていることを示すIDA信号と、メモリの種類に対
応させたアクセス速度を規定する信号を発生するIDB
信号を発生する。拡張ROMボード8がメモリ接続手段
、検出手段として動作する。A RAM 7 is used as a work area for the CPUI and as a page buffer for storing one page worth of image data to be output to the printer engine. Normal RA
M7 is constituted by DRAM. Reference numeral 8 denotes an expansion ROM board, which is composed of additional font data or a ROM for storing font data, and is detachably connected to the printer control device via a connector. As shown in FIG. 1(B), the expansion ROM board 8 has a connection position determined in advance for each type of access speed, and has a dedicated ID code terminal that changes the potential of the connection pin when a memory is installed. and an IDB that generates an IDA signal indicating that the memory is connected to the printer control device and a signal specifying the access speed corresponding to the type of memory.
Generate a signal. The expansion ROM board 8 operates as a memory connection means and a detection means.
9はCPUIとプリンタエンジン12との間での通信制
御および画像データの出力タイミング制御を行うプリン
タ制御部である。10は表示部13へのデータ表示制御
および表示部スイッチ人力を行う表示制御部である。1
1はホストコンピュータやワードプロセッサなど印字デ
ータまたは印字プログラムを形成し出力するホスト装置
である。Reference numeral 9 denotes a printer control unit that controls communication between the CPUI and the printer engine 12 and controls the output timing of image data. Reference numeral 10 denotes a display control unit that controls data display on the display unit 13 and manually switches the display unit. 1
Reference numeral 1 denotes a host device such as a host computer or a word processor that forms and outputs print data or a print program.
12はプリンタ制御装置より出力される画像データを電
子写真プロセスにより露光・現像・転写・定着してプリ
ントアウトするプリンタエンジンである。13はプリン
タ制御装置やプリンタエンジンの動作状態を表示する表
示手段と操作スイッチからなる表示部である。Reference numeral 12 denotes a printer engine that exposes, develops, transfers, and fixes image data output from the printer control device using an electrophotographic process and prints out the image data. Reference numeral 13 denotes a display section consisting of display means and operation switches for displaying the operating status of the printer control device and printer engine.
本実施例ではCPHの指定するアドレスについて、上記
メモリに対するアドレスを第2図に示すように割当てて
いる。すなわち、アドレスの0000000H番地から
割込ベクタテーブルを含むコー)’ ROM5が配置さ
れ、以下、上位番地へ向かって、m、0OOOOOH番
地よりフォントROM6が、m2000000H番地よ
りROM7が、m3000000H番地より拡張ROM
ボード8が、m4000000H番地よりI10部が配
置されている。In this embodiment, addresses specified by the CPH are assigned to the memory as shown in FIG. That is, the code ROM5 containing the interrupt vector table is arranged starting from address 0000000H, and then, moving toward higher addresses, font ROM6 starts from address m, 0OOOOOH, ROM7 starts from address m2000000H, and expansion ROM starts from address m3000000H.
The I10 section of the board 8 is arranged starting from address m4000000H.
次に、上記構成における動作シーケンスを説明する。Next, the operation sequence in the above configuration will be explained.
ホスト装置11から出力されたホスト制御部2を通して
入力される印字データに基づき、CPUIは画像データ
を生成する。この後CPUIは生成の画像データをRA
M7中に配置されるページバッファへ書き込み(ライト
)する。この際、印字データがテキストの文字でコード
ある場合はフォントROM6により文字コードに一致す
るフォントデータを読取り(リード)して画像データを
生成する。Based on print data output from the host device 11 and input through the host control unit 2, the CPUI generates image data. After this, the CPUI sends the generated image data to RA
Write to the page buffer located in M7. At this time, if the print data is a text character and has a code, the font ROM 6 reads the font data that matches the character code to generate image data.
また、印字データ中の変換対象のフォントが接続の拡張
ROMボード8上の拡張ROMに存在する場合、CPU
Iは拡張ROMボード8の拡張ROMを読取り対象のメ
モリに指定し、この拡張ROMの中から、文字コードと
対応のフォントをリードする。CPUIは各々メモリに
対して第2図のメモリマツプに一致するようなメモリ配
置をしていることから、各々メモリ領域をアクセスする
アドレスがCPU1から出力された場合にタイミング信
号発生部3は各々メモリに対応するタイミング信号を出
力する。In addition, if the font to be converted in the print data exists in the expansion ROM on the connected expansion ROM board 8, the CPU
I specifies the expansion ROM of the expansion ROM board 8 as the memory to be read, and reads the character code and corresponding font from this expansion ROM. Since each CPUI has a memory arrangement that matches the memory map shown in FIG. 2, when an address for accessing each memory area is output from the CPU 1, the timing signal generating unit 3 Output the corresponding timing signal.
CPUIは1ペ一ジ分の画像データを生成終了後、プリ
ンタ制御部9を通してプリンタエンジン12ヘプリント
開始を指示する。プリンタ制御部9はプリンタエンジン
12から出力される垂直および水平同期信号に同期した
所定のタイミングで画像データをプリンタエンジンへ出
力する。CPUIはホスト装置との通信時および画像デ
ータ生成時の印刷装置各部の動作状態、さらにプリント
時におけるプリンタエンジンの動作状態、エラーが発生
した場合のエラー状態等を表示部13に表示する。この
とき上記状態情報が表示制御部lOを通して表示部13
へ出力される。また、CPUIは操作スイッチからのユ
ーザの指示入力を表示制御部11を通して入力し、プリ
ントモードの変更等の処理を行う。After the CPUI finishes generating image data for one page, it instructs the printer engine 12 to start printing through the printer control unit 9. The printer control unit 9 outputs image data to the printer engine at a predetermined timing synchronized with vertical and horizontal synchronization signals output from the printer engine 12. The CPUI displays on the display unit 13 the operating status of each part of the printing device during communication with the host device and image data generation, the operating status of the printer engine during printing, the error status when an error occurs, and the like. At this time, the above status information is transmitted to the display unit 13 through the display control unit IO.
Output to. Further, the CPUI inputs user instructions from the operation switches through the display control unit 11, and performs processing such as changing the print mode.
次に、第1図のタイミング信号発生部3の構成および動
作説明を行う。Next, the configuration and operation of the timing signal generator 3 shown in FIG. 1 will be explained.
本発明のタイミング信号発生手段として動作するタイミ
ング信号発生部3の回路構成を第3図に示す。FIG. 3 shows the circuit configuration of the timing signal generating section 3 which operates as the timing signal generating means of the present invention.
同図において、14はメモリセレクタであり、CPLI
Iからアドレスバス上に出力されるアドレスADH、ア
ドレスストローブ信号AS、 リード/ライト信号R
/Wに基づき、上述のメモリを選択(セレクト)する信
号をアクセス対象のメモリに出力する。本例ではコード
ROM5に対してC0DEC3をフォントROM6に対
してFONTC3信号、 RAM7に対してRAMC5
信号、拡張ROMタイミングジェネレータ19に対して
EXROM信号を出力する。In the same figure, 14 is a memory selector, and CPLI
Address ADH, address strobe signal AS, and read/write signal R output from I onto the address bus
/W, a signal for selecting the above-mentioned memory is output to the memory to be accessed. In this example, the C0DEC3 signal is sent to code ROM5, the FONTC3 signal is sent to font ROM6, and the RAMC5 signal is sent to RAM7.
signal, and outputs an EXROM signal to the expansion ROM timing generator 19.
また、クロックジェネレータ16から出力されるDRA
M (RAM7)へのリフレッシュ信号REFRESH
を入力する場合メモリセレクタ14はRAMC5信号を
出力する。15はマルチプレクサ(MIX)であり、ア
ドレスADHの下位2nビツトに対して、下位nビット
と上位nビットのアドレスを分離して入力し、上位nビ
ットはロー(Row)アドレスとして、下位nビットは
カラム(Columm)アドレスとしてMAババス出力
する。この場合、5ELCADR信号が出力されていれ
ば下位nビットを選択し、5ELCADR信号が出力さ
れていなければ上位nビットを選択する。In addition, the DRA output from the clock generator 16
Refresh signal REFRESH to M (RAM7)
When the memory selector 14 inputs the RAMC5 signal, the memory selector 14 outputs the RAMC5 signal. 15 is a multiplexer (MIX), which separates and inputs the address of the lower n bits and upper n bits to the lower 2n bits of the address ADH, the upper n bits are used as a row address, and the lower n bits are inputted. The MA bus is output as a column address. In this case, if the 5ELCADR signal is output, the lower n bits are selected, and if the 5ELCADR signal is not output, the upper n bits are selected.
16はクロックジェネレータであり、水晶発振器17よ
り入力される基本クロック信号に基づきメモリ制御クロ
ック信号M(:LKおよびCPUクロック信号CPUC
LK、 リフレッシュ信号REFRESHを生成する
。16 is a clock generator which generates a memory control clock signal M (:LK and a CPU clock signal CPUC) based on a basic clock signal inputted from a crystal oscillator 17.
LK, generates the refresh signal REFRESH.
なお、本例ではMCLK信号の周波数をCPUCLKの
周波数の2倍として出力している。Note that in this example, the frequency of the MCLK signal is output as twice the frequency of CPUCLK.
18はRAS/CASジェネレータであり、RAMC5
信号が出力されている場合、DRAMへの制御信号RA
Sm。18 is a RAS/CAS generator, RAMC5
If the signal is output, the control signal RA to the DRAM
Sm.
CAS[Il(mは任意、バンク数を表す)を生成する
とともに、MUX15に対してカラムColummアド
レスを選択するための5ELCADRを出力する。19
は拡張ROM用のタイミングジェネレータであり、メモ
リセレクタ14よりEXRQM信号が出力された場合、
第6図に示されるIDコードに対応するウェイト数をも
つタイミングのEXROMCS信号とイネーブル信号E
X’ROMENBとを出力する。It generates CAS[Il (m is arbitrary and represents the number of banks) and outputs 5ELCADR for selecting the column address to MUX15. 19
is a timing generator for expansion ROM, and when the EXRQM signal is output from the memory selector 14,
EXROMCS signal and enable signal E with timings that correspond to the ID code shown in FIG.
Outputs X'ROMENB.
20はパスオブザーバであり、各々メモリ、および、1
10部に対してのリードあるいはライト動作が完了した
とき、そのことを示すデータ転送アクノーリッジ信号D
TACKを生成し、CPUIへ出力する。パスオブザー
バ20は、各々メモリのセレクト信号C0DEC3,F
ONTC3,RAMC5およびIO制御部4より出力さ
れるrocs信号、さらに拡張ROMイネーブル信号E
XROMENBとを人力して、CPUCLKに同期して
上記データ転送アクノーリッジ信号DTACKを出力す
る。20 are path observers, each with memory and 1
When the read or write operation for the 10th copy is completed, a data transfer acknowledge signal D indicating that
Generate TACK and output to CPUI. The path observers 20 each receive memory select signals C0DEC3 and F.
rocs signal output from ONTC3, RAMC5 and IO control unit 4, and expansion ROM enable signal E
XROMENB is manually operated to output the data transfer acknowledge signal DTACK in synchronization with CPUCLK.
次に、第4図、第5図、第7図、第8図は第3図におけ
るタイミング信号発生部の動作タイミングを示したもの
である。第4図はコードROM5およびフォントROM
Bに対する動作タイミングを示す。Next, FIGS. 4, 5, 7, and 8 show the operation timing of the timing signal generator in FIG. 3. Figure 4 shows code ROM5 and font ROM
The operation timing for B is shown.
第4図に示すようにCPUIのバスサイクルは3CPL
IクロックT、〜T6の6ステートで実行される。As shown in Figure 4, the CPUI bus cycle is 3CPL.
It is executed in 6 states: I clock T, to T6.
CPLIIはT1〜T6までアドレスバスADR上にア
ドレスデータを出力し、■2〜T5の期間中AS信号を
出力する。メモリセレクタ4はAS信号が出力されてい
る期間中C0DECS信号またはFONTC5信号を出
力する。CPLII outputs address data on the address bus ADR from T1 to T6, and outputs an AS signal during the period from 2 to T5. The memory selector 4 outputs the CODECS signal or the FONTC5 signal while the AS signal is being output.
パスオブザーバ20はDTACK信号をT3の初めから
T6の途中まで出力することにより、バスサイクルが終
了することをCPt1lへ告知する。The path observer 20 notifies CPt1l that the bus cycle has ended by outputting the DTACK signal from the beginning of T3 to the middle of T6.
また、第5図はRAM7 (DRAM)に対する動作タ
イミングを示す。ADR上のアドレスデータがRAM領
域である場合に上記同様RAMC5信号がメモリセレク
タ14から出力される。RAS/CASジェネレータ1
8はT3初めにRAS信号を出力することによりMAバ
バス上ロー(Row)アドレスをストローブし、T3途
中で5ELCADR信号を出力してMAババス上カラム
(Columm)アドレスを出力する。そして、T4初
めに出力されるCASによりカラム(Columm)ア
ドレスをストローブする。なお、次の信号RAS、 C
ASおよびbPLL;へυバはl(AMにδ1百号炉出
力さnなくなるまで出力されている。また、DTACK
信号も第4図同様に出力される。Further, FIG. 5 shows the operation timing for RAM7 (DRAM). When the address data on the ADR is in the RAM area, the RAMC5 signal is output from the memory selector 14 as described above. RAS/CAS generator 1
8 strobes the row address on the MA bus by outputting the RAS signal at the beginning of T3, and outputs the 5ELCADR signal in the middle of T3 to output the column address on the MA bus. Then, the column address is strobed by the CAS output at the beginning of T4. In addition, the following signals RAS, C
AS and bPLL; υ is output to l(AM until δ1 reactor output is no longer available. Also, DTACK
Signals are also output in the same manner as in FIG.
次に、第6図は拡張ROMボード8が接続されている場
合に、IDコード端子中のIDBの値とバスサクルにお
いてCPUCLKのウェイト数との関係を示したもので
ある。Next, FIG. 6 shows the relationship between the value of IDB in the ID code terminal and the wait number of CPUCLK in the bus cycle when the expansion ROM board 8 is connected.
IDB=00の場合は第4図同様に3クロツクサイクル
で、IDB=01の場合はI CPUCLKのウェイト
をT4とT、の間に挿入した4クロツクサイクルでバス
サイクルを実行する。以下同様に、IDB=10の場合
は5クロツクサイクルで、IDB=11の場合は6クロ
ツクサイクルで実行される。第4図はIDB =00す
なわちウェイトサイクルが挿入されない場合の拡張RO
Mボードに対する動作タイミングを示し、第5図はID
B=01の場合、ウェイトサイクルでI CPUCLK
分だけ挿入された場合の動作タイミングを示している。When IDB=00, the bus cycle is executed in 3 clock cycles as in FIG. 4, and when IDB=01, the bus cycle is executed in 4 clock cycles with an I CPUCLK wait inserted between T4 and T. Similarly, when IDB=10, it is executed in 5 clock cycles, and when IDB=11, it is executed in 6 clock cycles. Figure 4 shows the extended RO when IDB = 00, that is, no wait cycle is inserted.
Figure 5 shows the operation timing for the M board.
If B=01, wait cycle I CPUCLK
The operation timing is shown when only the number of minutes is inserted.
第5図において、cputはDTACK信号を監視し、
T3でDTACK信号が出力されていない場合T4の後
自動的にウェイトサイクル(Tw:2個分)を挿入する
。ウェイトサイクルがI CPUCLK分挿入される場
合T4の初めてEXROMENB信号が出力され、次の
Twの初めからDTACK信号が出力される。In Figure 5, cput monitors the DTACK signal,
If the DTACK signal is not output at T3, wait cycles (Tw: 2) are automatically inserted after T4. When wait cycles are inserted for I CPUCLK, the EXROMENB signal is output for the first time at T4, and the DTACK signal is output from the beginning of the next Tw.
次に、本発明の第2の実施例を説明する。本例は拡張メ
モリボードとのインターフェースで、メモリボードの種
類および動作タイミングの種類をIDコード端子として
有するプリンタ制御装置のブロック図を第9図に示す。Next, a second embodiment of the present invention will be described. In this example, FIG. 9 shows a block diagram of a printer control device that interfaces with an extended memory board and has the type of memory board and the type of operation timing as an ID code terminal.
本図において第1図と同様の箇所には同一の符号を付し
詳細な説明を省略する。第9図において、3aはタイミ
ング信号発生部であり各々メモリに対する制御信号と、
RAM7および拡張メモリボード8aに対するメモリア
ドレスを出力する。8aは拡張メモリボードであり、拡
張メモリとしてコードROM 、フォントROMあるい
はRAMを搭載することができ、拡張するメモリの種類
と動作タイミングの種類をIDコード端子として有する
。In this figure, the same parts as in FIG. 1 are denoted by the same reference numerals, and detailed explanations are omitted. In FIG. 9, 3a is a timing signal generator, which generates control signals for the memory, and
Outputs memory addresses for RAM 7 and extended memory board 8a. Reference numeral 8a denotes an expansion memory board, which can be equipped with a code ROM, font ROM, or RAM as an expansion memory, and has an ID code terminal indicating the type of memory to be expanded and the type of operation timing.
拡張メモリボード8aは第10図のメモリマツプに示′
すように、アドレス開始番地としてm3A000000
H番地、 m3.000000H番地、m3coo00
00H番地がそれぞれコードROM 、フォントROM
、 RAMに対して配置されており、(:PUlより
アドレスバスA上に出力されるアドレスデータからアク
セス対象のメモリを識別し、そのメモリに応じた制御信
号を生成する。The expansion memory board 8a is shown in the memory map of FIG.
Set m3A000000 as the starting address so that
H address, m3.000000H address, m3coo00
Address 00H is code ROM and font ROM respectively.
, are arranged with respect to the RAM, and identify the memory to be accessed from the address data output from (:PUl onto the address bus A), and generate a control signal corresponding to that memory.
このような機能を有するタイミング信号発生部3aの構
成を第11図に示す。FIG. 11 shows the configuration of the timing signal generating section 3a having such a function.
同図において、14aはアドレスバスADR上のアドレ
スデータより各々メモリをセレクトする次の信号C0D
EC3,FONTCS、 RAMC5およびEXMEM
を出力するメモリセレクタである。15aは2nビツト
ADRAよりRAM (DRAM)のnビットのマルチ
プレクサアドレスMAを5ELCADR信号により生成
し、MAENB信号により出力するマルチプレクサMI
Xである。In the figure, 14a is the next signal C0D that selects each memory based on the address data on the address bus ADR.
EC3, FONTCS, RAMC5 and EXMEM
This is a memory selector that outputs . 15a is a multiplexer MI that generates an n-bit multiplexer address MA of RAM (DRAM) from the 2n-bit ADRA using the 5ELCADR signal and outputs it using the MAENB signal.
It is X.
21は拡張メモリ制御部であり、拡張メモリボード8a
より出力されるIDコード信号;すなわち、メモリの種
類を示すID倍信号OAと動作タイミングの種類を示す
ID信信号ID上を入力し、およびメモリセレクタ14
aより出力される拡張メモリセレクト信号EXMEMを
入力する。コードROMに対してアクセスの場合はEX
AC:S信号を、フォントROMにアクセスの場合はE
XBC3信号を、RAMにアクセスの場合はEXC(:
S信号を出力し、パスオブザーバ20に対してイネーブ
ル信号EXMENBを出力する。21 is an expansion memory control unit, which is an expansion memory board 8a.
The ID code signal outputted from the memory selector 14; that is, the ID multiplied signal OA indicating the type of memory and the ID signal ID indicating the type of operation timing are inputted to the memory selector 14.
The extended memory select signal EXMEM output from a is input. EX for access to code ROM
AC: S signal, E when accessing font ROM
XBC3 signal, EXC (:
S signal is output, and an enable signal EXMENB is output to the path observer 20.
22はRAM7および拡張メモリ(RAM)ボード8a
がセレクトされた場合にMOX15aの出力イネーブル
信号MAENBを生成するANDゲートであり、23は
NOTゲートである。24は出力イネーブル信号MAE
NBが出力されている期間中アドレスバスADRA上の
アドレスデータをアドレスバスADRB上へ出力するこ
とを禁止するステートバッファである。すなわち、RA
M7あるいは拡張メモリ(RAM)ボード8aがセレク
トされる場合はマルチプレクサMUX15aより出力さ
れるMA倍信号アドレスバスADRB上へ出力し、それ
以外の拡張メモリボード;コードROMあるいはフォン
トROMがセレクトされるとアドレスバスADRA上の
アドレスバスをアドレスADRB上へ出力する。22 is RAM 7 and expansion memory (RAM) board 8a
23 is an AND gate that generates the output enable signal MAENB of the MOX 15a when 23 is selected. 24 is the output enable signal MAE
This is a state buffer that prohibits the address data on the address bus ADRA from being output onto the address bus ADRB while NB is being output. That is, R.A.
When M7 or expansion memory (RAM) board 8a is selected, the MA double signal output from multiplexer MUX15a is output onto the address bus ADRB; when other expansion memory boards; code ROM or font ROM are selected, the address is output. Outputs the address bus on bus ADRA onto address ADRB.
次に、第12図は拡張メモリボード8aより出力される
IDコード信信号ID上メモリの種類との関係を示して
おり、IOコード信号IDBとメモリの動作タイミング
との関係は第6図と同様であり、ウェイトサイクルも第
8図と全く同様にT4とT5の間に挿入される。Next, FIG. 12 shows the relationship between the ID code signal ID output from the expansion memory board 8a and the type of memory, and the relationship between the IO code signal IDB and the memory operation timing is the same as in FIG. The wait cycle is also inserted between T4 and T5 in exactly the same way as in FIG.
以上説明したように、本実施例ではプリンタ制御装置に
増設する拡張メモリボードに対して、メモリの動作タイ
ミングを示すIDコード端子およびメモリの種類を示す
IDコード端子をもうけ、CPUより出力されるアドレ
スデータによって各々メモリを選択して、かつ、各々メ
モリに対する動作タイミングを生成してアクセス制御す
るタイミング信号発生部を設けたことにより、プリンタ
制御装置のメモリ拡張とそれに対する制御を柔軟に対処
できるようになった。As explained above, in this embodiment, the expansion memory board added to the printer control device is provided with an ID code terminal indicating the memory operation timing and an ID code terminal indicating the type of memory, and an ID code terminal indicating the memory type. By providing a timing signal generator that selects each memory based on data and generates operation timing for each memory to control access, it is possible to flexibly deal with memory expansion and control of the printer control device. became.
なお、実施例では拡張ROMボードないし拡張メモリボ
ードによるメモリ拡張を示したが、これらメモリの他に
もICメモリカード等による拡張にも適用することも何
ら問題はなく、実施例で示した構成がこれに限定される
ものではない。In addition, although the example shows memory expansion using an expansion ROM board or an expansion memory board, there is no problem in applying it to expansion using an IC memory card, etc. in addition to these memories, and the configuration shown in the example It is not limited to this.
また、本発明を各種電子機器に適用することにより、容
易にメモリ拡張が行えるだけでなく、メモリの種類に限
定されることがない。Further, by applying the present invention to various electronic devices, not only can memory expansion be easily performed, but the memory is not limited to the type of memory.
[発明の効果コ
以上、説明したように、本発明によれば、アクセス速度
の異なるメモリを拡張用として使用することができるの
で、たとえば、複数メモリを使用する場合は、従来のよ
うに最もアクセス速度の遅いメモリに合わせて制御信号
の発生タイミングを固定設定する必要もな(、演算処理
目的に応じて、所望のメモリを選択使用することができ
る。[Effects of the Invention] As explained above, according to the present invention, memories with different access speeds can be used for expansion. There is no need to fix the generation timing of the control signal to suit a slow memory (it is possible to select and use a desired memory depending on the purpose of arithmetic processing).
また、演算処理速度を高速にする必要のない場合には、
アクセス速度の遅い廉価のメモリを使用することも可能
となるので、装置の製造コストの低減化に寄与できる。In addition, if you do not need to increase the calculation processing speed,
Since it is also possible to use an inexpensive memory with a slow access speed, it is possible to contribute to reducing the manufacturing cost of the device.
さらには、拡張用メモリを使用する各種電子機器の読み
/書き用として汎用的に使用できるという効果も得られ
る。Furthermore, an effect can be obtained in that it can be used for general purposes for reading/writing in various electronic devices using expansion memory.
第1図(A)は本発明第1実施例におけるプリンタ制御
装置の回路構成を示すブロック図、第1図(B)は第1
図(A)の拡張ROMボードの接続例を示すブロック図
、
第2図は本発明実施例のアドレス空間を示すメモリマツ
プ、
第3図は第1図のタイミング信号発生部の回路構成を示
すブロック図、
第4図は本発明実施例のコードROMおよびフォントR
OMに対する制御信号の発生タイミングを示すタイミン
グチャート、
第5図は本発明実施例のRAM (DRAM)に対する
制御信号の発生タイミングを示すタイミグチャート、
第6図は本発明実施例の拡張ROMボードがらのIDコ
ードとバスサイクルとの関係を示す説明図、
第7図、第8図は本発明実施例の拡張ROMボードに対
する制御信号の発生タイミングを示すタイミングチャー
ト。
第9図は本発明第2実施例におけるプリンタ制御装置の
回路構成を示すブロック図、
第1C図は本発明第2実施例におけるアドレス空間を示
すメモリマツプ、
第11図は本発明第2実施例におけるタイミング信号発
生部の回路構成を示すブロック図、第12図は本発明第
2実施例における拡張メモリボードからのIDコードと
メモリの種類との関係を示す説明図である。
1 ・・・cpu 。
2・・・ホスト制御部、
3.3a・・・タイミング信号発生部、4・・・I10
制御部、
5・・・コードROM、
6・・・フォントROM 。
7・・・RAM、
8・・・拡張ROMボード、
8a・・・拡張メモリボード、
9・・・プリンタ制御部、
10・・・表示制御部、
11・・・ホスト装置、
12・・・プリンタエンジン、
13・・・表示部、
14、14a・・・メモリセレクタ、
15.15a・・・マルチプレクサ、
16・・・クロックジェネレータ、
17・・・水晶発振器、
18・・・RAS/CASジェネレータ、19・・・拡
張ROMタイミングジェネレータ、20・・・パスオブ
ザーバ、
21・・・拡張メモリ制御部、
22・・・ANDゲート、
23・・・NOTゲート、
24・・・3ステートバツフア。
図(B)
第6図
第7図
第5図
第8図FIG. 1(A) is a block diagram showing the circuit configuration of the printer control device in the first embodiment of the present invention, and FIG.
A block diagram showing an example of the connection of the expansion ROM board in Figure (A), Figure 2 is a memory map showing the address space of the embodiment of the present invention, and Figure 3 is a block diagram showing the circuit configuration of the timing signal generation section in Figure 1. , FIG. 4 shows the code ROM and font R of the embodiment of the present invention.
FIG. 5 is a timing chart showing the generation timing of control signals for the OM; FIG. 5 is a timing chart showing the generation timing of control signals for the RAM (DRAM) of the embodiment of the present invention; FIG. 6 is a timing chart of the expansion ROM board of the embodiment of the present invention. FIGS. 7 and 8 are timing charts showing the generation timing of control signals for the expansion ROM board according to the embodiment of the present invention. FIGS. FIG. 9 is a block diagram showing the circuit configuration of the printer control device in the second embodiment of the invention, FIG. 1C is a memory map showing the address space in the second embodiment of the invention, and FIG. 11 is a block diagram showing the circuit configuration of the printer control device in the second embodiment of the invention. FIG. 12 is a block diagram showing the circuit configuration of the timing signal generating section, and is an explanatory diagram showing the relationship between the ID code from the extended memory board and the type of memory in the second embodiment of the present invention. 1...cpu. 2... Host control section, 3.3a... Timing signal generation section, 4... I10
Control unit, 5... Code ROM, 6... Font ROM. 7... RAM, 8... Expansion ROM board, 8a... Extension memory board, 9... Printer control unit, 10... Display control unit, 11... Host device, 12... Printer Engine, 13...Display unit, 14, 14a...Memory selector, 15.15a...Multiplexer, 16...Clock generator, 17...Crystal oscillator, 18...RAS/CAS generator, 19 ... Expansion ROM timing generator, 20 ... Path observer, 21 ... Extension memory control unit, 22 ... AND gate, 23 ... NOT gate, 24 ... 3-state buffer. Figure (B) Figure 6 Figure 7 Figure 5 Figure 8
Claims (1)
脱着可能なメモリ接続手段と、 該メモリ接続手段に接続された拡張用メモリの種類を検
出する検出手段と、 該検出手段により検出された拡張用メモリの種類に対応
させて、当該拡張メモリに対する読み/書きのための制
御信号の発生タイミングを可変設定するタイミング信号
発生手段と を具えたことを特徴とするメモリ制御装置。[Scope of Claims] 1) Memory connection means to which one or more expansion memories having different read/write speeds can be attached and removed; and detection means for detecting the type of expansion memory connected to the memory connection means; A memory characterized by comprising timing signal generation means for variably setting the generation timing of a control signal for reading/writing to/from the expansion memory in accordance with the type of expansion memory detected by the detection means. Control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2172622A JPH0462647A (en) | 1990-07-02 | 1990-07-02 | Memory controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2172622A JPH0462647A (en) | 1990-07-02 | 1990-07-02 | Memory controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0462647A true JPH0462647A (en) | 1992-02-27 |
Family
ID=15945291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2172622A Pending JPH0462647A (en) | 1990-07-02 | 1990-07-02 | Memory controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0462647A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8631214B2 (en) | 2010-11-03 | 2014-01-14 | Kabushiki Kaisha Toshiba | Memory control circuit, control method therefor, and image processing apparatus |
-
1990
- 1990-07-02 JP JP2172622A patent/JPH0462647A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8631214B2 (en) | 2010-11-03 | 2014-01-14 | Kabushiki Kaisha Toshiba | Memory control circuit, control method therefor, and image processing apparatus |
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