JPH045774A - 神経網計算機 - Google Patents
神経網計算機Info
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- JPH045774A JPH045774A JP2108027A JP10802790A JPH045774A JP H045774 A JPH045774 A JP H045774A JP 2108027 A JP2108027 A JP 2108027A JP 10802790 A JP10802790 A JP 10802790A JP H045774 A JPH045774 A JP H045774A
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- Japan
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- data
- cache memory
- memory
- main memory
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- 210000004218 nerve net Anatomy 0.000 title 1
- 210000002569 neuron Anatomy 0.000 claims abstract description 32
- 238000004364 calculation method Methods 0.000 claims description 38
- 238000013528 artificial neural network Methods 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 2
- 238000004088 simulation Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000004422 calculation algorithm Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000013529 biological neural network Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、生体の神経網を模擬する処理を高速に実行す
る神経網計算機に関する。
る神経網計算機に関する。
[従来の技術]
近年、生体の神経網を模擬して、いままで解決が困難だ
った問題を解決するようになった。従来、このような神
経網を模擬した系は、神経網の動作を模擬するアルゴリ
ズムを通常の計算機上で実行することによって実現して
いた。
った問題を解決するようになった。従来、このような神
経網を模擬した系は、神経網の動作を模擬するアルゴリ
ズムを通常の計算機上で実行することによって実現して
いた。
[発明の解決しようとする課題および目的]神経網を模
擬するアルゴリズムを計算機で実行する場合、主記憶へ
のアクセス速度が処理速度を律速する。神経網を模擬す
るには、多数の神経細胞についてそれらの出力値と、神
経細胞同士の結合重みをデータとして主記憶に蓄えてお
き、このデータを用いて順次演算をおこなうため、主記
憶へのアクセスは頻繁に発生する。一方、主記憶は大量
のデータを蓄えるため大容量であり、計算機のコストを
抑えるため低速なメモリが使わる。このため、主記憶へ
のアクセスは演算器内部の動作に比較して低速で処理速
度を律速することになる。
擬するアルゴリズムを計算機で実行する場合、主記憶へ
のアクセス速度が処理速度を律速する。神経網を模擬す
るには、多数の神経細胞についてそれらの出力値と、神
経細胞同士の結合重みをデータとして主記憶に蓄えてお
き、このデータを用いて順次演算をおこなうため、主記
憶へのアクセスは頻繁に発生する。一方、主記憶は大量
のデータを蓄えるため大容量であり、計算機のコストを
抑えるため低速なメモリが使わる。このため、主記憶へ
のアクセスは演算器内部の動作に比較して低速で処理速
度を律速することになる。
本発明の目的は、かかる欠点を解消し、神経網の模擬を
高速に実行する手段を提供することにある。
高速に実行する手段を提供することにある。
[課題を解決するための手段]
本発明の神経網計算機は、
神経細胞における演算を模擬する演算部と、前記演算部
における演算の対象となるデータを、必要となる順番に
整列して保持する主記憶と、前期演算部における演算の
対象となるデータを、各神経細胞への入力値である第一
種データ、各神経細胞からの出力である第二種データ、
各神経細胞の結合重みである第三種データとに分離して
保持するキャッシュメモリと、 前記演算部と、前記キャッシュメモリ間の順次データ転
送を制御し、かつ前記第三種データ領域が、前記演算部
から読み出されると、被参照データを無効にするキャッ
シュ制御部と、 前記演算部から要求された前記キャッシュメモリ内のデ
ータが無効であることを検出し、前記演算部を休止させ
る無効データ検出部と、前記キャッシュメモリ内の無効
データ数があるしきい値を越えると、前記無効データを
、前記主記憶内の適切なデータに一括して置き換え、当
該データを有効にし、かつ前記キャッシュ制御部より前
記キャッシュへのアクセス優先権が高いバースト転送制
御部とをその構成要素として含むことを特徴とする。
における演算の対象となるデータを、必要となる順番に
整列して保持する主記憶と、前期演算部における演算の
対象となるデータを、各神経細胞への入力値である第一
種データ、各神経細胞からの出力である第二種データ、
各神経細胞の結合重みである第三種データとに分離して
保持するキャッシュメモリと、 前記演算部と、前記キャッシュメモリ間の順次データ転
送を制御し、かつ前記第三種データ領域が、前記演算部
から読み出されると、被参照データを無効にするキャッ
シュ制御部と、 前記演算部から要求された前記キャッシュメモリ内のデ
ータが無効であることを検出し、前記演算部を休止させ
る無効データ検出部と、前記キャッシュメモリ内の無効
データ数があるしきい値を越えると、前記無効データを
、前記主記憶内の適切なデータに一括して置き換え、当
該データを有効にし、かつ前記キャッシュ制御部より前
記キャッシュへのアクセス優先権が高いバースト転送制
御部とをその構成要素として含むことを特徴とする。
1作用]
本発明のかかる構成によれば、神経網を模擬するアルゴ
リズムにおいては、主記憶内のデータが演算に使われる
順番が予測可能であることを利用し、主記憶に蓄えられ
たデータは演算に利用される以前に高速なキャッシュメ
モリに一括してバースト転送されているため演算器はデ
ータを読むのに待ち時間が小さくなる。また、このよう
なバースト転送は、ランダムアクセスに比べて高速であ
り、主記憶へのアクセスが実効的に高速化される。
リズムにおいては、主記憶内のデータが演算に使われる
順番が予測可能であることを利用し、主記憶に蓄えられ
たデータは演算に利用される以前に高速なキャッシュメ
モリに一括してバースト転送されているため演算器はデ
ータを読むのに待ち時間が小さくなる。また、このよう
なバースト転送は、ランダムアクセスに比べて高速であ
り、主記憶へのアクセスが実効的に高速化される。
この結果、神経網を模擬した処理が高速に行える。
[実施例]
以下に本発明の一実施例を詳しく説明する。本発明の神
経網計算機ではさまざまなタイプの神経網の模擬が可能
であるが、この説明ではいわゆるホップフィールドモデ
ルを例にとりその実現を説明する。
経網計算機ではさまざまなタイプの神経網の模擬が可能
であるが、この説明ではいわゆるホップフィールドモデ
ルを例にとりその実現を説明する。
まず、第2図によりホップフィールドモデルの神経網に
ついて説明する。21はn個の神経細胞であり、それぞ
れn+1本の人力線22と一つの高力線23をもつ。各
出力線はすべての神経細胞の人力線に接続されている。
ついて説明する。21はn個の神経細胞であり、それぞ
れn+1本の人力線22と一つの高力線23をもつ。各
出力線はすべての神経細胞の人力線に接続されている。
神経細胞に順次1からnまで番号をつける。神経細胞i
の出力が神経細胞jに入力されたとき、この入力値に乗
算される値を神経細胞iからjへの結合重みといいWj
iで表す。神経細胞jの出力値をyjとすると、これが
各神経細胞の入力にフィードバックされ、新たな出力値
が次のような演算によって求められる。
の出力が神経細胞jに入力されたとき、この入力値に乗
算される値を神経細胞iからjへの結合重みといいWj
iで表す。神経細胞jの出力値をyjとすると、これが
各神経細胞の入力にフィードバックされ、新たな出力値
が次のような演算によって求められる。
yj=f[Σ wji−yi] 式1f 目はこ
の模擬系に特有な非線形変換関数である。神経細胞24
は、この非線形変換で使われるバイアス値を与える神経
細胞でこの神経細胞24から神経細胞jへの結合重みを
W j n+1とする。
の模擬系に特有な非線形変換関数である。神経細胞24
は、この非線形変換で使われるバイアス値を与える神経
細胞でこの神経細胞24から神経細胞jへの結合重みを
W j n+1とする。
この神経回路網での演算は次に示す手順で行われる。
(A)各神経細胞での出力の初期値を与える。
(B)各神経細胞で上記式1の演算を行い、新しい出力
値を決める。
値を決める。
(C)出力値が集束したか判定する。集束したなら終了
。そうでなければ(B)へ戻る。
。そうでなければ(B)へ戻る。
このようにして、神経回路網の安定状態を、繰り返し計
算で求める。
算で求める。
第3図は本発明の一実施例である神経回路網計算機にお
ける主記憶内のデータ配置図である。本実施例ではyi
、wij等のデータサイズは4バイトであり、4バイト
を1ワードと呼ぶことにする。
ける主記憶内のデータ配置図である。本実施例ではyi
、wij等のデータサイズは4バイトであり、4バイト
を1ワードと呼ぶことにする。
第3図に示すように、主記憶31の先頭より、神経細胞
の出力yj(j=1.2、・・・n)を配置する。さら
に続く領域には結合重みWjiをwlj(j−1,2、
−−・n) 、w2j (j=1.2、・n)、・・・
・wnj (J = 1.2、n)の順に配置する。な
お主記憶はDRAM (ダイナミックアクセスメモリ)
で構成される。
の出力yj(j=1.2、・・・n)を配置する。さら
に続く領域には結合重みWjiをwlj(j−1,2、
−−・n) 、w2j (j=1.2、・n)、・・・
・wnj (J = 1.2、n)の順に配置する。な
お主記憶はDRAM (ダイナミックアクセスメモリ)
で構成される。
第4図は本発明の一実施例におけるキャッシュメモリの
構成図である。キャッシュメモリ41は高速なスタティ
ックRAM (RAMはランダムアクセスメモリ)で構
成される。キャッシュメモリは図示してない3つの境界
レジスタによって3つの領域、すなわち第一種データ領
域42、第二種データ領域43、第三種データ領域44
に分割される。境界レジスタの内容をソフトウェアによ
って書き換えることにより、この分割は動的に変えられ
る。前述のホップフィールドモデルを模擬する場合、第
一種データ領域はすべての神経細胞の出力値を配置する
ためn+1ワード分の大きさを持つ。第二種データ領域
も同様である。第三種データ領域は神経細胞の結合重み
を配置するための領域である。一般にキャッシュメモリ
の残り部分すべてが第三種データ領域になるが、結合重
みをすべて格納してもキャッシュメモリが満杯にならな
い場合は結合重みが格納された部分のみ第三種データ領
域となる。
構成図である。キャッシュメモリ41は高速なスタティ
ックRAM (RAMはランダムアクセスメモリ)で構
成される。キャッシュメモリは図示してない3つの境界
レジスタによって3つの領域、すなわち第一種データ領
域42、第二種データ領域43、第三種データ領域44
に分割される。境界レジスタの内容をソフトウェアによ
って書き換えることにより、この分割は動的に変えられ
る。前述のホップフィールドモデルを模擬する場合、第
一種データ領域はすべての神経細胞の出力値を配置する
ためn+1ワード分の大きさを持つ。第二種データ領域
も同様である。第三種データ領域は神経細胞の結合重み
を配置するための領域である。一般にキャッシュメモリ
の残り部分すべてが第三種データ領域になるが、結合重
みをすべて格納してもキャッシュメモリが満杯にならな
い場合は結合重みが格納された部分のみ第三種データ領
域となる。
キャッシュメモリには1ワードごとに無効フラグフィー
ルド45があり、このフラグが設定されているワードは
無効となる。
ルド45があり、このフラグが設定されているワードは
無効となる。
第1図は、本発明の1実施例の構成図である。
実行に先立ち計算機の初期化が行われる。初期化におい
て、前述の境界レジスタの設定をしキャッシュメモリ1
1を3つの領域に分割する。
て、前述の境界レジスタの設定をしキャッシュメモリ1
1を3つの領域に分割する。
第一種データアドレスレジスタ12は前記第一種データ
領域内のデータのみを循環的に指すポインタで第一種デ
ータ領域の先頭を指すように初期化される。第二種デー
タアドレスレジスタ13は同様に第二種データ領域のみ
を循環的に指すポインタで第二種データ領域の先頭を指
すように初期化される。第三種データアドレスレジスタ
14は、同様に第三種データ領域を循環的に指すポイン
タで、第三種データ領域の先頭を指すよう初期化される
。
領域内のデータのみを循環的に指すポインタで第一種デ
ータ領域の先頭を指すように初期化される。第二種デー
タアドレスレジスタ13は同様に第二種データ領域のみ
を循環的に指すポインタで第二種データ領域の先頭を指
すように初期化される。第三種データアドレスレジスタ
14は、同様に第三種データ領域を循環的に指すポイン
タで、第三種データ領域の先頭を指すよう初期化される
。
演算部15は、キャッシュアドレス制御部16にデータ
要求信号17を出して、第一種データアドレスレジスタ
12、ないしは第二種データアドレスレジスタ13、な
いしは第三種データアドレスレジスタ14の内容をアド
レスバス18に出力する。どのアドレスレジスタの内容
を出力するかは、演算部15の要求により決まる。演算
部15は待ち要求信号19が人力されると、それが解除
されるまで演算を休止し、データ要求信号を高し続ける
。
要求信号17を出して、第一種データアドレスレジスタ
12、ないしは第二種データアドレスレジスタ13、な
いしは第三種データアドレスレジスタ14の内容をアド
レスバス18に出力する。どのアドレスレジスタの内容
を出力するかは、演算部15の要求により決まる。演算
部15は待ち要求信号19が人力されると、それが解除
されるまで演算を休止し、データ要求信号を高し続ける
。
調停機構20はキャッシュアドレス制御部16と後述す
るバースト転送制御部21がらのキャッシュメモリ11
へのアクセス要求を調停し、調停されたアドレスをアド
レスバス22に出力する。
るバースト転送制御部21がらのキャッシュメモリ11
へのアクセス要求を調停し、調停されたアドレスをアド
レスバス22に出力する。
具体的にはバースト転送制御部21がらのアクセスが優
先的に処理される。すなわちバースト転送制御部21が
データをキャッシュメモリ11に転送する際は、たとえ
キャッシュアドレス制御部16がキャッシュメモリのア
ドレスをアドレスバス18に出力しても、アドレスバス
22にはバースト転送部21が指定したアドレスが出力
される。
先的に処理される。すなわちバースト転送制御部21が
データをキャッシュメモリ11に転送する際は、たとえ
キャッシュアドレス制御部16がキャッシュメモリのア
ドレスをアドレスバス18に出力しても、アドレスバス
22にはバースト転送部21が指定したアドレスが出力
される。
この際、調停機構20は、待ち要求信号19を設定して
演算部15を休止させる。バースト転送制御部21のキ
ャッシュメモリ11へのアクセスが終了すると、調停機
構20は待ち要求信号19を解除する。
演算部15を休止させる。バースト転送制御部21のキ
ャッシュメモリ11へのアクセスが終了すると、調停機
構20は待ち要求信号19を解除する。
キャッシュアドレス制御部16は、キャッシュメモリ1
1の第三種データ領域を読み出すとその読みだしたデー
タの無効フラグを設定する。無効データ検出部23は、
キャッシュアドレス制御部16が指定するデータの無効
フラグが設定されていれば、それを検出して待ち要求信
号19を設定して演算部を休止させる。
1の第三種データ領域を読み出すとその読みだしたデー
タの無効フラグを設定する。無効データ検出部23は、
キャッシュアドレス制御部16が指定するデータの無効
フラグが設定されていれば、それを検出して待ち要求信
号19を設定して演算部を休止させる。
演算部のデータ要求信号17は、無効データ数管理部2
4にも送られ、無効データ数管理部は、演算部がキャッ
シュメモリの第三種データを読みだした数を無効データ
数カウンタ25によって計測する。
4にも送られ、無効データ数管理部は、演算部がキャッ
シュメモリの第三種データを読みだした数を無効データ
数カウンタ25によって計測する。
しきい値検出部26は、しきい値レジスタ27の値と、
無効データ数カウンタ25の値を比較し、無効データ数
がしきい値に等しくなると、転送起動信号28を、バー
スト転送制御部21に送る。
無効データ数カウンタ25の値を比較し、無効データ数
がしきい値に等しくなると、転送起動信号28を、バー
スト転送制御部21に送る。
その後、無効データ数カウンタ25は零にリセットされ
る。
る。
バースト転送制御部21は、ソースアドレスレジスタ2
9と、デスティネーションアドレスレジスタ30を管理
し、しきい値検出部からの転送起動信号28を受けて、
ソースアドレスレジスタの指す主記憶の領域34から、
デスティネーションアドレスレジスタの指すキャッシュ
メモリ11の領域へしきい値数分のデータをバースト転
送する。
9と、デスティネーションアドレスレジスタ30を管理
し、しきい値検出部からの転送起動信号28を受けて、
ソースアドレスレジスタの指す主記憶の領域34から、
デスティネーションアドレスレジスタの指すキャッシュ
メモリ11の領域へしきい値数分のデータをバースト転
送する。
バースト転送制御部は送り元の主記憶のアドレスをアド
レスバス31にのせ、それと同期して、送り先のアドレ
スをアドレスバス32しこのせる。データはデータバス
33に主記憶より出力されキャッシュメモリがそれらを
読み込む。主記憶からデータを読み出すタイミングはD
RAMの高速ベージモードで実現され、ランダムアクセ
スする場合より高速である。ソースアドレスレジスタは
順次増加して第3図に示すデータを順次アクセスするが
、デスティネーションアドレスレジスタは第三種データ
領域を指す場合には、第三種データ領域を循環的に指す
ポインタになる。
レスバス31にのせ、それと同期して、送り先のアドレ
スをアドレスバス32しこのせる。データはデータバス
33に主記憶より出力されキャッシュメモリがそれらを
読み込む。主記憶からデータを読み出すタイミングはD
RAMの高速ベージモードで実現され、ランダムアクセ
スする場合より高速である。ソースアドレスレジスタは
順次増加して第3図に示すデータを順次アクセスするが
、デスティネーションアドレスレジスタは第三種データ
領域を指す場合には、第三種データ領域を循環的に指す
ポインタになる。
本実施例の神経網計算機を使って、ホップフィールドモ
デルの模擬をする場合の流れは以下のようになる。
デルの模擬をする場合の流れは以下のようになる。
まず、計算機の各レジスタの初期化を行う。ここでは、
模擬する神経網の構造に応じて、境界レジスタを設定し
、キャッシュメモリが3つに区切られる。さらにこの設
定に従い、第一種データアドレスレジスタ、第二種デー
タアドレスレジスタ、第三種データアドレスレジスタを
それぞれ、対応する領域の先頭を指すように設定する。
模擬する神経網の構造に応じて、境界レジスタを設定し
、キャッシュメモリが3つに区切られる。さらにこの設
定に従い、第一種データアドレスレジスタ、第二種デー
タアドレスレジスタ、第三種データアドレスレジスタを
それぞれ、対応する領域の先頭を指すように設定する。
無効データ数カウンタは零設定する。しきい値レジスタ
はDRAMからのバースト転送するデータサイズに設定
する。
はDRAMからのバースト転送するデータサイズに設定
する。
次に、ソースアドレスレジスタを主記憶のデータ領域の
先頭を指すように設定し、デスティネーションアドレス
レジスタをキャッシュメモリの先頭を指すように設定す
る。バースト転送制御部を起動し、キャッシュメモリの
第一種データ領域に、神経細胞の出力値の初期値をすべ
て転送する。
先頭を指すように設定し、デスティネーションアドレス
レジスタをキャッシュメモリの先頭を指すように設定す
る。バースト転送制御部を起動し、キャッシュメモリの
第一種データ領域に、神経細胞の出力値の初期値をすべ
て転送する。
演算部の演算を開始する。演算部は、演算に要するデー
タを順次要求し、演算は1式によって行われるため、要
求はキャッシュメモリの第一種データと第三種データに
対してなされる。演算部がアクセスするとき、バースト
転送制御部からのアクセスと衝突すると、待ち要求信号
が設定されて演算部は一時休止する。さらに第三種デー
タにアクセスしたときは、当該データの無効フラグがチ
エツクされ、無効フラグが設定されていれば、やはり待
ち要求信号が送られ、演算部は一時休止する。演算結果
は、第二種データアドレスレジスタの指すキャッシュメ
モリに書き込まれる。第三種データは、無効データ数管
理部としきい値検出部とバースト転送制御部の機能によ
り、主記憶から演算に使われるに先立ちキャッシュメモ
リに読み込まれていることになる。
タを順次要求し、演算は1式によって行われるため、要
求はキャッシュメモリの第一種データと第三種データに
対してなされる。演算部がアクセスするとき、バースト
転送制御部からのアクセスと衝突すると、待ち要求信号
が設定されて演算部は一時休止する。さらに第三種デー
タにアクセスしたときは、当該データの無効フラグがチ
エツクされ、無効フラグが設定されていれば、やはり待
ち要求信号が送られ、演算部は一時休止する。演算結果
は、第二種データアドレスレジスタの指すキャッシュメ
モリに書き込まれる。第三種データは、無効データ数管
理部としきい値検出部とバースト転送制御部の機能によ
り、主記憶から演算に使われるに先立ちキャッシュメモ
リに読み込まれていることになる。
すべての神経細胞についての演算が終わると、第一種デ
ータアドレスレジスタと第二種データアドレスレジスタ
の内容を入れ換え、先の演算で計Xされた各神経細胞の
出力値を第一種データとして同様の演算が行われる。
ータアドレスレジスタと第二種データアドレスレジスタ
の内容を入れ換え、先の演算で計Xされた各神経細胞の
出力値を第一種データとして同様の演算が行われる。
出力値が集束するまで同様の手続きが繰り近される。
[発明の効果]
以上のように本発明によれば、主記憶へのアクセスで演
算部が長く待たされることがなく、高速な神経網の模擬
が可能になる。
算部が長く待たされることがなく、高速な神経網の模擬
が可能になる。
第1図は、本発明の神経網計算機の一実施例の構成を説
明する図。 第2図は、ホップフィールドモデルの神経網の説明図。 第3図は、本発明の神経網計算機の一実施例における、
主記憶内のデータ配置を示す図。 第4図は、本発明の神経網計算機における、キャッシュ
メモリの構成を説明するための図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(化1名)第2図 第3図 第1図 第4図
明する図。 第2図は、ホップフィールドモデルの神経網の説明図。 第3図は、本発明の神経網計算機の一実施例における、
主記憶内のデータ配置を示す図。 第4図は、本発明の神経網計算機における、キャッシュ
メモリの構成を説明するための図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(化1名)第2図 第3図 第1図 第4図
Claims (1)
- 【特許請求の範囲】 神経細胞における演算を模擬する演算部と、前記演算
部における演算の対象となるデータを、必要となる順番
に整列して保持する主記憶と、前期演算部における演算
の対象となるデータを、各神経細胞への入力値である第
一種データ、各神経細胞からの出力である第二種データ
、各神経細胞の結合重みである第三種データとに分離し
て保持するキャッシュメモリと、 前記演算部と、前記キャッシュメモリ間の順次データ転
送を制御し、かつ前記第三種データ領域が、前記演算部
から読み出されると、被参照データを無効にするキャッ
シュ制御部と、 前記演算部から要求された前記キャッシュメモリ内のデ
ータが無効であることを検出し、前記演算部を休止させ
る無効データ検出部と、 前記キャッシュメモリ内の無効データ数があるしきい値
を越えると、前記無効データを、前記主記憶内の適切な
データに一括して置き換え、当該データを有効にし、か
つ前記キャッシュ制御部より前記キャッシュへのアクセ
ス優先権が高いバースト転送制御部とをその構成要素と
して含むことを特徴とする神経網計算機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2108027A JPH045774A (ja) | 1990-04-24 | 1990-04-24 | 神経網計算機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2108027A JPH045774A (ja) | 1990-04-24 | 1990-04-24 | 神経網計算機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH045774A true JPH045774A (ja) | 1992-01-09 |
Family
ID=14474111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2108027A Pending JPH045774A (ja) | 1990-04-24 | 1990-04-24 | 神経網計算機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH045774A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6250781B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ラストレベルキャッシュスライス又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP6250780B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | キャッシュメモリ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP6250782B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ビクティムキャッシュ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP2020077449A (ja) * | 2018-10-11 | 2020-05-21 | 力晶積成電子製造股▲ふん▼有限公司Powerchip Semiconductor Manufacturing Corporation | 人工知能動作を実行できるメモリチップおよびその方法 |
JP2020533659A (ja) * | 2018-08-28 | 2020-11-19 | カンブリコン テクノロジーズ コーポレイション リミティド | データ前処理方法、装置、コンピュータ機器及び記憶媒体 |
WO2021177249A1 (ja) * | 2020-03-06 | 2021-09-10 | ソニーグループ株式会社 | 情報処理装置、情報処理方法および情報処理プログラム |
-
1990
- 1990-04-24 JP JP2108027A patent/JPH045774A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6250781B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ラストレベルキャッシュスライス又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP6250780B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | キャッシュメモリ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP6250782B1 (ja) * | 2016-12-01 | 2017-12-20 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ビクティムキャッシュ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP2018092562A (ja) * | 2016-12-01 | 2018-06-14 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ラストレベルキャッシュスライス又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP2018092563A (ja) * | 2016-12-01 | 2018-06-14 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ビクティムキャッシュ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP2018092561A (ja) * | 2016-12-01 | 2018-06-14 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | キャッシュメモリ又はニューラルネットワークユニットメモリとして動作可能なメモリアレイを有するプロセッサ |
JP2020533659A (ja) * | 2018-08-28 | 2020-11-19 | カンブリコン テクノロジーズ コーポレイション リミティド | データ前処理方法、装置、コンピュータ機器及び記憶媒体 |
JP2020077449A (ja) * | 2018-10-11 | 2020-05-21 | 力晶積成電子製造股▲ふん▼有限公司Powerchip Semiconductor Manufacturing Corporation | 人工知能動作を実行できるメモリチップおよびその方法 |
US11443185B2 (en) | 2018-10-11 | 2022-09-13 | Powerchip Semiconductor Manufacturing Corporation | Memory chip capable of performing artificial intelligence operation and method thereof |
WO2021177249A1 (ja) * | 2020-03-06 | 2021-09-10 | ソニーグループ株式会社 | 情報処理装置、情報処理方法および情報処理プログラム |
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