JPH04533A - Information processing system - Google Patents
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- JPH04533A JPH04533A JP10219990A JP10219990A JPH04533A JP H04533 A JPH04533 A JP H04533A JP 10219990 A JP10219990 A JP 10219990A JP 10219990 A JP10219990 A JP 10219990A JP H04533 A JPH04533 A JP H04533A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理における命令実行に利用する。[Detailed description of the invention] [Industrial application field] The present invention is used for executing instructions in information processing.
本発明は開発、修正中のプログラムの評価、検証時など
に利用される命令コードの自動変換を行う情報処理シス
テムに関する。The present invention relates to an information processing system that automatically converts instruction codes used during evaluation and verification of programs being developed or modified.
本発明は命令コード部およびオペランド部が格納された
主記憶装置と、この主記憶装置から命令を順次読出し実
行する中央処理装置とを備えた情報処理システムにおい
て、
主記憶装置から読出した命令のうち所定の命令コード部
を有する命令については、その命令コード部を所定のも
のに自動的に変更して実行することにより、
人手による命令コードの書換え作業をなくし、プログラ
ムの評価、検証を迅速、かつ確実に行い、開発や修正に
要する時間を短縮するようにしたものである。The present invention provides an information processing system including a main memory storing an instruction code section and an operand section, and a central processing unit that sequentially reads and executes instructions from the main memory. For instructions with a predetermined instruction code part, by automatically changing the instruction code part to the predetermined one and executing it, the manual rewriting of the instruction code is eliminated, and program evaluation and verification can be performed quickly and efficiently. This is to ensure that the process is carried out reliably and to shorten the time required for development and modification.
ストアードプログラム方式のデータ処理システムでは、
命令コードとオペランドから成る命令の群で構成された
プログラムが主記憶装置に予め格納され、1命令ずつ順
次中央処理装置に読出され実行される。In a stored program data processing system,
A program consisting of a group of instructions consisting of instruction codes and operands is stored in advance in the main memory, and is sequentially read out and executed by the central processing unit one instruction at a time.
このようなデータ処理システムでは、開発、修正中のプ
ログラムの評価、検証などの目的で命令中の命令コード
を変更しようとする場合、これを手作業により逐−書き
換えている。In such a data processing system, when an instruction code in an instruction is to be changed for the purpose of evaluating or verifying a program that is being developed or modified, the instruction code is manually rewritten one by one.
上述した命令コードの書換え作業は、時間がかかるだけ
でなく誤りや漏れが生じやすいためプログラムの評価や
検証の時間が長引き、プログラムの開発修正の遅延を招
く問題がある。The above-mentioned instruction code rewriting operation is not only time-consuming but also prone to errors and omissions, which prolongs the time it takes to evaluate and verify programs, resulting in delays in program development and modification.
本発明はこのような問題を解決するもので、人手による
命令コードの書換えをなくし、作業時間を短縮するとと
もに誤りや漏れをなくすことができるシステムを提供す
ることを目的とする。The present invention solves these problems, and aims to provide a system that eliminates manual rewriting of instruction codes, shortens working time, and eliminates errors and omissions.
本発明は、命令コード部およびオペランド部から成る命
令群を格納する主記憶装置と、この主記憶装置から命令
を順次読出し実行する手段を含む中央処理装置とを備え
た情報処理システムにおいて、前記中央処理装置に、次
に実行すべき命令を保持する実行命令保持レジスタと、
前記主記憶装置から読出された命令中の置換すべき命令
を保持する変更命令コード保持レジスタと、命令コード
の変更が指定されている命令中の命令コードを保持する
変更対象命令コード保持レジスタと、前記主記憶装置か
ら読出した命令を一時保持するフェッチ命令保持レジス
タとを設け、前記フェッチ命令保持レジスタに保持され
た命令の命令コード部と前記変更対象命令コード保持レ
ジスタの内容とを比較する比較手段と、この比較手段に
より不一致と判定されたときに、前記フェッチ命令保持
レジスタの内容をそのまま前記実行命令保持レジスタに
転送する命令転送手段と、前記比較手段により一致と判
定されたときに、前記フェッチ命令保持レジスタに保持
された命令の命令コード部を前記変更命令コード保持レ
ジスタに保持された命令コードに置換し、前記実行命令
保持レジスタで転送する命令コード置換手段とを含むこ
とを特徴とする。The present invention provides an information processing system comprising a main memory storing a group of instructions consisting of an instruction code section and an operand section, and a central processing unit including means for sequentially reading and executing instructions from the main memory. an execution instruction holding register for holding an instruction to be executed next in the processing device;
a changed instruction code holding register that holds an instruction to be replaced among the instructions read from the main memory; a changed instruction code holding register that holds an instruction code of an instruction whose instruction code is specified to be changed; Comparing means includes a fetch instruction holding register that temporarily holds an instruction read from the main memory, and compares the instruction code portion of the instruction held in the fetch instruction holding register with the contents of the change target instruction code holding register. and instruction transfer means for transferring the contents of the fetch instruction holding register as is to the execution instruction holding register when the comparing means determines that they do not match; The present invention is characterized in that it includes instruction code replacement means for replacing an instruction code portion of an instruction held in an instruction holding register with an instruction code held in the modified instruction code holding register, and transferring the instruction code by the execution instruction holding register.
主記憶装置から読出した命令中の命令コードを所定レジ
スタ内の所定の命令コードと照合し、照合の結果一致し
ている場合には主記憶装置から読出した命令中の命令コ
ードを所定レジスタ内の所定の命令コードに置換した後
その命令を実行する。The instruction code in the instruction read from the main memory is compared with the predetermined instruction code in the predetermined register, and if the result of the comparison matches, the instruction code in the instruction read from the main memory is transferred to the predetermined register. After replacing it with a predetermined instruction code, the instruction is executed.
また、照合の結果不一致の場合にはそのままその命令を
実行する。Further, if the comparison results in a mismatch, the instruction is executed as is.
これにより、人手による命令コードの書換え作業をなく
し、プログラムの評価、検証を迅速、かつ確実に行うこ
とができ、プログラムの開発や修正に要する時間を短縮
することができる。This eliminates manual rewriting of instruction codes, allows programs to be evaluated and verified quickly and reliably, and reduces the time required for program development and modification.
次に、本発明実施例を図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the drawings.
第1図は本発明実施例の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
本発明実施例は、命令コード部21aおよびオペランド
部21bから成る命令群21を格納する主記憶装置2と
、この主記憶装置2から命令を順次読出し実行する手段
を含む中央処理装置1とを備え、中央処理装置1に、次
に実行すべき命令を保持する実行命令保持レジスタ10
1 と、主記憶装置2から読出された命令中の置換すべ
き命令を保持する変更命令コード保持レジスタ102と
、命令コードの変更が指定されている命令中の命令コー
ドを保持する変更対象命令コード保持レジスタ103
と、主記憶装置2から読出された命令を一時保持するフ
ェッチ命令保持レジスタ104とを設け、フェッチ命令
保持レジスタ104に保持された命令の命令コード部と
変更対象命令コード保持レジスタ103の内容とを比較
する比較手段11と、この比較手段11により不一致と
判定されたときに、フェッチ命令保持レジスタ104の
内容をそのまま実行命令保持レジスタ101に転送する
命令転送手段12と、比較手段11により一致と判定さ
れたときに、フェッチ命令保持レジスタ104に保持さ
れた命令の命令コード部を変更命令コード保持レジスタ
102に保持された命令コードで置換し、実行命令保持
レジスタ101に転送する命令コード置換手段I3とを
含む。The embodiment of the present invention includes a main memory 2 that stores an instruction group 21 consisting of an instruction code section 21a and an operand section 21b, and a central processing unit 1 that includes means for sequentially reading and executing instructions from the main memory 2. , an execution instruction holding register 10 that holds the next instruction to be executed in the central processing unit 1.
1, a changed instruction code holding register 102 that holds the instruction to be replaced among the instructions read from the main memory 2, and a changed instruction code holding register 102 that holds the instruction code of the instruction whose instruction code is specified to be changed. Holding register 103
and a fetch instruction holding register 104 that temporarily holds instructions read from the main memory 2, and the instruction code portion of the instruction held in the fetch instruction holding register 104 and the contents of the instruction code holding register 103 to be changed are provided. A comparison means 11 for comparison, an instruction transfer means 12 for transferring the contents of the fetch instruction holding register 104 as is to the execution instruction holding register 101 when the comparison means 11 determines that they do not match, and a comparison means 11 for determining a match. instruction code replacement means I3 for replacing the instruction code part of the instruction held in the fetch instruction holding register 104 with the instruction code held in the modified instruction code holding register 102 and transferring it to the execution instruction holding register 101; including.
次に、このように構成された本発明実施例の動作につい
て説明する。第2図は本発明実施例の動作手順を示すフ
ローチャートである。Next, the operation of the embodiment of the present invention configured as described above will be explained. FIG. 2 is a flowchart showing the operating procedure of the embodiment of the present invention.
まず、主記憶装置2から命令を読出し、これをフェッチ
命令保持レジスタ104に一時的に保持する(ステップ
10)。次に、比較手段11がフェッチ命令保持レジス
タ104内に保持されている命令の命令コード部を変更
対象命令コード保持レジスタ103の内容と比較し、そ
の判定を行う(ステップ30)。First, an instruction is read from the main memory 2 and temporarily held in the fetch instruction holding register 104 (step 10). Next, the comparing means 11 compares the instruction code part of the instruction held in the fetch instruction holding register 104 with the contents of the change target instruction code holding register 103 and makes a determination (step 30).
両者不一致と判定された場合には命令転送手段12がフ
ェッチ命令保持レジスタ104の内容をそのまま実行命
令保持レジスタ1(]1に転送する(ステップ50)。If it is determined that the two do not match, the instruction transfer means 12 transfers the contents of the fetch instruction holding register 104 as is to the execution instruction holding register 1(]1 (step 50).
一方、両者の一致を判定した場合には命令コード置換手
段13がフェッチ命令保持レジスタ104に格納されて
いる命令の命令コード部を変更命令コード保持レジスタ
102に格納されている命令コード部で置換する(ステ
ップ40)。この命令コード部が置換されたフェッチ命
令保持レジスタ104の内容を実行命令保持レジスタ1
01に転送しくステップ50)1、実行命令保持レジス
タ101に転送された命令を実行する(ステップ60)
。On the other hand, if it is determined that the two match, the instruction code replacement means 13 replaces the instruction code part of the instruction stored in the fetch instruction holding register 104 with the instruction code part stored in the modified instruction code holding register 102. (Step 40). The contents of the fetch instruction holding register 104 with this instruction code part replaced are transferred to the execution instruction holding register 1.
Step 50) 1, execute the instruction transferred to the execution instruction holding register 101 (Step 60)
.
次いで、実行対象プログラム内の最終命令について実行
が終了したか否かを判定しくステップ70)、未終了で
あればステップlOに戻りステップ60までの動作を繰
り返す。ステップ70において実行対象のプログラム内
の最終命令についての実行が判定されると全ての動作を
終了する。Next, it is determined whether or not the execution of the final instruction in the program to be executed has been completed (step 70). If the execution has not been completed, the process returns to step IO and repeats the operations up to step 60. When it is determined in step 70 that the final instruction in the program to be executed is to be executed, all operations are terminated.
このように、中央処理装置1内に実行命令保持レジスタ
101、変更命令コード保持レジスタ102、変更対象
命令コード保持レジスタ103およびフェッチ命令保持
レジスタ104を設置すると共に、変更対象命令の命令
コード部を照合することにより、命令コード部の自動変
更と変更後の命令の実行を行うことができる。In this way, the execution instruction holding register 101, the changed instruction code holding register 102, the changed instruction code holding register 103, and the fetch instruction holding register 104 are installed in the central processing unit 1, and the instruction code part of the changed instruction is verified. By doing so, it is possible to automatically change the instruction code part and execute the changed instruction.
以上、説明の都合上、変更対象の命令コードと変更先の
命令コードが一つずつ存在する場合について例示したが
、一般には、それらは複数存在し、また相互間に複数種
類の組合せが存在する。For the sake of explanation, the example above is based on the case where there is one instruction code to be changed and one instruction code to be changed, but in general, there are more than one instruction code, and there are multiple types of combinations between them. .
以上説明したように本発明によれば、主記憶装置から読
出した命令のうち所定の命令コード部を有する命令につ
いてはその命令コード部を所定のものに自動的に変更し
たのち実行することにより、人手による命令コードの書
換え作業が一切不要となり、プログラムの評価、検証が
迅速、がっ確実となり、プログラムの開発や修正期間を
短縮することができる効果がある。As explained above, according to the present invention, among the instructions read from the main memory, an instruction having a predetermined instruction code section is automatically changed to a predetermined instruction code section before being executed. This eliminates the need to manually rewrite instruction codes at all, making program evaluation and verification faster and more reliable, and has the effect of shortening program development and modification periods.
第1図は本発明実施例の構成を示すブロック図。
第2図は本発明実施例の動作手順を示すフローチャート
。
1・・・中央処理装置、2・・・主記憶装置、11・・
・比較手段、12・・・命令転送手段、13・・・命令
コード置換手段、21・・・命令群、21a・・・命令
コード部、21b 90.オペランド部、101・・・
実行命令保持レジスタ、102・・・変更命令コード保
持レジスタ、103・・・変更対象命令コード保持レジ
スタ、104・・・フェッチ命令保持レジスタ。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a flowchart showing the operating procedure of the embodiment of the present invention. 1...Central processing unit, 2...Main storage device, 11...
- Comparison means, 12... Instruction transfer means, 13... Instruction code replacement means, 21... Instruction group, 21a... Instruction code section, 21b 90. Operand section, 101...
Execution instruction holding register, 102... Changed instruction code holding register, 103... Changed instruction code holding register, 104... Fetch instruction holding register.
Claims (1)
格納する主記憶装置と、 この主記憶装置から命令を順次読出し実行する手段を含
む中央処理装置と を備えた情報処理システムにおいて、 前記中央処理装置に、 次に実行すべき命令を保持する実行命令保持レジスタと
、 前記主記憶装置から読出された命令中の置換すべき命令
を保持する変更命令コード保持レジスタと、 命令コードの変更が指定されている命令中の命令コード
を保持する変更対象命令コード保持レジスタと、 前記主記憶装置から読出した命令を一時保持するフェッ
チ命令保持レジスタと を設け、 前記フェッチ命令保持レジスタに保持された命令の命令
コード部と前記変更対象命令コード保持レジスタの内容
とを比較する比較手段と、 この比較手段により不一致と判定されたときに、前記フ
ェッチ命令保持レジスタの内容をそのまま前記実行命令
保持レジスタに転送する命令転送手段と、 前記比較手段により一致と判定されたときに、前記フェ
ッチ命令保持レジスタに保持された命令の命令コード部
を前記変更命令コード保持レジスタに保持された命令コ
ードに置換し、前記実行命令保持レジスタで転送する命
令コード置換手段とを含むことを特徴とする情報処理シ
ステム。[Claims] 1. An information processing system comprising a main memory storing a group of instructions consisting of an instruction code section and an operand section, and a central processing unit including means for sequentially reading and executing instructions from the main memory. In the central processing unit, an execution instruction holding register that holds an instruction to be executed next, a modified instruction code holding register that holds an instruction to be replaced among instructions read from the main memory, and an instruction code. a change target instruction code holding register that holds an instruction code in an instruction that is specified to be changed; and a fetch instruction holding register that temporarily holds an instruction read from the main memory, and the instruction code held in the fetch instruction holding register is provided. a comparison means for comparing the instruction code part of the fetched instruction with the contents of the instruction code holding register to be changed; and when the comparison means determines that there is a mismatch, the contents of the fetch instruction holding register are retained as they are for the execution instruction; an instruction transfer means for transferring the instruction to a register; and, when a match is determined by the comparison means, replacing the instruction code part of the instruction held in the fetch instruction holding register with the instruction code held in the modified instruction code holding register. and instruction code replacement means for transferring in the execution instruction holding register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10219990A JPH04533A (en) | 1990-04-17 | 1990-04-17 | Information processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10219990A JPH04533A (en) | 1990-04-17 | 1990-04-17 | Information processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04533A true JPH04533A (en) | 1992-01-06 |
Family
ID=14320994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10219990A Pending JPH04533A (en) | 1990-04-17 | 1990-04-17 | Information processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04533A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008299501A (en) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | Processor |
-
1990
- 1990-04-17 JP JP10219990A patent/JPH04533A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008299501A (en) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | Processor |
US8255672B2 (en) | 2007-05-30 | 2012-08-28 | Semiconductor Components Industries, Llc | Single instruction decode circuit for decoding instruction from memory and instructions from an instruction generation circuit |
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