JPH0452905A - Programmable controller - Google Patents
Programmable controllerInfo
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Abstract
Description
【発明の詳細な説明】
ｒ産業上の利用分野〕
本発明は、設備機器の自動制御に使用されるプログラマ
ブルコントローラに関し、詳しくはＣＰＵ （Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とｉ ／
Ｏ（Ｉｎｐｕｔｌｏｕ ｔｐｕ ｔ）ユニットとの間で
データ信号の送受信を行う際に要する待ち時間を自動的
に設定するプログラマブルコントローラに関するもので
ある。[Detailed Description of the Invention] r Industrial Application Field] The present invention relates to a programmable controller used for automatic control of equipment.
ral Processing Unit) and i/
The present invention relates to a programmable controller that automatically sets the waiting time required when transmitting and receiving data signals to and from an input (O) unit.
一般ニ、プログラマブルコントローラは、第４図および
第６図に示すように、記憶されたラダプログラムを実行
するＣＩ）Ｕ３１を有した本体ユニット３５と、設備機
器に配設されたアクチュエータやセンサ等に接続される
Ｉ１０ユニット３３・・・とを有しており、上記のセン
サやアクチュエータ等を監視および制御することで、予
め設定された手順で設備機器を作動させるようになって
いる。Generally speaking, as shown in FIGS. 4 and 6, the programmable controller includes a main body unit 35 having a CI U31 that executes a stored ladder program, and actuators, sensors, etc. installed in equipment. It has connected I10 units 33..., and operates the equipment according to a preset procedure by monitoring and controlling the above-mentioned sensors, actuators, etc.
上記のＣＰＵ３１とＩ１０ユニット３３・・・とは、信
号ケーブル３４を介して続出信号やデータ信号等を送受
信するようになっており、ＣＰｔＪ３１は、続出信号を
Ｉ１０ユニット３３・・・に送信してＩ１０ユニット３
３・・・からデータ信号を受信するようになっている。The above-mentioned CPU 31 and I10 unit 33... are configured to transmit and receive continuous signals, data signals, etc. via the signal cable 34, and CPtJ31 transmits continuous signals to I10 unit 33... I10 unit 3
It is designed to receive data signals from 3...
この際、各信号の送受信に要する時間は、信号ケーブル
３４の長さである伝送距Ｒｉｐ−，−ｘ２で決定される
ようになっている。At this time, the time required for transmitting and receiving each signal is determined by the transmission distance Rip-, -x2, which is the length of the signal cable 34.
従って、続出信号は、第５図および第７図に示すように
、ＣＰＵ３１から出力された後、所定時間ｔ１ ・ｔ２
を経てＩ１０ユニ７）３３・・・に到達する一方、デー
タ信号は、ｉ１０ユ、ニット３３・・・から出力された
後、所定時間ｔ１ ・ｔ２を経てＣＩ） ｔＪ ３１に
到達することになる。Therefore, as shown in FIG. 5 and FIG.
On the other hand, the data signal reaches CI) tJ 31 after a predetermined time t1 and t2 after being output from the i10 unit and unit 33... .
ところで、ＣＰＵ３１が読出信号を出力してからデータ
信号を受信するまでの遅延時間は、ＣＰＩＪ３１の動作
速度と比較して無視できない場合がある。この場合には
、遅延時間を補償する待ち時間が設定される必要があり
、この待ち時間は、ＣＰＵ３１がデータ信号を誤りなく
受信できるように、所定時間ｔ＋’ｔｚの２倍の遅延時
間よりも長く設定されるようになっている。従って、従
来のプログラマブルコントローラは、信号の送受信を常
に確実なものとするため、仕様上許容される最大の伝送
距離に要する遅延時間に対応させた待ち時間に設定され
ている。Incidentally, the delay time from when the CPU 31 outputs a read signal until it receives a data signal may not be ignored compared to the operating speed of the CPIJ 31. In this case, it is necessary to set a waiting time to compensate for the delay time, and this waiting time is longer than the delay time twice the predetermined time t+'tz so that the CPU 31 can receive the data signal without error. It is set for a long time. Therefore, in order to always ensure signal transmission and reception, conventional programmable controllers are set to have a waiting time that corresponds to the delay time required for the maximum transmission distance allowed by the specifications.
［発明が解決しようとする課題］
しかしながら、Ｌ記従来のプログラマブルコントロ−ラ
では、スキャンタイムが待ち時間で固定されているため
、より高速で制御できる場合があるにも関わらず、一定
の速度でのみ制御できるだけである。[Problems to be Solved by the Invention] However, in the conventional programmable controller described in L, the scan time is fixed by the waiting time, so although it may be possible to control at a higher speed, it cannot be controlled at a constant speed. can only be controlled.
即ち、遅延時間は、伝送距離に比例しており、この伝送
距離を決定する信号ケーブル３４の長さは、プログラマ
ブルコントローラが配設される配電盤の大きさや形状等
で異なったものになっている。従って、遅延時間は、プ
ログラマブルコントローラの配設される状態で異なった
ものになり、信号ケーブル３４が短くなるに伴って短縮
化されることになる。That is, the delay time is proportional to the transmission distance, and the length of the signal cable 34, which determines this transmission distance, differs depending on the size and shape of the switchboard in which the programmable controller is installed. Therefore, the delay time differs depending on the state in which the programmable controller is disposed, and is reduced as the signal cable 34 becomes shorter.
ところが、従来のプログラマブルコントローラは、待ち
時間が仕様上許容される最大の伝送距離に要する遅延時
間に対応して設定されており、信号ケーブル３４が短い
場合には、無駄な待ち時間が発生することになる。そし
て、この無駄な待ち時間の発生は、より高速な制御が要
求されるプログラマブルコントローラにとって重大な問
題となっている。However, in conventional programmable controllers, the waiting time is set in accordance with the delay time required for the maximum transmission distance allowed by the specifications, and if the signal cable 34 is short, unnecessary waiting time may occur. become. The occurrence of this wasteful waiting time is a serious problem for programmable controllers that require faster control.
従って、本発明においては、各伝送距離の遅延時間に対
応した待ち時間とすることで、上記の無駄な待ち時間を
除去することができるプログラマブルコントローラを提
供することを目的としている。Therefore, an object of the present invention is to provide a programmable controller that can eliminate the above-mentioned wasteful waiting time by setting the waiting time to correspond to the delay time of each transmission distance.
本発明に係るプログラマブルコントローラは、上記課題
を解決するために、ＣＰＵを有する制御手段と入出力手
段であるＩ１０ユニットとが任意の長さの信号ケーブル
を介して接続されたものであり、上記制御手段は、信号
の送受信に要する遅延時間を補償する待ち時間の経過後
に入出力手段から出力されたデータ信号等の信号の読み
取り動作を実行するプログラマブルコントローラにおい
て、
上記制御手段は、遅延時間を計数し、この計数値を基に
して待ち時間を設定可能な待ち時間設定手段である時間
設定領域が形成されたＲＡＭ（Ｒａｓ＋ｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）を有していることを特徴として
いる。In order to solve the above-mentioned problems, a programmable controller according to the present invention is one in which a control means having a CPU and an I10 unit as an input/output means are connected via a signal cable of an arbitrary length, and the above-mentioned control The means is a programmable controller that executes a reading operation of a signal such as a data signal outputted from the input/output means after a waiting time that compensates for the delay time required for transmitting and receiving the signal, wherein the control means counts the delay time. , a RAM (Ras+dom Acc
ess Memory).
上記の構成によれば、信号の送受信に要する遅延時間は
、制御手段と入出力手段とが任意の長さの信号ケーブル
を介して接続されており、信号を送受信する際の伝送距
離が信号ケーブルの長さで決定されるため、プログラマ
ブルコントローラが配設される状態により異なったもの
となっている。According to the above configuration, the delay time required for signal transmission and reception is determined by the fact that the control means and the input/output means are connected via a signal cable of arbitrary length, and the transmission distance when transmitting and receiving signals is reduced by the signal cable. Since it is determined by the length of the programmable controller, it differs depending on the state in which the programmable controller is installed.
この際、制御手段は、待ち時間設定手段を有しており、
この待ち時間設定手段は、遅延時間を計数し、この計数
値を基にして待ち時間を設定している。従って、制御手
段は、入出力手段からの信号を受信して読み取り動作を
開始するまでの無駄な時間を除去した待ち時間で動作す
ることになる。これにより、プログラマブルコントロー
ラは、配設される状態に応じて最適なスキャンタイムに
設定されることから、より高速に制御することが可能に
なる。At this time, the control means has a waiting time setting means,
This waiting time setting means counts the delay time and sets the waiting time based on this counted value. Therefore, the control means operates with a waiting time that eliminates the wasted time between receiving the signal from the input/output means and starting the reading operation. As a result, the programmable controller is set to an optimal scan time depending on the state in which it is installed, so it is possible to control the programmable controller at higher speed.
本発明の一実施例を第１図ないし第３図に基づいて説明
すれば、以下の通りである。An embodiment of the present invention will be described below with reference to FIGS. 1 to 3.
本実施例に係るプログラマブルコントローラは、第２図
に示すように、ラダープログラムを解析して実行する制
御手段であるＣＰＵＩを備えた本体ユニット５と、設備
機器に配設されたアクチュエータやセンサ等に接続され
る入出力手段であるＩ１０ユニット３・・・とを有して
おり、上記のセンサやアクチュエータ等を監視および制
御することで、予め設定された手順で設備機器を作動さ
せるようになっている。そして、各Ｉ１０ベース２・６
・７に例えば５個単位で組み付けられたＩ１０ユニット
３・・・は、信号ケーブル４を介してＣＰＵ１に接続さ
れており、信号ケーブル４は、ＣＰＵ１およびＩ１０ユ
ニット３・・・から出力される続出信号やデータ信号等
の各種の信号を送受信するようになっている。As shown in FIG. 2, the programmable controller according to this embodiment includes a main unit 5 equipped with a CPU which is a control means for analyzing and executing a ladder program, and actuators, sensors, etc. installed in equipment. It has an I10 unit 3 that is connected to the input/output means, and by monitoring and controlling the above-mentioned sensors and actuators, it operates the equipment according to a preset procedure. There is. And each I10 base 2/6
・The I10 units 3..., which are assembled in units of, for example, five units, are connected to the CPU 1 via a signal cable 4, and the signal cable 4 is connected to the continuous output from the CPU 1 and the I10 units 3... It is designed to transmit and receive various signals such as signals and data signals.
上記の信号ケーブル４は、第１図に示すように、選択信
号を送信する選択信号用ケーブル４ａと、続出信号を送
信する続出信号用ケーブル４ｂと、データ信号を送信す
る複数（ｎ）のデータ信号用ケーブル４ｃとを有してお
り、これらの各ケーブル４ａ・４ｂ・４ｃは、プルアッ
プ状態にされている。As shown in FIG. 1, the above signal cable 4 includes a selection signal cable 4a for transmitting a selection signal, a continuous signal cable 4b for transmitting a continuous signal, and a plurality of (n) data signals for transmitting data signals. It has a signal cable 4c, and each of these cables 4a, 4b, and 4c is in a pull-up state.
上記の選択信号用ケーブル４ａおよび続出信号用ケーブ
ル４ｂは、ＣＰＵＩとＩ１０ユニット３の選択回路９と
に接続さ、れており、この選択回路９は、バッファ回路
８・１１のＬアクティブのゲート端子８ａ・ｌｌａに接
続されている。そして、選択回路９は、選択信号と続出
信号とが入力された際にゲート端子８ａにＬレベルを印
加する一方、続出信号のみが入力された際にゲート端子
１１ａにＬレベルを印加するようになっている。The selection signal cable 4a and the continuous signal cable 4b are connected to the CPUI and the selection circuit 9 of the I10 unit 3, and this selection circuit 9 is connected to the L active gate terminal of the buffer circuits 8 and 11. It is connected to 8a/lla. The selection circuit 9 applies an L level to the gate terminal 8a when the selection signal and the successive signal are input, and applies an L level to the gate terminal 11a when only the successive signal is input. It has become.
上記の一方のバッファ回路８は、入力側がＧＮＤに接続
されている一方、出力側がデータ信号用ケーブル４ｃに
接続されており、ゲート端子８ａがＬレベルにされた際
に、出力側を入力側と同じＬレベルにすることでＬレベ
ルの応答信号を出力するようになっている。また、他方
のバッファ回路１１は、入力側が図示しないデータ端子
等に接続されている一方、出力側がデータ信号用ケーブ
ル４ｃを介してＣＰＵＩに接続されており、ゲート端子
１１ａがＬレベルにされた際に、入力側のデータ信号を
出力するようになっている。One of the buffer circuits 8 mentioned above has its input side connected to GND, and its output side connected to the data signal cable 4c, so that when the gate terminal 8a is set to L level, the output side is connected to the input side. By setting the same L level, an L level response signal is output. The other buffer circuit 11 has an input side connected to a data terminal (not shown), and an output side connected to the CPUI via a data signal cable 4c, so that when the gate terminal 11a is set to L level, The input side data signal is then output.
上記の応答信号が入力されるＣＰＵ １には、待ち時間
を設定する時間設定領域が形成された図示しない待ち時
間設定手段であるＲＡＭが接続されており、この時間設
定領域には、ＣＰＵＩが続出信号を出力してから応答信
号を受信するまでの時間となる計数値が書き込まれるよ
うになっている。A RAM (not shown) is connected to the CPU 1 to which the above response signal is input, and is a waiting time setting means (not shown) in which a time setting area for setting a waiting time is formed. A count value representing the time from outputting a signal to receiving a response signal is written.
上記の構成において、プログラマブルコントローラの動
作について以下に説明する。In the above configuration, the operation of the programmable controller will be described below.
第２図に示すように、ＣＰＵＩに複数のＩ１０ベース２
・６・７のＩ１０ユニット３・・・が信号ケーブル４を
介して接続されている場合、ＣＰＵＩは、各Ｉ１０ベー
ス２・６・７のＩ１０ユニット３・・・を順にスキャン
している。この際、ＣＰＵ １は、各Ｉ１０ベース２・
６・７の先頭のＩ１０ユニット３・・からデータ信号を
受信する場合、第３図に示すように、選択信号と続出信
号とを第１図の選択回路９に出力する。これと同時に、
ＣＰＵ１は、図示しないＲＡＭに形成された時間設定領
域をクリアし、この時間設定領域を用いて計数を開始す
ることになる。As shown in Figure 2, multiple I10 base 2
- When the I10 units 3, . . . of I10 bases 2, 6, 7, etc. are connected via the signal cable 4, the CPUI sequentially scans the I10 units 3, . . . of each I10 base 2, 6, 7. At this time, CPU 1 uses each I10 base 2,
When receiving a data signal from the first I10 unit 3 . At the same time,
The CPU 1 clears a time setting area formed in a RAM (not shown) and starts counting using this time setting area.
上記の各信号を受信した選択回路９は、バッファ回路１
１のゲート端子１１ａをＨレベルに保持すると共に、バ
ッファ回路８のゲート端子８ａにＬレベルを印加する。The selection circuit 9 that has received each of the above signals is connected to the buffer circuit 1.
The gate terminal 11a of the buffer circuit 8 is held at the H level, and the L level is applied to the gate terminal 8a of the buffer circuit 8.
従って、バッファ回路１１は、遮断状態となるため出力
側がハイインピーダンスとなる一方、バッファ回路８は
、出力側が入力側と同じＬレベルの応答信号を出力する
ことになる。これにより、両バッファ回路８・１１に接
続されたデータ信号用ケーブル４ｃには、バッファ回路
８からの応答信号が入力されることになる。Therefore, the buffer circuit 11 is in a cut-off state, so its output side becomes high impedance, while the output side of the buffer circuit 8 outputs a response signal at the same L level as the input side. As a result, the response signal from the buffer circuit 8 is input to the data signal cable 4c connected to both the buffer circuits 8 and 11.
上記の応答信号は、データ信号用ケーブル４ｃを介して
ＣＰＵＩに送信される。ＣＰＵＩは、応答信号の受信と
同時に時間設定領域の計数を停止し、時間設定領域に記
憶された計数値を遅延時間Ｔとして認識することになる
。そして、上記の計数値は、同一のＩ１０ベース２・６
・７のＩ１０ユニット３・・・からデータ信号を受信す
る際のＣＰＵｌの待ち時間として使用されることになる
。The above response signal is transmitted to the CPUI via the data signal cable 4c. The CPUI stops counting in the time setting area at the same time as receiving the response signal, and recognizes the count value stored in the time setting area as the delay time T. And the above count value is the same I10 base 2.6
・It will be used as the wait time of the CPU1 when receiving a data signal from the I10 unit 3 of 7.
尚、Ｉ１０ベース２・６・７内の信号の送受信に要する
時間は、信号ケーブル４を介した信号の送受信に要する
時間と比較して無視できる程短いため、待ち時間は、同
一のＩ１０ベース２・６・７に組み付けられた全てのＩ
１０ユニット３・・・について適応することが可能であ
る。Note that the time required to transmit and receive signals within the I10 bases 2, 6, and 7 is negligibly short compared to the time required to transmit and receive signals via the signal cable 4, so the waiting time for the same I10 base 2・All I assembled in 6 and 7
10 units 3... can be applied.
上記の計数値を基にした待ち時間が設定されると、ＣＰ
Ｕ１から読出信号が出力される。この続出信号は、選択
回路９で受信され、選択回路９は、バッファ回路１１の
ゲート端子１１ａにＬレベルを印加すると共に、バッフ
ァ回路８のゲート端子８ａにＨレベルを印加することに
なる。従って、バッファ回路８は、ハイインピーダンス
となる一方、バッファ回路１１は、データ信号をデータ
信号用ケーブル４Ｃを介してＣＰＵＩに送信することに
なる。When the waiting time is set based on the above count value, the CP
A read signal is output from U1. This successive signal is received by the selection circuit 9, and the selection circuit 9 applies an L level to the gate terminal 11a of the buffer circuit 11 and an H level to the gate terminal 8a of the buffer circuit 8. Therefore, the buffer circuit 8 becomes high impedance, while the buffer circuit 11 transmits the data signal to the CPUI via the data signal cable 4C.
この際、ＣＰＵＩは、上記の計数値Ｔを基にして設定さ
れた待ち時間が経過するまで読み取り動作を停止してい
る。これにより、データ信号の読み取り動作は、データ
信号の入力と略同時に実行されることになる。そして、
Ｌ記の待ち時間を設定し、待ち時間の経過後にデータ信
号を読み取る動作は、各Ｉ１０ヘース２・６・７の先頭
のＩ１０ユニット３・・からデータ信号を受信する毎に
実行されることになる。At this time, the CPUI stops the reading operation until the waiting time set based on the count value T described above has elapsed. Thereby, the reading operation of the data signal is executed substantially simultaneously with the input of the data signal. and,
The operation of setting the waiting time and reading the data signal after the waiting time has elapsed is executed every time a data signal is received from the first I10 unit 3 of each I10 unit 2, 6, 7. Become.
このように、本実施例のプログラマブルコントローラは
、続出信号を送信してからデータ信号を受信するまでの
遅延時間を計数し、この計数値を基にして待ち時間を設
定するようになっている。In this way, the programmable controller of this embodiment counts the delay time from transmitting successive signals to receiving a data signal, and sets the waiting time based on this counted value.
従って、第２図に示すように、ＣＰ Ｕ １が複数のＩ
１０ヘース２・６・７（７）Ｉｌｏ、：ｌニット３・・
・からデータ信号を受信する場合には、各Ｉ１０ベース
２・６・７に接続された信号ケーブル４で決定される伝
送距離り、・Ｌ２ ・Ｌ３の遅延時間に対応した待ち時
間が設定されることになり、待ち時間の無駄が省略され
ることになる。そして、この無駄が省略された待ち時間
で読み取り動作を行うプログラマブルコントローラは、
各Ｉ１０ユニット３・・・へアクセスするスキャンタイ
ムを短縮化することか可能になり、ひいては設備機器を
より高速に制御することが可能になっている。Therefore, as shown in FIG.
10 hese 2, 6, 7 (7) Ilo, :l knit 3...
When receiving a data signal from ・, the transmission distance determined by the signal cable 4 connected to each I10 base 2, 6, and 7, and the waiting time corresponding to the delay time of ・L2 and L3 are set. This means that wasted waiting time is eliminated. The programmable controller that performs read operations with this wasteful waiting time is
It has become possible to shorten the scan time for accessing each I10 unit 3, and in turn, it has become possible to control equipment at higher speed.
［発明の効果］
本発明に係るプログラマブルコントローラは、以上のよ
うに、制御手段が遅延時間を計数し、この計数値を基に
して待ち時間を設定可能な待ち時間設定手段を有してい
る構成である。[Effects of the Invention] As described above, the programmable controller according to the present invention has a configuration in which the control means counts the delay time and has a waiting time setting means that can set the waiting time based on the counted value. It is.
これにより、待ち時間設定手段が遅延時間を計数し、こ
の計数値を基にして待ち時間を設定するため、入出力手
段からの信号を受信して読み取り動作を開始するまでの
無駄な時間を除去した待ち時間で制御手段が動作するこ
とになり、結果としてプログラマブルコントローラの配
設される状態に応じて最適なスキャンタイムが設定され
ることから、より高速に設備機器を制御することが可能
になるという効果を奏する。As a result, the waiting time setting means counts the delay time and sets the waiting time based on this counted value, eliminating wasted time from receiving the signal from the input/output means to starting the reading operation. The control means will operate within the waiting time, and as a result, the optimal scan time will be set depending on the state in which the programmable controller is installed, making it possible to control equipment faster. This effect is achieved.
第１図ないし第３図は、本発明の一実施例を示すもので
ある。
第１図は、信号ケーブルを介して接続されたＣＰＵおよ
びＩ１０ユニットのブロック図である。
第２図は、プログラマブルコントローラの概略構成図で
ある。
第３図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。
第４図ないし第７図は、従来例を示１ものである。
第４図は、プログラマブルコントローラの概略構成図で
ある。
第５図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。
第６図は、プログラマブルコントローラの概略構成図で
ある。
第７図は、プログラマブルコントローラの各信号のタイ
ミングチャートである。
ｌはＣＰｔＪ （制御手段）、２・６・７は１１０ベー
ス、３はＩ１０ユニット（入出力手段）１，４は信号ケ
ーブル、４ａは選択信号用ケーブル、４ｂは続出信号用
ケーブル、４ｃはデータ信号用ケ−プル、５は本体ユニ
ット、８・１１はバンファ回路、
ａ
■
ａはゲート端子である。1 to 3 show one embodiment of the present invention. FIG. 1 is a block diagram of a CPU and an I10 unit connected via a signal cable. FIG. 2 is a schematic configuration diagram of the programmable controller. FIG. 3 is a timing chart of each signal of the programmable controller. 4 to 7 show one conventional example. FIG. 4 is a schematic configuration diagram of the programmable controller. FIG. 5 is a timing chart of each signal of the programmable controller. FIG. 6 is a schematic configuration diagram of the programmable controller. FIG. 7 is a timing chart of each signal of the programmable controller. l is CPtJ (control means), 2, 6 and 7 are 110 base, 3 is I10 unit (input/output means) 1 and 4 are signal cables, 4a is cable for selection signal, 4b is cable for continuous signal, 4c is data Signal cable, 5 is the main unit, 8 and 11 are bumper circuits, a ■ a is the gate terminal.
Claims (1)
ルを介して接続されたものであり、上記制御手段は、信
号の送受信に要する遅延時間を補償する待ち時間の経過
後に入出力手段から出力された信号の読み取り動作を実
行するプログラマブルコントローラにおいて、 上記制御手段は、遅延時間を計数し、この計数値を基に
して待ち時間を設定可能な待ち時間設定手段を有してい
ることを特徴とするプログラマブルコントローラ。[Claims] 1. The control means and the input/output means are connected via a signal cable of arbitrary length, and the control means has a waiting time that compensates for the delay time required for transmitting and receiving signals. In a programmable controller that executes an operation of reading a signal output from the input/output means after the lapse of time, the control means includes a waiting time setting means that can count the delay time and set the waiting time based on the counted value. A programmable controller comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209490A JPH0452905A (en) | 1990-06-20 | 1990-06-20 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16209490A JPH0452905A (en) | 1990-06-20 | 1990-06-20 | Programmable controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452905A true JPH0452905A (en) | 1992-02-20 |
Family
ID=15747961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16209490A Pending JPH0452905A (en) | 1990-06-20 | 1990-06-20 | Programmable controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452905A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449515B2 (en) | 1996-11-29 | 2002-09-10 | Omron Corporation | Controller |
| JP2017117267A (en) * | 2015-12-25 | 2017-06-29 | 横河電機株式会社 | Process control system |
| WO2019176287A1 (en) * | 2018-03-13 | 2019-09-19 | オムロン株式会社 | Control device, control system, control method, and control program |
-
1990
- 1990-06-20 JP JP16209490A patent/JPH0452905A/en active Pending
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