JPH0452011B2 - - Google Patents
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- JPH0452011B2 JPH0452011B2 JP60085020A JP8502085A JPH0452011B2 JP H0452011 B2 JPH0452011 B2 JP H0452011B2 JP 60085020 A JP60085020 A JP 60085020A JP 8502085 A JP8502085 A JP 8502085A JP H0452011 B2 JPH0452011 B2 JP H0452011B2
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- Japan
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- output
- stage
- transistor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドライバアレーに関し、更に詳述すれ
ば、各種電子機器のインターフエース装置として
用いられる、出力電流制御機能付のドライバアレ
ーを提案するものである。
ば、各種電子機器のインターフエース装置として
用いられる、出力電流制御機能付のドライバアレ
ーを提案するものである。
ディジタルデータの演算結果を表示、記録、伝
送、制御等最終的に利用する形態に変換するイン
ターフエース装置の重要性が高まつている。斯か
るインターフエース装置においては、情報は０、
１の２値信号のビツト列で扱われることが多いの
でアレー構成のものが適している。
送、制御等最終的に利用する形態に変換するイン
ターフエース装置の重要性が高まつている。斯か
るインターフエース装置においては、情報は０、
１の２値信号のビツト列で扱われることが多いの
でアレー構成のものが適している。
第９図は従来の簡易なドライバアレーの一例を
示しており、第１０図（又は第１１図）に示す如
きドライバ回路ユニツト８０，８０…（又は８
１，８１…）をビツトパラレルに設けたものであ
る。
示しており、第１０図（又は第１１図）に示す如
きドライバ回路ユニツト８０，８０…（又は８
１，８１…）をビツトパラレルに設けたものであ
る。
第１０図に示すドライバ回路ユニツト８０の出
力電流IO1は IO1＝（VCC1−VCE1）／RL1 ……(1) 但し、VCC1：電源電圧 VCE1：出力トランジスタ８０ａのコレク
タ−エミツタ間電圧 RL1：負荷抵抗８０ｂの抵抗値 となる。
力電流IO1は IO1＝（VCC1−VCE1）／RL1 ……(1) 但し、VCC1：電源電圧 VCE1：出力トランジスタ８０ａのコレク
タ−エミツタ間電圧 RL1：負荷抵抗８０ｂの抵抗値 となる。
また第１１図に示すドライバ回路ユニツト８１
の出力電波IO2は IO2＝（VCC2−VCE2−VBE2−VL）／RL2 ……(2) 但、VCC2：電源電圧 VCE2：入力トランジスタ８１ａのコレク
タ−エミツタ間電圧 VBE2：出力トランジスタ８１ｂのベース
−エミツタ間電圧 VL：負荷となる発光ダイオード８１ｃの
端子間電圧 RL2：負荷抵抗８１ｄの抵抗値 となる。
の出力電波IO2は IO2＝（VCC2−VCE2−VBE2−VL）／RL2 ……(2) 但、VCC2：電源電圧 VCE2：入力トランジスタ８１ａのコレク
タ−エミツタ間電圧 VBE2：出力トランジスタ８１ｂのベース
−エミツタ間電圧 VL：負荷となる発光ダイオード８１ｃの
端子間電圧 RL2：負荷抵抗８１ｄの抵抗値 となる。
即ち、いずれのドライバ回路ユニツト８１にお
いても負荷に流れる電流は電源電圧、接合間電
圧、負荷抵抗等に影響され、出力電流の制御は容
易でない。一方、このようなドライバアレーは薄
膜サーマルヘツド、LEDアレイプリンタヘツド
等に使用されるが、これらの品質、例えば印字結
果の濃淡、ムラの有無等は出力電流に支配され
る。そしてこの出力電流は温度変動、電源電圧変
動によつて変動するので、出力電流制御機能を有
するドライバアレーの開発が望まれていた。
いても負荷に流れる電流は電源電圧、接合間電
圧、負荷抵抗等に影響され、出力電流の制御は容
易でない。一方、このようなドライバアレーは薄
膜サーマルヘツド、LEDアレイプリンタヘツド
等に使用されるが、これらの品質、例えば印字結
果の濃淡、ムラの有無等は出力電流に支配され
る。そしてこの出力電流は温度変動、電源電圧変
動によつて変動するので、出力電流制御機能を有
するドライバアレーの開発が望まれていた。
本発明はこのような技術的背景の下になされた
ものであつて、電流ミラー回路を複数段縦続接続
したものを複数列設け、この入力側に電流制御回
路を設け、また縦続接続回路夫々の途中にスイツ
チ回路を介装して、出力電流のオンオフを、各列
ごとに即ちビツト毎に行なえる構成とすることに
より出力電流の制御を可能としてビツト毎のバラ
ツキを解消してより高度な用途に適用できるドラ
イバアレーを提供することを目的とする。
ものであつて、電流ミラー回路を複数段縦続接続
したものを複数列設け、この入力側に電流制御回
路を設け、また縦続接続回路夫々の途中にスイツ
チ回路を介装して、出力電流のオンオフを、各列
ごとに即ちビツト毎に行なえる構成とすることに
より出力電流の制御を可能としてビツト毎のバラ
ツキを解消してより高度な用途に適用できるドラ
イバアレーを提供することを目的とする。
本発明に係るドライバアレーは、電流制御回路
と、該電流制御回路の入力電流を増幅すべく接続
されている、電流ミラー回路の複数段の縦続接続
回路の複数列と、縦続接続回路夫々の中途に介装
されたスイツチ回路とを具備することを特徴とす
る。
と、該電流制御回路の入力電流を増幅すべく接続
されている、電流ミラー回路の複数段の縦続接続
回路の複数列と、縦続接続回路夫々の中途に介装
されたスイツチ回路とを具備することを特徴とす
る。
以下本発明をその実施例を示す図面に基づいて
詳述する。
詳述する。
第１図は本発明のドライバアレーの構成を略示
するブロツク図であつて、入力信号VINは電流
制御回路Ａに与えられ、その出力を第１段の電流
ミラー回路Ｍ１に与えられ、電流ミラー回路Ｍ１
出力はＮ個のチヤネルごとに設けてある第２段の
電流ミラー回路Ｍ２１，Ｍ２２…Ｍ２（Ｎ−１），
Ｍ２Ｎに与えられる。第２段の電流ミラー回路Ｍ
２１，Ｍ２２…Ｍ２（Ｎ−１），Ｍ２Ｎ出力は、
スイツチ回路SW１，SW２…SW（Ｎ−１）、
SWN夫々を介して第３段の電流ミラー回路Ｍ３
１，Ｍ３２…Ｍ３（Ｎ−１），Ｍ３Ｎ夫々に入力
され、これらの出力は夫々第４段の電流ミラー回
路Ｍ４１，Ｍ４２…Ｍ４（Ｎ−１），Ｍ４Ｎに与
えられる。この第４段の電流ミラー回路Ｍ４１，
Ｍ４２…Ｍ４（Ｎ−１），Ｍ４Ｎの出力電流が本
発明のドライバアレー出力電流IO１，IO２…IO
（Ｎ−１），IONとなる。
するブロツク図であつて、入力信号VINは電流
制御回路Ａに与えられ、その出力を第１段の電流
ミラー回路Ｍ１に与えられ、電流ミラー回路Ｍ１
出力はＮ個のチヤネルごとに設けてある第２段の
電流ミラー回路Ｍ２１，Ｍ２２…Ｍ２（Ｎ−１），
Ｍ２Ｎに与えられる。第２段の電流ミラー回路Ｍ
２１，Ｍ２２…Ｍ２（Ｎ−１），Ｍ２Ｎ出力は、
スイツチ回路SW１，SW２…SW（Ｎ−１）、
SWN夫々を介して第３段の電流ミラー回路Ｍ３
１，Ｍ３２…Ｍ３（Ｎ−１），Ｍ３Ｎ夫々に入力
され、これらの出力は夫々第４段の電流ミラー回
路Ｍ４１，Ｍ４２…Ｍ４（Ｎ−１），Ｍ４Ｎに与
えられる。この第４段の電流ミラー回路Ｍ４１，
Ｍ４２…Ｍ４（Ｎ−１），Ｍ４Ｎの出力電流が本
発明のドライバアレー出力電流IO１，IO２…IO
（Ｎ−１），IONとなる。
ＮビツトのデータはVD１，VD２…VD（Ｎ−
１），VDNで表わされ、スイツチ回路SW１，
SW２…SW（Ｎ−１）、SWNにオン、オフ制御信
号として与えられる。
１），VDNで表わされ、スイツチ回路SW１，
SW２…SW（Ｎ−１）、SWNにオン、オフ制御信
号として与えられる。
第２図は１つの入力電流IIに対してＮ個の出力
電流IO１，IO２…IONを得る電流ミラー回路の
一例を示している。電流入力端子はNPNトラン
ジスタＱ（Ｎ＋１）のコレクタ及びNPNトランジ
スタＱ（Ｎ＋２）のベースに接続され、これら両
トランジスタＱ（Ｎ＋１）のベース及びＱ（Ｎ＋
２）のエミツタを一括接続して、この接続点を出
力側トランジスタＱ１，Ｑ２…QNのベースに接
続してある。トランジスタＱ（Ｎ＋２）のコレク
タは電圧VCCの電源に連なつている。トランジ
スタＱ１，Ｑ２…QN，Ｑ（Ｎ＋１）のエミツタ
はいずれも抵抗値REのエミツタ抵抗を夫々介し
て一括接続されている。そしてトランジスタＱ
１，Ｑ２…QNのコレクタを出力端子としてい
る。この電流ミラー回路においてトランジスタＱ
１，Ｑ２…QN，Ｑ（Ｎ＋１）のサイズ及び電流
増幅率βが等しいとすると入出力電流比（ミラー
比）IO／IIは I0／II＝β2＋β／β2＋β＋Ｎ＋１ ……(3) 但し、IO：IO１，IO２…ION で与えられ、Ｎ＜βである場合はミラー比は１に
極めて近い値となる。
電流IO１，IO２…IONを得る電流ミラー回路の
一例を示している。電流入力端子はNPNトラン
ジスタＱ（Ｎ＋１）のコレクタ及びNPNトランジ
スタＱ（Ｎ＋２）のベースに接続され、これら両
トランジスタＱ（Ｎ＋１）のベース及びＱ（Ｎ＋
２）のエミツタを一括接続して、この接続点を出
力側トランジスタＱ１，Ｑ２…QNのベースに接
続してある。トランジスタＱ（Ｎ＋２）のコレク
タは電圧VCCの電源に連なつている。トランジ
スタＱ１，Ｑ２…QN，Ｑ（Ｎ＋１）のエミツタ
はいずれも抵抗値REのエミツタ抵抗を夫々介し
て一括接続されている。そしてトランジスタＱ
１，Ｑ２…QNのコレクタを出力端子としてい
る。この電流ミラー回路においてトランジスタＱ
１，Ｑ２…QN，Ｑ（Ｎ＋１）のサイズ及び電流
増幅率βが等しいとすると入出力電流比（ミラー
比）IO／IIは I0／II＝β2＋β／β2＋β＋Ｎ＋１ ……(3) 但し、IO：IO１，IO２…ION で与えられ、Ｎ＜βである場合はミラー比は１に
極めて近い値となる。
第３図は１入力１出力の電流ミラー回路を示し
ており、出力側のトランジスタをＱ１の１つだけ
としたものである。この回路において、トランジ
スタＱ１，Ｑ（Ｎ＋１）の面積比をｍ：１、トラ
ンジスタＱ１，Ｑ（Ｎ＋１）夫々のエミツタ抵抗
夫々の抵抗値RE１，RE２の比を１：１／ｍとす
ると、ミラー比IO／IIは、 （IO／II）＝ｍ×β2＋β／β2＋β＋Ｎ＋１ ……(4) となり、ｍ＜βであるときはミラー比はｍに近い
値となる。一般に集積回路においては面積比、抵
抗比とも極めて安定した定数である。
ており、出力側のトランジスタをＱ１の１つだけ
としたものである。この回路において、トランジ
スタＱ１，Ｑ（Ｎ＋１）の面積比をｍ：１、トラ
ンジスタＱ１，Ｑ（Ｎ＋１）夫々のエミツタ抵抗
夫々の抵抗値RE１，RE２の比を１：１／ｍとす
ると、ミラー比IO／IIは、 （IO／II）＝ｍ×β2＋β／β2＋β＋Ｎ＋１ ……(4) となり、ｍ＜βであるときはミラー比はｍに近い
値となる。一般に集積回路においては面積比、抵
抗比とも極めて安定した定数である。
従つて第２，３図の回路とも安定したミラー比
が得られることになる。即ちこのような電流ミラ
ー回路を縦続接続することにより極めて安定な電
流利得が得られ、第１図の回路の電流制御回路Ａ
にて決定された微小電流に比例する大きな出力電
流が安定して得られることになる。そして、デー
タVD１，VD２…VD（Ｎ−１），VDNがスイツ
チ回路SW１，SW２…SW（Ｎ−１）、SWNをオ
ンして出力電流のオンオフを制御する。
が得られることになる。即ちこのような電流ミラ
ー回路を縦続接続することにより極めて安定な電
流利得が得られ、第１図の回路の電流制御回路Ａ
にて決定された微小電流に比例する大きな出力電
流が安定して得られることになる。そして、デー
タVD１，VD２…VD（Ｎ−１），VDNがスイツ
チ回路SW１，SW２…SW（Ｎ−１）、SWNをオ
ンして出力電流のオンオフを制御する。
第４図は他の実施例を示してスイツチ回路SW
１，SW２…SW（Ｎ−１）、SWNを第３段の電流
ミラー回路３１，Ｍ３２…Ｍ３（Ｎ−１），Ｍ３
Ｎ夫々と、第４段の電流ミラー回路Ｍ４１，Ｍ４
２…Ｍ４（Ｎ−１），Ｍ４Ｎ夫々との間に介装し
たものである。第１図と同様のものには同符号を
付してある。
１，SW２…SW（Ｎ−１）、SWNを第３段の電流
ミラー回路３１，Ｍ３２…Ｍ３（Ｎ−１），Ｍ３
Ｎ夫々と、第４段の電流ミラー回路Ｍ４１，Ｍ４
２…Ｍ４（Ｎ−１），Ｍ４Ｎ夫々との間に介装し
たものである。第１図と同様のものには同符号を
付してある。
而して第１，４図に示すように電流ミラー回路
を縦続接続して構成するには第２，３図に示した
如きNPNトランジスタによる電流ミラー回路だ
けではなく、PNPトランジスタによる電流ミラ
ー回路も必要である。PNPトランジスタによる
電流ミラー回路も第２，３図同様に構成でき、ま
た(3)、(4)式と同様の関係式が成立するのである
が、本発明のドライバアレーを集積回路にて構成
する場合、PNPトランジスタは横型のものを用
いる必要がある。横型PNPトランジスタはNPN
トランジスタに比してβが低く、同一面積に対し
て得られる電流が少ない。従つて最終段に大出力
電を得るためには、最終段、つまり第１，４図の
例では第４段の電流ミラー回路をNPNトランジ
スタにするのが望ましい。つまり第１段WPNP、
第２段NPN、第３段PNP、第4NPNとするのが
集積回路化の利点を享受する上で最適である。
を縦続接続して構成するには第２，３図に示した
如きNPNトランジスタによる電流ミラー回路だ
けではなく、PNPトランジスタによる電流ミラ
ー回路も必要である。PNPトランジスタによる
電流ミラー回路も第２，３図同様に構成でき、ま
た(3)、(4)式と同様の関係式が成立するのである
が、本発明のドライバアレーを集積回路にて構成
する場合、PNPトランジスタは横型のものを用
いる必要がある。横型PNPトランジスタはNPN
トランジスタに比してβが低く、同一面積に対し
て得られる電流が少ない。従つて最終段に大出力
電を得るためには、最終段、つまり第１，４図の
例では第４段の電流ミラー回路をNPNトランジ
スタにするのが望ましい。つまり第１段WPNP、
第２段NPN、第３段PNP、第4NPNとするのが
集積回路化の利点を享受する上で最適である。
なお第２，３図において出力トランジスタＱ１
等のエミツタに接続されているエミツタ抵抗は各
出力トランジスタのβ、VBE（ベース−エミツタ
電圧）のバラツキを緩和するように作用する。
等のエミツタに接続されているエミツタ抵抗は各
出力トランジスタのβ、VBE（ベース−エミツタ
電圧）のバラツキを緩和するように作用する。
第５〜８図は第１，４図の実施例の具体的構成
を示す回路図であつて、第２段の電流ミラー回路
り後段の回路については１列（チヤネル）分のみ
を示している。
を示す回路図であつて、第２段の電流ミラー回路
り後段の回路については１列（チヤネル）分のみ
を示している。
第５図は第１図に対応するソース出力型のもの
である。電流制御回路ＡはトランジスタQAから
なり、ベースと接地ラインとの間に電圧VINを
印加して入力電流IIを制御すべくなしてある。即
ち、トランジスタQAのエミツタ−接地ライン間
にはエミツタ抵抗（抵抗値REE）が介装してあ
るが、入力電流IIは II＝（VIN−VBE）／REE ……(5) 但し、VBE：トランジスタQAのベース−エミツ
タ間電圧 となる。つまり入力電流IIはVIN又はREEにて調
節が可能である。
である。電流制御回路ＡはトランジスタQAから
なり、ベースと接地ラインとの間に電圧VINを
印加して入力電流IIを制御すべくなしてある。即
ち、トランジスタQAのエミツタ−接地ライン間
にはエミツタ抵抗（抵抗値REE）が介装してあ
るが、入力電流IIは II＝（VIN−VBE）／REE ……(5) 但し、VBE：トランジスタQAのベース−エミツ
タ間電圧 となる。つまり入力電流IIはVIN又はREEにて調
節が可能である。
上記入力電流IIはトランジスタQB，QC，QD
からなる第３図に示すのと同様構成の第１段の電
流ミラー回路（ミラー比m1）Ｍ１に入力される。
からなる第３図に示すのと同様構成の第１段の電
流ミラー回路（ミラー比m1）Ｍ１に入力される。
電流ミラー回路Ｍ１出力は第２図に示す１入力
複数出力型の電流ミラー回路Ｍ２１に入力され
る。この電流ミラー回路Ｍ２１（ミラー比m2）
はトランジスタQE，QF，QGかならり、入力側
のトランジスタQEのみが共通で、出力側のトラ
ンジスタQG相当のトランジスタは各列（各チヤ
ネル）ごとに設けられる。
複数出力型の電流ミラー回路Ｍ２１に入力され
る。この電流ミラー回路Ｍ２１（ミラー比m2）
はトランジスタQE，QF，QGかならり、入力側
のトランジスタQEのみが共通で、出力側のトラ
ンジスタQG相当のトランジスタは各列（各チヤ
ネル）ごとに設けられる。
電流ミラー回路Ｍ２１出力が与えられるスイツ
チ回路SW１はトランジスタQL，QMからなる差
動回路にて構成しており、一方のトランジスタ
QLは各列（チヤネル）共通にそのベースに電圧
VBBが与えられている。そして他方のトランジ
スタQMのベースにはデータVD１（ハイアクテ
イブ）が与えられる。トランジスタQM出力はト
ランジスタQU，QV，QWからなり、第３図同様
の構成を有する、ミラー比m3の電流ミラー回路
Ｍ３１へ入力され、その増幅出力は、NPNトラ
ンジスタQX，QY，QZからなり、第３図の結線
を有する、ミラー比m4の電流ミラー回路Ｍ４１
へ入力され、その両トランジスタQX，QZのエミ
ツタは一括されて接続されこを出力端子としてい
る。
チ回路SW１はトランジスタQL，QMからなる差
動回路にて構成しており、一方のトランジスタ
QLは各列（チヤネル）共通にそのベースに電圧
VBBが与えられている。そして他方のトランジ
スタQMのベースにはデータVD１（ハイアクテ
イブ）が与えられる。トランジスタQM出力はト
ランジスタQU，QV，QWからなり、第３図同様
の構成を有する、ミラー比m3の電流ミラー回路
Ｍ３１へ入力され、その増幅出力は、NPNトラ
ンジスタQX，QY，QZからなり、第３図の結線
を有する、ミラー比m4の電流ミラー回路Ｍ４１
へ入力され、その両トランジスタQX，QZのエミ
ツタは一括されて接続されこを出力端子としてい
る。
トランジスタQL，QMのしきい値電圧を
ΔVTHとすると、オンオフのデータVD１として
その電圧がVBB＋ΔVTHより大きい電圧をトラ
ンジスタQMに与えるとこれがオンし、 IO1＝（１＋m4）（m1・m2・m3）×II ≒m1・m2・m3・m4・II ……(6) の出力電流が得られることになる。この値IO１
が安定していることは勿論VIN又はREEによつ
てその値を制御することが可能である。
ΔVTHとすると、オンオフのデータVD１として
その電圧がVBB＋ΔVTHより大きい電圧をトラ
ンジスタQMに与えるとこれがオンし、 IO1＝（１＋m4）（m1・m2・m3）×II ≒m1・m2・m3・m4・II ……(6) の出力電流が得られることになる。この値IO１
が安定していることは勿論VIN又はREEによつ
てその値を制御することが可能である。
第６図の回路は第４段の電流ミラー回路Ｍ４１
の接続を変えて第５図の回路をシンク出力型にし
たものである。対応する部分に同符号を付して説
明を省略する。
の接続を変えて第５図の回路をシンク出力型にし
たものである。対応する部分に同符号を付して説
明を省略する。
第７図、第８図は夫々第５図、第６図に示す構
成を第３段と第４段の電流ミラー回路の間にスイ
ツチ回路SW１を移したものである。スイツチ回
路は１つのトランジスタQKにて構成されてい
る。第７，８図の実施例にあつては出力電流IO
１がオフのときにトランジスタQKがオンしてい
て電流ミラー回路Ｍ３１が常に動作状態にある。
この第３段の電流ミラー回路はパルス応答性に劣
るPNPトランジスタQU，QV，QWにて構成さ
れているのであるが、これらの実施例では電流ミ
ラー回路Ｍ３１が常に動作状態にあるので、第
５，６図のものに比してパルス応答性に優れてい
る。
成を第３段と第４段の電流ミラー回路の間にスイ
ツチ回路SW１を移したものである。スイツチ回
路は１つのトランジスタQKにて構成されてい
る。第７，８図の実施例にあつては出力電流IO
１がオフのときにトランジスタQKがオンしてい
て電流ミラー回路Ｍ３１が常に動作状態にある。
この第３段の電流ミラー回路はパルス応答性に劣
るPNPトランジスタQU，QV，QWにて構成さ
れているのであるが、これらの実施例では電流ミ
ラー回路Ｍ３１が常に動作状態にあるので、第
５，６図のものに比してパルス応答性に優れてい
る。
本発明のドライバアレーは以上のように構成さ
れたものであるので、出力電流を制御でき、また
出力電流の変動を抑制することができる。従つて
使用環境に応じた調節が可能となり、また安定し
た動作を行わしめることが可能となり、これを薄
膜サーマルヘツドに使用した場合には常に安定し
た印字濃度が得られる。更に出力電流制御が可能
になつたので、全く新しい用途が開けることが期
待できる。
れたものであるので、出力電流を制御でき、また
出力電流の変動を抑制することができる。従つて
使用環境に応じた調節が可能となり、また安定し
た動作を行わしめることが可能となり、これを薄
膜サーマルヘツドに使用した場合には常に安定し
た印字濃度が得られる。更に出力電流制御が可能
になつたので、全く新しい用途が開けることが期
待できる。
更にこの電流制御は、これを微小電流にて、且
つ電気的に制御できるので、電流制御端に他の制
御系出力を与える等して、複雑、且つ高度な出力
電流制御を容易に行なえる。
つ電気的に制御できるので、電流制御端に他の制
御系出力を与える等して、複雑、且つ高度な出力
電流制御を容易に行なえる。
更にまた本発明のドライバアレーは、I2Lと共
存できるバイポーラ集積回路のプロセスによつて
集積回路化が容易である等本発明は優れた効果を
奏する。
存できるバイポーラ集積回路のプロセスによつて
集積回路化が容易である等本発明は優れた効果を
奏する。
第１図は本発明のドライバアレーのブロツク
図、第２，３図は電流ミラー回路の例を示す回路
図、第４図は他の実施例を示すブロツク図、第５
〜８図は本発明のドライバアレーの構成を示す回
路図、第９〜１１図は従来のドライバアレーの回
路図である。 Ａ……電流制御回路、Ｍ１，Ｍ２１，Ｍ２２…
Ｍ３１，Ｍ３２…Ｍ４１，Ｍ４２……電流ミラー
回路、SW１，SW２……スイツチ回路。
図、第２，３図は電流ミラー回路の例を示す回路
図、第４図は他の実施例を示すブロツク図、第５
〜８図は本発明のドライバアレーの構成を示す回
路図、第９〜１１図は従来のドライバアレーの回
路図である。 Ａ……電流制御回路、Ｍ１，Ｍ２１，Ｍ２２…
Ｍ３１，Ｍ３２…Ｍ４１，Ｍ４２……電流ミラー
回路、SW１，SW２……スイツチ回路。
Claims (1)
- １ 入力信号に応じた電流を出力する電流制御回
路と、該電流制御回路の出力電流が供給され、該
出力電流と所定のミラー関係にある電流を出力す
る第１段電流ミラー回路と、該第１段電流ミラー
回路の出力電流と所定のミラー関係にある複数の
電流を出力する第２段電流ミラー回路と、該第２
段電流ミラー回路の複数の出力電流の各々が供給
され、複数段のミラー回路が継続接続されてなる
複数のミラー回路列と、各々の前記ミラー回路列
の中途に設けられ、前段からの出力電流を次段の
電流ミラー回路に供給するスイツチ回路とを具備
したことを特徴とするドライバーアレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8502085A JPS61242415A (ja) | 1985-04-19 | 1985-04-19 | ドライバアレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8502085A JPS61242415A (ja) | 1985-04-19 | 1985-04-19 | ドライバアレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242415A JPS61242415A (ja) | 1986-10-28 |
| JPH0452011B2 true JPH0452011B2 (ja) | 1992-08-20 |
Family
ID=13847047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8502085A Granted JPS61242415A (ja) | 1985-04-19 | 1985-04-19 | ドライバアレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242415A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
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|---|---|---|---|---|
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-
1985
- 1985-04-19 JP JP8502085A patent/JPS61242415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242415A (ja) | 1986-10-28 |
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