JPH04501332A

JPH04501332A - メモリ構造および利用方法

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Publication number: JPH04501332A
Application number: JP51113789A
Authority: JP
Inventors: チャン，デイビッド　シウ　フー
Original assignee: Individual
Current assignee: Individual
Priority date: 1988-10-20
Filing date: 1989-10-20
Publication date: 1992-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】メモリ構造および利用方法本発明は、メモリ構造に関し、特に、その構造に格納されたデータの相対的に速いシャフリング（ｓｈｕｆｆｌｉｎｇ）を許容し、その構造を通して、ソーティング（ｓｏｒｔｉｎｇ）のような動作を商業的に容易にする、メモリ構造に関する。

従来の技術特に、限定するわけではないが、本明細書にて説明されるメモリ構造は、コンテント・アドレッサブル・メモリ（ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ　１ｌ１３１１０ｒｙ＋　ＣＡＭ）にてイ吏用される。

１９７０年代後半に、大部分のアプリケーションにおいてコンピュータに要求される仕事の大部分が現在、ソーティング情報、キー（ｋｅｙ）等によるアクセス情報に関連していることが認識された。また、メモリ（例えば、ＲＡＭ等）におけるメモリアドレスによる情報の格納は、それに関して関連する動作が成される情報を格納する最も効率的な方法ではないことが認識された。理想的には、情報は、特定の複数のサーチキー（ｓｅａｒｃｈ　ｋｅｙ）によって格納され、それらのサーチキーに、ある方法（すなわち、アルファベット順、数の順等）で関係する１つのアルゴリズムに従って集められることが望ましい。

１′つのアドレスによる格納よりも、格納される情報の内容によって、メモリに情報を記憶することは、コンテント・アドレッサブル・メモリ（ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ　ｔａｅｔｓｏｒｙ＋　ＣＡＭ）として知られるようになった。以前そうであり、今もそうであるが、コンテント・アトＩ／ツサプル・メモリのソフトウェア装備は、ソフトウェアの木構造をなしている。今日までの本質的に全てのケースでは、その中に木構造が存在するメモリは、木構造のエレメントがアトＬ／スによって格納されるＲＡＭである。理想的には、ソフトウェアの木構造に結合された従来のハードウェアＲＡＭよりも、ハードうエアのコンテント・アドレ・、―・サブル・メモリの構造の方が、相当高速であるはずである。望まれるＣＡＭ構造と、商業的に入手可能なＲＡＭの安価さ、および、大きな容量を考え合わせて、通常のアドレッサブルなＲＡＭをコンテント・アドレ・ンサブル・メモリとし７ａ作するよ二？にする試みが、今日まで多くなされている。Ｐ　ｒ　ｉ　ｅ　ｅ　（、＝、与えられた米国特許第４７５８９８２号は、そのような試みの１つを開示し、また、コンテント・アドレッナプル・メモリについての良い説明を掃供している。　Ｂｅｒｎｄｔに与えられた米国特許第４７５８９８３号は、商業的に入手可能なＲＡＭを、、′１ンテニ何・・アドレｙｙｌサブｌし・メモリとして動作するようにする他の試、みを示り、ている。

本発明の少なくとも１つの実施例においでは、商業的に入手可能なＲＡＭが、（相対的に）非常に高速のコンチンｊ・・アドレッサブル・、ぜモリ構造を提供するように周辺バー・ドウエアき結合されている。

本発明の他の実施例においては、非常に急激に（すなわち、任意の（そして選択可能な）少ないＣＰ　Ｕサイクルの闇に）シャフル（ｓｈｕｆｆｌｅ）され得るメモリスタック構造が開示される。この構造は、ソートされたリストオーダに保持されたデータは、計算機的には（たとえ望ましいとしても）高度に非効率的であるという、この分野における共通の認識を、少なくとも何らかの方法で覆す道を探索する。

発明の詳細な説明本発明の１つの形態は、複数の記録を格納するメモリ構造であって、核メモリ構造は複数の隣接するメモリ領域を有し２、該複数のメモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数の、メモリ領域は、機能的に複数のメモリサブ構造に分けられ、該複数のメモリサブ構造の各々は、１つの分離された、しかし、隣接する、前記メモリ構造のサブ部分を有し、前記サブ構造の各々は、それに取付けられるバッフ１メモリ領域を付加的に有し、該バッファメモリ領域は、１つのメモリ領域内に格納される１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納される１つの記録を前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるい゛は、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成されるものである。

本明細書において、「隣接する（ｃｏｎｔｉｇｕｏｕｓ）　Ｊとは、論理的な意味で並んでいる構造を意味するが、必ずしも物理的に並んでいる必要はない、この表現は、分かれてはいるが順゛序付けられたデータを保持するために、（メモリ構造が）分離されてはいるが、論理的に連続していることを示すためには多分最もよい表現であろう。

同様に、「あるメモリ領域が他のメモリ領域より上または下にある」というような表現についても、論理的な意味で読まんでもらいたい。特に、本発明の実施例においては、実際、そのような言葉が、上下でなく、横方向の転置の意味にも使われている。

好適には、上記のメモリ構造は、前記複数の記録をサーチキーの順序で格納するよう構成される。ここで、これらの記録の各々は、その記録の少なくとも１部分を有する１つのサーチキーを含む。

好適には、上記のメモリ構造は、スタックまたはリストとして動作し、前記メモリ構造内の選択されたメモリ領域において、上記のスタックまたはリストに１つの記録を追加する。

このことは、前記メモリ構造において、上記の選択されたメモリ領域、および、その上において、全ての記録を１メモリ領域シヤフル・アップ（ｓｈｕｆｆｌｅ　ｕｐ）する（「アップ・シャフル・オペレーション」）かまたは、上記の選択されたメモリ領域、および、そのＦにおいて、全“Ｃの記録を１メモリ領域シヤフル・ダウン（ｓｈｕｆｆｌｅ　ｄｏｗｎ）する（「ダウン・ジャツル・オペレーション」）するかの何れかによって、あるいはまた、前記サブ構造が転置されるとき、全ての記録をラスクツオーマットで横向きにシャフルすることにより行われる。そして、これにより、論理的に逆のオーバーライドプロセスによって前記スタックまたはリストから１つの記録が削除される。

本発明の他の形態は、メモリ構造におけるサーチキー順に複数の記録を保持する方法であって、該メモリ構造は、複数の隣接するメモリ領域を有し、該メモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数の、メモリ領域は、機能的に複数のメモリ・ザブ構造に分離され、該メモリサブ・構造の各々は、分離されているが隣接するザブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記方法は、前記複数の記録を、サーチキーによって順序付けられた前記構造内の隣接する複数のメモリ領域に配列するものである。

本発明のもう１つの形態は、複数の記録を保持するコンテント・アドレッサブル・メモリ構造であって、該構造は、複数の隣接するメモリ領域を有し、該メモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリ・サブ構造に分離され、該メモリサブ・構造の各々は、分離されているが隣接するサブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記複数の記録は、キーによってソートされた順序で前記メモリ構造の前記複数のメモリ領域に保持されるものである。

本発明の更にもう１つの形態は、コンテント・アドレッサブル・メモリとして動作するように、複数の記録を格納する１つのメモリ構造を操作する方法であって、該構造は、複数の隣接するメモリ領域を有し、該メモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリ・サブ構造に分離され、該メモリサブ・構造の各々は、分離されているが隣接するサブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記方法は、前記複数の記録を、キーによってソートされた順序で前記メモリ構造の前記複数のメモリ領域に保持することを含むものである。

好適な実施例の詳細な説明複数の図面（図１以外）についての以下の詳細な説明は、コンテント・アドレッサブル・メモリ構造として特に装備されたときの本発明の複数の実施例に関するものである。しかしながら、これら好適な実施例の説明は、請求の範囲に示された本発明の最も広い形態にも限定されるものではない。

１、基ｊ弘［４土１−火１構−造９Ｊ０１陥本発明の最も広い形態は、特に、メモリ構造の概念に関する。この概念は、図１に示されている。初めに、図１は概念的なものであって、本発明のメモリ構造の実際の装備には直接の物理的な間係は全くないことを強固しておく。コンビ、１−タおよびコンピュータのメモリにおいては、メモリ領域の他のメモリ領域に対する相対的な位置については、実際の物理的な位置はさほど重要ではなく、むしろ、メモリ領域間のテ゛−・タパスの接続が重要である。

図１を参照しで、本発明の第１のの実施例のメモリ構造１は、複数のメモリ領域Ａ１．Ａ２．Ａ３．Ａ４．Ｂｌ、Ｂ２゜Ｂ３．Ｂ４．ＣＩ、Ｃ２，Ｃ３，Ｃ４，からＺｉ、、Ｚ２．Ｚ３、Ｚ４までを有している。これらのメモリ領域は隣接する（す゛なわら、これらは、以下に述べる順序で共ムー接続され、２：して、メモリ領域Ａ４内のデータのために２、例えば、メモリもａ域Ａ２に到達するためｒ、データは、メモリ領域Ａ３を逼し″（処理されねばならない）９メモリ領域Ａｌ−２４は、こうして、スタックまたはリストを有するものとして考えら４７、得る。加えて、メモリ構造メモリ領域間域サブ構造２，３゜４、および、５お名づけられた複数のメモリ領域のナブグループに゛分けられる（図１によってスイ・ンチングデペイスに提供された概念に従、っγ、メ千り領域Ｄ　Ｉからゾ４に対するサブ構造も続く）、メ王り領域に従って、そして、メモリ領域が４ドブグル・−ｉ７’　ｌご分けられたと同様に、４ｉ″ブ構造２，３．４゜！ｊもまた順序付けられる。すなわら、複数のメモリ領域Ａ１〜Ａ４を含むサブ構造２は、複数のメ１゛り領域Ｂ　１．　”　Ｂ　４を含むサブ構造３の「上に」存在し、同様に１．サブ構造２内では、メモリ領域Ａ１はメモリ領域Ａ２の上にあり、メモリ領域４はメモリ領域Ａ３の下にある。

図１に説明した順序付けられたメモリ構造に加えて、各サブ構造２，３，４．５に結合されるものとして、それぞれ、バッフ１メモリ領域６，７，８．９がある。これらのバッファメモリ領域は、メモリにおける情報の通常の格納のために意図されたものではなく、むしろ、各サブ構造２．３．４゜５において、データを複数のメモリ領域分シャフルアップまたはダウンした結果として発生する「オーバフロー」データに相当するものを保持する目的で存在する。これらのバッファメモリ領域は、全てのサブ構造２，３，４．５において共に（並行して）メモリがシ、ヤフルすることを許容する。

（後に、［スプリット・ブツシュ−プル（ｓｐｒｉｔ　ｐｕｓｈ−ｐｕｌｌ）」と称するコンテント・アドレッサブル・メモリの実施例において使用される）図１が適用される１つの例を取り上げる。メモリ領域、Ａ１からＡ４の内容を１メモリ領域分シフトダウンするために４クロフクサイクル掛かると仮定すると（すなわち、Ａ４の内容がサブ構造２の底から（または最初にサブ構造２の底から）バッファメモリ領域６まで落とされるとき、Ａ３の内容はＡ４まで移動し、Ａ２の内容はＡ３まで移動し、Ａ１の内容はＡ２まで移動すると）、この同じ４クロツクサイクルの間に、サブ構造３，４．および、５のメモリの内容もまた、１メモリ領域分下にシフトする。下方向のシャフル動作を完了するために、次の２．３のクロ・ンクサイクルにおいて、バッファメモリ領域６の内容は、サブ構造２の一番上において、メモリ領域Ｂ１に転送され、ｔｚｌツファメモリ領域７の内容はメモリ領域Ｃ１に転送され、そして、メモリ構造１を有する複数のサブ構造全てについても（並行して）同様に動作する。こうして、基本的に、下方メモリシャフルは、以下の２つのステップからなる：　（恐らく、各サブ構造の最も低いメモリ領域をそのサブ構造のバッファメモリ領域に初期ブツシュする動作から始まる）各サブ構造のメモリ内容が（この機能を実行する全てのサブ構造において同時に並行して）下方にシフトされる第１のステップ、および、ソノ後に続く、この第１の動作からのオーバフロー（今、前記バッファメモリ領域に存在する）の隣接するサブ構造内の適当なメモリ領域への転送（再び、並行動作）。

アップ・シャフルも同様に実行され、上記の複数のサブ構造の各々の内容は上方向に並行動作でシフトされ、各サブ構造の最も上からのオーバフローは、その直ぐ上に位置するそのサブ構造のバッファメモリ領域に格納され、そのバッファメモリ領域の内容は、そのバッファメモリ領域が取付けられたサブ構造の最も下のメモリ領域に転送される。

図１に関連して説明される例においては、上記の複数のメモリ領域および上記の複数のバッファメモリ領域の各々のサイズ（データ保持キャパシティ）は同じである。また、この例では、特に、各々が４つのメモリ領域（および個々のメモリ領域の何れとも等しいサイズの１つのバッファメモリ領域）を含む２６のサブ構造が存在する。

図１に示される複数のサブ構造の関係に適用されねばならない広い解釈を強調する、図１に適用される、もう１つの例においては、それらに結合されるバッファメモリ領域６，７゜８．９と共にサブ構造２．３．４．５は、隣接する列として横に位置するとして最も良（考えられるように転置される。

（この例は、後に説明されるように、図７および８に示され、［セグメント伜プ・ンシュー＝プル（ｓｅｇｍｅｎｔ　ｐｕｓｈ−ｐｕｌり　」と称するコンテント・アドレッサブル・メモリの実施例に適用される。）この第２の例においては、メモリの内容のシャフリング（ｓｈｕｆ　ｆ　１　ｉｎｇ）は、幾らか異なった方法で行われ、如何なるシャフル動作の間においても、バッファメモリ領域６．“ｌ。

８．９をより多く使用する。この例においては、メモリの内容の「順序付けｊ左から右であり、一番上の行はメモリ領域Ａｔ、Ｂｌ、Ｃ１，・・・Ｚｌを含み、次の行はメモリ領域Ａ２．Ｂ２．Ｃ２，・・・Ｚ２を含み、以下同様である。メモリの内容をシャフルするためには、領域Ａ３の内容はバッファメモリ領域６に移動されねばならない、同時に、並行して、メモリ領域Ｂ３の内容は、バッファメモリ領域７に移動し５、メモリ領域Ｃ３の内容は、バッファメモリ領域８に移動し、そして、メモリ領域Ｚ３の内容は、バッファメモリ領域９に移動する。第２のステップまたは動作として、バッファメモリ領域６，１，８．９の内容は、ラップ・アラウンド（ｗｒａｐ　ａｒｏｕｎｄ）　Ｌ、第２の行の最も左のサブ構造に置かれるバッファメモリ領域９の内容並皿１て、直ぐ隣の列（サブ構造）に転送される。すなわち、バッファメモリ領域６はメモリ領域Ｂ３に、バッファメモリ領域６はメモリ領域Ｃ３に、バッファメモリ領域６はメモリ領域Ｄ３に、そして、バッファメモリ領域９はメモリ領域Ａ３に転送する。これは、一般に左から右のラスクスキャンタイプのシャフルに帰結する。

第１の例と同様に、完全なシャフルが行われる速度は、基本的に複数のサブ構造の深さによって決定される。しかしながら、この第２の例の構成は、上記の複数のサブ構造の「並列処理」の、より効率的な使用を許容し、同じ量のデータに対して、第１の例におけるよりも速いシャフルを行う。特に、全てのサブ構造がデータで満たされているわけではないときに、そうである。

この基本構造は複数の変形が可能であるが、決して以下のものに限定されるわけではない。

各サブ構造内のメモリ領域の数の、上記のメモリ構造における全サブ構造の数に対する比は任意であって、設計上の制限に依存する。上記のメモリ構造における全サブ構造の数に対する比として、各サブ構造におけるメモリ領域の数が増加するにつれて、第１のステップにおけるシャフル動作の実行速度は低下する。

バッファメモリ領域は、そのサイズにおいても、構造においても変化し得る。例えば、バッファメモリ領域は、一方が他方にスタックする２つのメモリ領域を含むことができる。

これにより、１つのサブ構造の中の２つのメモリ領域が、このバッファメモリ領域の中にオーバフローすることができる。

図１に説明された構造は、特に、複数の記録がキーによって順序付けられた図１のメモリ構造１に格納されるとき、ソート動作をスピードアップするために、特に、有用である。

如何なる順序付は動作の基本部分としても、メモリ構造において任意のメモリ領域に空きを作り、新しい記録を挿入したり、逆に記録を削除したりできるようにすることが必要である。一般に、図１のメモリ構造は、新しい記録のために空きを作るに必要なシャフル動作が、その実行速度については、各サブ構造におけるメモリ領域の数にのみ依存し、全メモリ構造の全メモリ領域の数には依存しないような性質を有している。したがって、多数のメモリ領域を含む非常に大きなメモリ構造も、全メモリ構造を構成する複数のサブ構造の何れか１つのみの中のメモリ領域の数のみを含むメモリ構造と同じ速さでシャフルすることができる。この特徴は、以下に説明される本発明のさらに好適な実施例において利用される。

２、ユＺ１２」・アドレ１ユ１゛ル・メモＩの活性化されたメモリの１ピースを形成するために複数のメモリセルとサーチ（探索）論理を結合する他のハードウェアＣＡＭとは異なり、以下に述べるコンテント・アドレッサブル・メモリの内容の例においては、上記の論理をメモリから離しており、メモリを製造し易くし、更に、論理回路の設計により多くの柔軟性を許容している。本実施例のコンテント・アドレッサブル・メモリは、以下では、ブツシュ−プル・コンテント・アドレッサブル・メモリ（ＰＰＣＡＭ）と称する。

上記のＰＰＣＡＭの１つの特徴は、高速サーチのためのデータ構造を維持する並列処理技術の使用であり、これにより、サーチのために要求されるハードウェアを顕著に少なくしている。

ＰＰＣＡＭは、例えば、メイン、メモリからキャッシュへ、あるいは、キャッシュからレジスタへというようにメモリ機構を通してデータを移動させるのではなく、データを直接メモリ内で操作する。この非レジスタ構成は、メモリの速度をＣＰ　ｔＪの速度に近づけて、直接のメモリ操作による欠点を少なくした近年のメモリ技術の発達のみによって実現できるものである。

ソフトウェアのコストが増加し、ハードウェアのコストが減少するに・つれ、ＰＰＣＡＭのような解決策に基づくハードウェアがより魅力的になってくる。例えば、最近のＶＬＳ　１技術の発達は、以前より非常に安価にＰＰＣＡＭを装備することを可能にし７ている。

２、　１　−フニじ（を−２ニーゴーｚｐ：ｚ企６テヱトユード二Ｊイニ乙コＬ −ジノ１−二一）（−１−−ｆｆＡＩＰＰＣＡＭは簡単な逐次的な操作に基づいており、−見、非常に非効率的に見える。並列処理技術の使用は、このような従来の問題点を克服した。

多くの他のハードウェアＣＡＭとは異なり、ＰＰＣＡＭは１、′、のＰＰＣＡＭは、ソートされたリストに基づき、す・−チのバー　ドウエアに加えて、ソートされた順序にデータを維持するための専用のバー　ドウエ／を使用してビットあたり非常に低いロジック比で、上記のパーフォーマンスを達成する。

２．２　ＰＰＣＡＭアーキーＬＬＬ上記のＰＰＣＡＭが多（の高いレベルの動作をサポートするのに対して、基本となる操作は、ｌＮ５ＥＲＴ、ＦＩＮＤ。

および、ＤＥＬＥＴＥのみである。ＦＩＮＤ操作のためには、ＰＰＣＡＭは１．サーチアルゴリズム（例えば、バイナリ・サーチ）を実行して、要求される１つまたは複数の記録（図１）の位置を示す。

ｌＮ５ＥＲＴのためには、ＰＰＣＡＭは、ＦＩＮＤ操作を使用して記録を挿入するだめのアドレスを探索する。それから、そのアドレスに続く全ての記録を下に押し下げ、新しい記録を挿入する空きを作る（図３）。

同様に、ＤＥＬＥＴＥのためには、ＰＰＣＡＭは、捨てられるべき記録を、その１つ下の記録によって上書きし、それに続く全ての記録を引き上げる（図４）。

ＦＩＮＤ操作においては、全てのデータを走査する多くの他のＰＰＣＡ、Ｍとは異なり、本発明のＰＰＣＡＭは、データの小さい部分のみを走査する。これにより、本発明のＰＰＣＡＭは、他の全てのＰＰＣＡＭの中で最も高速のサーチ時間を達成する。最近のハードウェアＣＡＭは、１秒あたり約１０００　Ｍｂｉｔｓのサーチ速度を有し、１２ＭＨ２のＰＣ／ＡＴタイプのパーソナルコンピュータ上のソフトウェアＣＡＭは、１秒あたり約５Ｍｂｉｔｓのサーチ速度を有する（Ｃｏｓｐｕｔｅｒｗｏｒｌｄ　Ａｕ５ｔｒａ１．ｉａ＋　２５　Ａｕｇｕｓｔ　１９８９）。上記のパーソナルコンピュータと同じタイプのＲＡＭを使用する１６ビツトワードサイズのＰＰＣＡＭは、１秒あたり１００　Ｇｂｉｔｓを超えるサーチ速度、すなわち、現在入手可能なハードウェアＣＡ　Ｍより１゜０００倍高速であり、ソフトウェアのツリーによる解法よりも２０．０００倍高速である。

上記の例におけるような超高速のサーチ速度は、データが’、）　−トされる順序にあｌ；ねばならないという代償によ、って達成され、６もノテある。［Ｎ５ＥＲＴおよびＤＥＬＥＴＥ動作における複数のデ〜り・ア・イテムの押し込み、および、引きト；１゛は、典型的には非効率的である７上記のＩ　Ｎ　Ｓ　Ｅ　Ｒ１’およびＤ　Ｅ　１．、、　Ｆ’、　Ｔ　Ｅ動作は、ＰＰＣＡＭ巾のデータの順序をソ・トされる順序に維持するために使用される１、本発明におりる並列処理は、？　Ｐ　（：、　Ａ　Ｍにお□ける、これらの処理速度を上げるためｑ使用されろ。

本質的に、本発明のＰＰＣＡＭは、ソ・−ト処理を容易にする方法を提（１−７て　゛これにより、コンビ、ｊ−一夕におけるコン・’ｉ’）′ｌ・・ブ゛ドレッナ７′ル・、メモリの装備を容易にする方法を提供′１）゛るご゛と嵯ある。

この構成は、サーチ・エンジンＳＥ。

オペレーション・：１ントロ・−５００１人出力インターフェイス！ＯＮ、および、ブッシブ、−プル・メモリＰＰＭ（図５）からなる。

Ｐ　ＰＣＡ、　Ｍの」−記の４つの構成窒素は、物理的というよりはｉｔ的なものである。各々は、その応用および性能の要求に応じて゛ノン１ウエアあるいはバー・Ｆ′ウェアによ、って実現される。以下に１−記の４−１）の（概念的な）構成要素に付いて説明する。

２．１．２　左ｊレーション・コン　ローーＯＣ上記のオペレーション・コントローラＯＣは、ＰＰＣＡＭの他のモジュールを制御して、内部バスの競合を防止する。

ホストコンピュータからの要求を続出し、ＰＰＣＡＭの状態をチェックし、要求された動作を実行するために、ＰＰＣＡＭ内の他のモジュールを活性化する。

もし、ＰＰＣＡＭの動作を簡単にするために、要求される動作が、基本のｌＮ５ＥＲＴ、ＤＥＬＥＴＥ、および、ＦＩＮＤの動作のみであっ了、したがって、殆どの他のコ・プロセッサにおいて発生する命令をフェッチすること、格納すること、デコードすること、および、実行することを避けることができるならば、オペレーション・コントローラＯＣは、２．３の簡単な論理チップによって実現できる。

しかしながら、オペレーション・コントローラＯＣはまた、より高度の機能を従供するために、ホスＩ・コンピュータまたはＰＰＣＡＭの動作専用のマイクロコンピュータ上で実行スるソフトウェアによっても実現できる。

２゜１．　３　入日カニフタ二フ互イｌ土ｑ土入出ノｊインターフェイス１ＯＮは、主に、ＰＰＣＡＭのワードサイズとホストコンピュータのワードサイズとの間の変換を行うために使用される。ＰＰＣＡＭのワードサイズとホストコンビ二一夕のワードサイズとが同じ場合には、ＰＰＣＡＭは、単に、直接にホストコンピュータのアドレス空間にマツピングできるので、入出力インターフェ・イスＩＯＩは通常要求されない。

人出力インターフエイスＩＯＩの他の機能は、ホストコンピュータへのバスと主記憶装置へのバスとの分離された複数のデータバスとが設けられる高性能システムにおいて存在する。この場合、入出力インターフェイスＩＯＩは、自身のストレージ・インターフェイスを有して、ホスト・データバス上のＰＰＣＡＭの負荷を減少させる。ホストコンピュータと主記憶装置とはＰＰＣＡＭの異なる部分に同時にアクセスできる。

ＰＰＣＡＭのデータ構造は、ソートされ、線状である。また、直接ＣＰＵからアクセスできるう現存するコンピュータシステムへの継ぎ目無のインターフェイスは、メモリ・マツピングおよびファンクション・コールの使用を通して可能である。プログラミングにおける手順上の豊富な技術によって、ＰＰＣＡＭへのインターフェイスは、より容易になった。ＰＰＣＡＭの動作は、サーチおよびソート・ファンクション・コールを直接、置き換えるものである。

その実際の機能に依存して、上記の人出力インターフエイスＩＯＩは、ＣＰＵまたはＤＭＡコントローラへのインターフェイスを提供するためには、数個の論理ゲートから数ラインのコーグまで変化し得る。

２．１．４　サーチ・エンジンＳＥサーチ・エンジンＳＥは、ルック・アップ動作を行うために使用される。これは、比較器によって制御されるアドレス演算器を有する。この比較器は、試験されるデータの大きさがターゲットデータより大きいか、等しいか、あるいは、小さいかを示す（実際のアルゴリズムに依存して３ウエイの代わりに２ウエイの比較器が使用され得る）。

上記のアドレス演算器は、一般的な状況においては、バイナリ・サーチの技術を使用してもよいが、もし、データの分布が知られているならば、その時は、より早く結果を得るために、例えば、最初の２．３のサーチにおいて、より低いレンジへのバイアスを幾らか与えるために、２の代わりに３によって除算する等、異なるサーチ技術を用いてもよい。

バイナリ・サーチ技術のためには、上記のサーチ・エンジンＳＥは、複数の加算器、複数のシフタ、および、複数の比較器のような簡単な論理部品を使用して構成され得る。もし、例えば、フィポナッチ（Ｆｉｂｏｎａｃｃｉ）　・サーチ（Ｆｅｎｇｔ　Ｔ、　”Ｐａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ”、　Ｓｐｒｉｎｇｅｒ　Ｖｅｒｌａｇ　１９７５参照）のような高度の性能が要求されるならば、より洗練された並列パイプラインサーチプロセッサが使用され得る。

サーチ・エンジンＳＨにマスキング・レジスタを組み入れることもできる。その時は、１つのワード内の特定の複数のサブフィ・−ルド上でソートおよびサーチを行うこおが可能である。複数のビットをマスキング・レジスタにセットすることにより、比較器は、データの異なる部分で要求されるように動作し得る。これは、例えば、同じセットのデータにおいて代わりのサーチキーが必要であるような場合において有用である。

要求される性能に応じて、上記のサーチ・エンジンＳＥは、ホストコンピュータ上で実行されるソフトウェアであっても、専用のマイクロプロセッサであっても、または、カスタムハードウェアであってもよい。マイクロプロセッサを使用する場合は、複数のＰＰＭワードを比較のためにマイクロプロセッサのレジスタに移動させるオーバーヘッドを避けるために外部の比較器が要求される。その時は、６４ビツト幅のＰＰＭを効率的にサーチするためには、比較器の幅が６４ビツトである限りは８ビツトのプロセッサが使用され得る。

２．１．５　１・・シュープル・メモＩＰＰ　Ｍブツシヱーフ゛ル・メモリＰＰＭの目的は、ブツシュ−プル技術によってホストコンピュータとは独立に、メモリデータをソートされる順序に維持することにある。各ブツシュ−プルは、データをメモリ領域の上または下にシフトさせる１連の動作からなる。ブツシュ（押し）またはプル（引き）は、ＩＮＳＥＲＴまたはＤＥＬＥＴＥの動作が存在するか否かによって行われる。

上記のブツシュ−プル動作を達成するためには２つの方法がある。このブツシュ −プル動作は、アドレスデコーダ回路（図６）の後でメモリセル上で直接実行する（バ・ツク・ブツシューブル，　Ｂａｃｋ　Ｐｕｓｈ−Ｐｕｌｌ）か、デコーダ回路（図７）を使用してブツシュ−プル動作を行う（フロント・ブツシュ−プル、　Ｆｒｏｎｔ　Ｐｕｓｈ−Ｐｕｌｌ）こともできる。

バック・ブツシュ−プルは、ＣＣＤやシフトレジスタ等を使用するＶ　Ｌ　Ｓ　Ｉの装備のためにはより適している。他方、フロント・ブツシュ−プルは、容易に入手可能な複数のＲＡＭチップを使用する場合に適しており、スタンダードなマクロ・セルを使用するＶ　Ｌ　Ｓ　Ｉにも適用できる。本出願では、フロント・ブツシュ−プルのタイプのブツシュ−プル・メモリＰＰＭに集中して説明するが、本発明は、フロント・ブツシュ−プルのタイプに限定されるものではない。

ブツシュ−プル・メモリＰＰＭのワードサイズは、主に、アプリケーションに依存する。専用に使用する場合には、ブツシュ−プル・メモリＰＰＭは、操作されるデータ・アイテムと同じワードサイズを有するであろう。多くの一般的なアプリケーションにおいては、ワ・−ドサイズは、通常、ホストコンピュータのワードサイズと同じである。

高性能のシステムにおいては、ブツシュ−プル・メモリＰＰＭのワードサイズは、ホストコンピュータのワードサイズの倍数である。例えば、もし、ホストコンピュータが３２ビツトのワードサイズであるときは、ブツシュ−プル・メモリＰＰＭは、６４ビツトまたは１２８ビツトのワードサイズである。これにより、ブツシュ−プルおよびサーチ動作が速くなる。ＣＰＵとは異なり、関連する論理回路の増加が少ないので、ワードサイズの増加はコスト増にはならない．また、ＩＣパッケージ技術における最近の発達（例えば、サーフェス・マウント部品のビンサイズの減少）は、要求されるピンの数が増加するにつれて幅の広いメモリワードを、より実現可能なものとした。

２、　１．５Ａ　工ＬＺと≦Ｕヒ」！　ロール・ビ・・ＰＰＣＡＭの機能性は、ＰＰＭコードの最後に２．３のコントロールビットを付加することにより改善される０例えば、ブツシュ−プル動作は、順序正しく割り込みをかけられ、曖昧なアドレッシングも可能であろう。

ＦＩＮＤ動作は非常に高速であるが、過去の複数のｌＮ５ＥＲＴおよびＤＥＬＥＴＥ動作によって始められた複数のブツシュ−プルによって遅らせられ得る。この問題を解決する１つの方法は、ブツシュ−プルの割り込みを許容することである。ブツシュ−プルの性質は、ブツシュ−プルが進行中にＦＩＮＤアクセスを行うことを許容する。これは、これらのブツシュ−プルの間に前記リストが順序通りに保持されているからである。

上記のブツシュ−プル動作の間、複数の複写された記録が定常的に生成され、且つ、廃棄される。ブツシュ−プル動作に割り込むときには、矛盾の無い方法で、データを維持しなければならない。これは、各ワードの最後に２，３のコントロールビットを負荷することによりなされる。この概念、所謂、ブツシュ−プルコントロールビットは、複数のワードを望ましいように同定して再度整列させるために用いられる。

例えば、各記録の最後に削除ビットがあり、このビットは通常Ｏにセットされ、記録が削除されるときに１にセットされると仮定する。もし、より「低い」アドレスの（物理アドレスの大きい）削除ビットを１にセットし、そのとき、その値が、その「上」のものより大きいならば、２つの複写されたビットが互いに相手の次にあるであろう、そのとき、ＦＩＮＤ動作は正しく行われ得るであろう。このＦＩＮＤ動作が終了した後は、ブツシュ−プル動作を続けることができる。

ブツシュ−プルコントロールビットの概念は、また、他の状況においても有用である。マルチプル・フエイヴアラプル・リスポンス（Ｍｕｌｔｉｐｌｅ　Ｆａｖｏｒａｂｌｅ　Ｒｅ５ｐｏｎｓｅ）　（曖昧なアドレッシング）を分解するためには、複数の記録の最後に追加ビットを付加し、ｌにセットされたときには、それらが唯一ではないことを示す、これは、同じ内容を有する複数の記録を扱うときには有用である。

２、　１．５８　ＰＰＭ　−−サイズＰＰＭのワードサイズは、主として、そのアプリケーションに依存する。あるアプリケーションに専用に使用されるときには、ＰＰＭは、操作されるデータ・アイテム（記録）のサイズと同じであろう、一般には、ワードサイズは通常、ホストコンピュータのワードサイズと同じである。

高性能のシステムにおいては、ブツシュ−プル・メモリＰＰＭのワードサイズは、ホストコンピュータのワードサイズの倍数であろう。例えば、もし、ホストコンピュータが３２ビツトのワードサイズであるときは、ブツシュ−プル・メモリＰＰＭは、６４ビツトまたは１２８ビツトのワードサイズである。これにより、ブツシュ−プルおよびサーチ動作が速くなる。ＣＰＵとは異なり、関連する論理回路の増加が少ないので、ワードサイズの増加はコスト増にはならない。また、ＩＣパンケージ技術における最近の発達（例えば、サーフェス・マウント部品のビンサイズの減少）は、要求されるピンの数が増加するにつれて幅の広いメモリワードを、より実現可能なものとした。

ＰＰＣＡＭは異なるサイズの複数のデータ・アイテムを非常に容易に操作することができる。ハードウェアの設計においても使用においても容易である。

ＰＰＣＡＭの複数のメモリモジュールは、共に水平状にカスケード接続されるので、複雑さが増加することはない。これにより、ハードウェア設計者は、ＰＰＭのワードサイズを、特定の用途に併せて自由に作ることができる。

使用段階において、上記の複数のデータ・アイテムは、ＰＰＭワードの全体または一部分を占める。マスキングビットを使用することにより、２．３のデータ・アイテムが１つのＰＰＭワードによって操作できる。もし、これらのデータ。

アイテムがあまりに大きいときには、これらは、２．３のＰＰＭワードにわたることができる。サーチの間複数のアドレスを計算するときには、単に、１つのアドレスにオフセットを置き、一度に１ワードを処理する。

２．１．６１！ブ・・シュープルＰＰＣＡＭが他の複数の技術と異なるのは、従来のＲＡＭにおいてデータの操作の並列処理の使用である。こうして、高速であるだけでなく、低コストで、高い集積性を有する。

メモリを複数の分離されたバンクに分けることによりブツシュ−プルの速度を増加させるには２つの方法がある。目的は、付加的な複数のバッファおよびデータバスを提供することにより同時に２，３の記録を移動させることである。

並列ブツシュ−プル動作によってバンクの数が多くなればなるほど、ブツシュ− プル動作が高速になる。この速度増加は線型である。十分なメモリバンクを有する限り、いかなる料のデータをブツシュ−プルするに要する全時間も、１つのメモリバンクにおいてデータをブツシュ−プルする時間に等しい。ブツシュ−プル時間は、一定であってデータの量に対して独立である。

セグメント・ブツシュ−プルと称する第１の方法によれば、複数のメモリワードの全セグメントは、１つのゴー命令によって下に移動される（図８）。図８では３つのワードが下にダウンされるが、幾つのワードのブツシュ−プル距離も可能である。このような操作を容易にするために、連続的なソートされた複数のデータ・アイテムが、分離された複数のバンクに格納され得る（図８）。

複数のメモリワードがインタリーブされるので、各ブツシュ−プルに対して、複数のワードがバンク間を転送されることが必要かもしれない。これらのバンクは、１つのバンクから他のバンクへ転送されるワードを格納するために、それぞれ自身のバッファを有する。これらのバッファは、トランスファーバッファと称される。

スプリット・ブツシュ−プルと称される第２の方法においては、一定間隔で配置された複数のワードが全て一度に移動される（図１０）、前の方法とは異なり、これらのワードは、ブツシュ−プル動作の最後に少エバンク間を転送される。ここでは、連続的な、ソートされた複数のデータ・アイテムは、バンクが一杯になるまで、同じバンクに格納される（図１１）。

スプリット・ブツシュ−プルとセグメント・ブツシュ−プルとの間の１つの主な違いは、データ・アイテムが移動して、複数のメモリバンクに格納される方法にある。スプリット・ブツシュ−プルにおいては、データを複数のデータバンクを物理的に横切って移動させるのに対して、セグメント・ブツシュ−プルにおいては、データを物理的に複数のデータバンク分アップおよびダウンさせて移動させる。スプリット・ブツシュ−プルにおけるデータは、複数のバンクを横切ってソートされた順序で格納されるのに対して、スプリット・ブツシュ−プルにおいては、ソートされたデータが複数のバンクに落として格納される。

どちらのブツシュ−プルも並列処理の他の形態よりも効率的である。データが単に動かされるだけなので、多重アクセスやデータの集積性による性能の低下はない。また、ＰＰＭの秩序立った構造によってＶＬＳ　Ｉ化も非常に容易である。

２、］、、７　大工１１クユープル並列ブツシュープル方法によれば、各ブツシュ−プルは、複数のＰＰＭワードの各々を１ポジシヨン移動させるだけであるので、各データ・アイテムが２．３のＰＰＭワードにわたるときには性能上の問題がある。

各ｌＮ５ＥＲＴおよびＤＥＬＥＴＥについて、全てのアイテムを移動させるためには、１つのデータ・アイテム内のワードの数と同じブツシュ−プル動作が必要である。もし、アイテムが５ワードのサイズであるときは、ｌＮ５ＥＲＴまたはＤＥＬＥＴＥを実行するためには、ｌワードのサイズのデータ・アイテムの５倍かかる。これは、ブ・ンシューブルにおいては、唯１つのワードのみが、複数のメモリバンクを横切って転送され得るので、５ワードサイズのアイテムには５つのプツシエーブル動作が必要であるからである。

もし、トランスファーバッファのサイズが、少な（ともデータ・アイテムのサイズまで増加されるならば、１つのデータ・アイテム全体が、１回のブツシュ−プル動作によって複数のバンクを横切ってブツシュ−プルされ得る。こうして、ｌＮ５ＥＲＴおよびＤＥＬＥＴＥの時間は、（データ・アイテムがメモリバンクのサイズより小さい限りは、）データ・アイテムのサイズに独立になる。

この概念は、大型ブツシュ−プルと名付けられる。移動されるべきデータの全合計サイズがバンクのサイズより大きく無い限りは、１つのブツシュ−プル動作によって異なるサイズの複数のデータが移動され得る。大型ブツシュ−プルにおいては、各ブツシュ−プルが１ワードのみデータを移動させることに制限されないので、ブツシュ−プル動作のブツシュ−プル距離を効果的に増加される。

大型ブツシュ−プルは、装置次第で、より多くのデータをブツシュ−プルすることができるが、多くの場合、次のバンクより向こうヘプッシューブルすることはできない。大型ブツシュ−プルにおいては、要求されるメモリの量がやや増加する。メモリが安価であり、大きなデータ・アイテムのブツシュ−プルの速度がＮ！のオーダーからＮのオーダーに改善されるので、上記のメモリ量の増加は許容されるものである。

並列のブツシュ−プル方式によってブツシュ−プルの速度は、比例的に改善されるが、ｌＮ５ＥＲＴまたはＤＥＬＥＴＥがある毎に多くの記録を移動させるのは、依然、非効率的である。速度を増加させる１つの方法は、各バンクにおけるワードの数を減少させることである。限られた場合においては、各バンクはｌワードのみを含み、こうして、全てのワードが唯１回のメモリアクセスによって移動される。

多くの場合には、上記のような高速ブツシュ−プルは必要ではｆｌＪ、ｓ。多くのアプリケーシゴンにおいては、ホストコンピュータは、ＣＡＭにアクセスする前および後に行うべきことがあり、例えば、インデックスをアクセスした前および後で、ディスクからファイルを探すこと、または、ステーションのステータスを修正した後で、ネットワークに情報を送ること等である。こうして、入力データがバッファされるならば、ブツシュ−プル動作は、ホストコンピュータの他の動作と重複して行うことができる。これにより、ホストコンピュータが何か他の仕事をしている間に、ＰＰＣＡＭも有用な仕事をすることができるので、並列処理のもう１つの形態と言える。オフラインデータの構成時間は、オンラインサーチ時間のための梃子として使用される。

ＰＰＣＡＭのｌＮ５ＥＲＴまたはＤＥＬＥＴＥコマンドは、サーチ段階とブツシュ−プル段階との２つの段階によって実行される。ＦＩＮＤ動作を使用する第１の段階（サーチ段階）は、非常に高速である。第１の段階（サーチ段階）によって、ブツシュ−プルを実行する開始位置が見つけられ、ＣＰＵが同じデータを挿入したり、存在しないデータを削除したりしないことを確認する。

それから、制御はＣＰＵに戻り、ＣＰＵが自身の処理を実行すると同時に、第２の段階（ブツシュ−プル段階）が行われる。ＣＰＵのｌＮ５ＥＲＴまたはＤＥＬＥＴＥコマンドは、ＦＩＮＤ動作と同じぐらいの高速で行われる。

並列ブツシュ−プル技術によれば、（複数の挿入と削除とが常にＰＰＭバンクの先頭にあるような）最悪のシナリオにおいても、（ランダムアクセスパターンの）平均的な場合と同じである。全ブツシュ−プル時間は、常に、唯１つのバンクをブツシュ−・プルするに必要な時間と同じある。

あるアプリケーションにおいては、挿入と削除とは、常に、リストの最後に実行される。例えば、インボイス番号、日付等である。更に、多（の場合、読み出しおよび変更の動作は、挿入および削除の動作の数より迩に多い、ＰＰＣＡＭの高速ＦＩＮＤと転送ｌＮ５ＥＲＴおよびＤＥＬＥＴＥの性質は、これらのアプリケーションに完全に合致する。

２．１．９　可ｍ星進歩１方向に押し下げたり、引き上げたりするかわりに、より少ない数のブツシュ− プル動作が必要な方向を選択しつつ、両方向に行わせることもできる。これにより、１または２のバンクメモリが使用されるときには、ブツシュ−プル時間を減少させることができる。もし、２つを越えるバンクが並列ブツシュ−プルを実行するように共にカスケード接続されているときには、ブツシュ−プル時間は、常に、１つの一杯のバンクをブツシュ−プルするに必要な時間に等しい。２つを越えるバンクがあるときには、付加的な論理回路が必要になるので、この性質は利用する価値がない。

全てのバンクが互いに分離されるので、す・−チ・エンジンＳＥを各バンクに付加して、複数のサーチが平行して行い得るようにしたい。このことは、多くの場合、要求されない。

なぜならば１、付加的なハードウェアのために、速度の増加は、ｌｏｇＮのオーダーに過ぎないからである。

もし、ＰＰＣＡＭがマイクロプロセッサによって実現されるならば、より高いレベルの機能が容易に追加され得る。例えば、入出力インターフェイス１０１に幾つかのトリックを施すことにより、仮想記憶の機能を付加することが可能である。ＰＰＣＡＭは、部分的にディスク上に格納されたＢツリー　（Ｂ−ｔｒｅｅ）のトップレベルを実行するために使用される。この方法で、ＣＡＭは、ギガバイトのサイズまで拡大される。

２、ｉ、ｉｏ　ｌ１１没夏皿■ ＰＰＣＡＭを実現するためには、ＶＬＳ　ＩからビデオＲＡＭまで多くの異なる方法がある。ＰＰＣＡＭのような新しい概念は、それを効率的に実現するためには新しい装置設計を必要とする。スプリット・ブツシュ−プルＰＰＣＡＭの実現手段のサンプルについて次の項目で説明される。これは、最適のものではないが、ＰＰＣＡＭの主な特徴を示す１つのプロトタイプとはなる。

図１１を参照する、第１のハードウェアプロトタイプの説明は、図９および１０のスプリットブツシュ−プルのアプローチを実現するものである。

オヘレーション・コントローラＯＣ１サーチ・エンシフ３８１人出力インターフェイスＩＯＩ、および、ＰＰＭの制御部分は、全て、１チツプのマイクロコンピュータおよびサポート論理回路によって実現される（図１１）。

サポート論理回路は、サーチ・エンジンＳＥのための外部比較器を提供し、ホストコンビエータ、マイクロコンピュータ、および、複数のメモリバンクの間の複数のアドレスおよびデータバスを切り換える。上記のプロトタイプにおいては、奇および偶のアドレスバスを駆動するために複数の高速カウンタが使用される。

ここで、データバスは、各バンクを分ける複数のスイッチを有して１つのデータバス上に実現される。２セツトのスイッチがあり、多筒２のスイッチは、同じセットに属する。これらのスイッチをオンオフすることにより、特定の複数のバンクを、それらの隣に、あるいは、マイクロコンピュータに接続したり、分離したりすることができる。高性能システムにおいては、望ましくない伝播遅延を防止するために上記のスイッチをバイパスして、マイクロコンピュータが複数のメモリバンクに直接アクセスできるように第２のデータバスが要求されるかもしれない。

各ＰＰＭメモリは、共通のデータバスによって接続された２つの等しいサイズのＲＡ　Ｍ　ｅＭ域を含む。１つの領域は、偶アドレスデータに使用され、他方は奇アドレスデータを格納するために使用される。上記の論理回路は、コンピュータと複数のＲＡＭバンクとの間で、ホストコンピュータおよびサーチ・エンジンＳＥからみたときに、上記の２つの領域が、恰も１つの連続するメモリ部分であるかのように見えるように制御する。実際、これらの領域はインタリーブされる。このことは、単に、正しい領域を選択し、残りのビットを選択された領域に渡すために入力アドレスの最下位ビット（ＬＳＢ）を使用することにより達成される。

このプロトタイプにおいては、各ＲＡ　Ｍ　ｅＴＪ域の１部分は、Ｍ’ｐＭ域が属する前記メモリバンクのトランスファーバッファのために保持される。トランスファーバッファは、ブツシュ−プル動作の間、一時的なデータを保持するために使用される。

他に、複数のＲＡ　Ｍ　９Ｍ域の間に空きを取り上げるのではな（、複数のバンクの間の複数のスイッチの中に上記のトランスファーバッファを組み込むという方法もある。

マイクロコンピュータは、適当な複数の信号を複数のメモリバンクに送ることによりブツシュ−プル動作を行う。

例えば、次のテーブルは、各々４つの記録を有する複数のメモリ領域を含む（バンクは８つの記録を格納できる）場合の押しく下げ）動作において要求される複数の信号を示すものである。

ス±１１　Ｎ皿型ユＡ立Ｌ　奇１１ＡＪ」、エアドレス　Ｒ／Ｗ　アドレス　Ｒ／Ｗ１　下げ　Ｗ　１１　Ｒ２１１Ｒ１１Ｗ３　１１　Ｗ　１０　Ｒ４１０Ｒ１０Ｗ５　１０　Ｗ　０１　Ｒ６０ｉ　Ｒ０１Ｗ７　０Ｘ　Ｗ　００　Ｒ８００Ｒ００Ｗ９　００　Ｗ　上げ　Ｒテーブル１　サンプル信号テーブル上記のアドレスは（００から１１の）バイナリであり、アドレス「下げ」は、このメモリバンクのトランスファーバッファのアドレスを示し、アドレス「上げ」は、このメモリバンクの上のメモリバンクのトランスファーバッファのアドレスを示す。

ブツシュ−プル動作は、通常、次の複数の状態を通して動作する：１、複数のメモリバンクは、初めに、全てのスイッチをオフにすることにより互いに分離される。

２、このテーブルに上げられていると同様、信号は、その時、同時に、全てのメモリバンクに印加され、こうして、（奇および偶の）２つのメモリ領域間の各バンクの中でのデータ転送を容易にする。

３、それから、１セツトのスイッチ（多筒２のスイッチ）はオンにされ、バンクの対の間の通信を許容する。１つのバンクのトランスファーバッファからのデータは、それから、他のバンクの格納領域に書き込まれる。

４゜それから、上記のセットのスイッチはオフされ、他のセットのスイッチがオンされる。これにより、上記の複数のバンクは、それらのバンクに隣接する他のバンクに接続され得る。

５、それから、データは１つのバンクのトランスファーバッファから他のバンクのトランスファーバッファへと複写される。

上記の技術は、オーバーラツプスイッチングと称される。

これにより、バンク内のデータ転送の時間は（バンクの数に独立に）一定にすることができる。

複数のＲＡ　Ｍ　ｊＪ域の代わりに、上記の複数のスイッチにトランスファーバッファを置くことにより、上記の段階３〜５は、トランスファーバッファからのデータを次のバンクのデ二叉ＩＬに複写する、という１つの段階に置き換えられる。

この特別な設計は、低価格のＲＡＭと進歩した１チツプマイクロコンピユータに依るものである。これらの部品の価格／性能比は、過去２．３年の間に大いに向上した。例えば、クロック速度の高い、大きな内部ＲＡＭおよび多くの周辺ボートを有する１チツプマイクロコンピユータは、現在オーストラリアドルで＄１３である。

このプロトタイプの全体の目的は、相対的に複雑で、より頻繁でない動作はソフトウェアで、そして、繰り返し行われる単純な動作はハードウェアで動かすことにある。これにより、ソフトウェアを変更することによりＰＰＣＡＭの特徴を調整することによって非常に融通のきく、用途の多いＰＰＣＡＭを作ることができる。

特別なハードウェアが必要なわけではないので、全体のコストは低い、全ての部品は、市販の規格品で間に合う。バス１造は単純であって、このＰＰＣＡＭは、既存のチー・−キテクチャを用いてメモリー　ピングを通１７で構成できる。

ごのブｏｌタイプそれぞれ自身は、既存のハードウェアおよびソフトウェアのＣＡＭに対して十分優るものである。その動作は、依然ある程度ソフトウェアに依存するが、このＰＰＣＡＭの実際の能力は、その簡素な構成からくるものであ杓１１、Ｌの純粋なハードウェアを非常にコスト効率の艮いもの？・ニし”でいる。大量生産においては、ｊチップ゛１／ビーＬ・−タ、衿５よび、そのソフトウェアは、カスタムまたは市販のＩＣを用いマ′ハードウェアに置き換えることができる。これにより−５Ｆ″Ｐ　ＣＡ　Ｍのコストは、更に、低下される。

２、　２．　１　−２−１区２も−“−グμり・ご運１−５ん舌ニーブーμ（ｑ υ各へ、１〕１且ｙ−上記のブッシヱープル段階は１、ＰＰＭの複数の部分に適用されるのみである。ｌＮ５ＥＲＴおよびＤＥＬＥＴＥがソートされたリストの真ん中で実行されるときには挿入または削除の点の「上」のデータのためのブツシュ−プルのディスエーブルが必要である。

挿入または削除が要求されるアドレスは、アップデート（Ｕｐｄａ　ｔｅ）・アドレスと名付けられる。並列ブツシュ−プルの間１．３つのタイプのメモリバンクが現れる：タイプ１：アツグデートアドレヌを含むバンク（挿入および削除が発斗しつつある）、そ・のバンクのデー・夕の部分がブ・シシュープルされることが要求される。

タイプ２；タイプ」のバンクの１＼ヒ−Ｉの（夕・イブ１のバンクよりアドレスが小さい）複数のバンク。データのブツシュ−プルは要求されない。

タイフ゛３ニタイフ“１のバンクの１−下）の（タイプ゛１のバンクより゛、？ドレスが大きい）複数のバンク。全てのバンクのデー・夕の完全なプッジプ、− ７°ルが要求される。

タイプ３のバ〉′〃に１ついては、５そのバンクの全てのデータの完全なブパンユープルを実行するために、上の信号チー・ブリ・に与えられ５たものと同様の複数の信号を、単に４．これらのバンクに印加する。

ブツシュ−プルアドレスは、２重のアドレスバス上に現れるので、ア・：／ブデート・アドレスの最初の２，３のビットを使用して夕・イブ２のバンクをディスエーブルにするために簡単なアコーダまたはＲＯＭが使用され得る。

タイプ１のノ幻／りについ°Ｃは、プッシューーブルの開始時に、（押し下げのために）イネーブルにされるか、または、（引き上げのために）ディスエーブルにされる。ブツシュ−プルがアップデート・アドレスに到達したときには、バンクは、それぞれ、（押し下げについては）ディスエーブルにされ、または、（引き上げについては）イネーブルにされる。このことにより、ブツシュ−プル動作においては、バンクの関係する部分のみが変化される。

タイプ１のバンク内で、データの部分的なブツシュ−プルを容易にするために、バンクを何時ディスエーブルにし、または、イネーブルにするかを追跡するためにカウンタが使用され得る。

スプリット・ブツシュ−プルのためのプロトタイプを以下に説明する。セグメントブツシュ−プルのためには、はとんどの場合、各ブツシュ−プルに伴って、データがバンクを横切って移動するので、最後のバンクと最初のバンクとの間の接続が必要である。

先の（図１２）回路を使用して、単に、データバスを底部から最上部・＼戻すようにループさせ、２つのバンクの間にスイッチを設ける。概念的には、その中をデータが転送される複数のバンクの環状リングのようである。

もし、複数のトランスファーバッファが複数のスイッチの中に組み込まれるならば、全ての転送は並列に行われるので、バンク内転送は非常に高速に行われる。

この場合も、オーバーラツプスイッチングが使用され得る。

転送速度はやや遅いが、スイッチ内に複数のバッファを組み込む必要はない。

ＰＰＣＡＭの性質が、ｌＮ５ＥＲＴまたはＤＥＬＥＴＥ動作毎に殆どのＲＡＭがアクセスされるように強制するので、ＰＰＭにおけるダイナミックＲＡＭの使用は、問題ではない。

上記の挿入および削除の「上」の複数のメモリバンクは、同時にリフレッシュされ得、このとき、この動作の下のＲＡＭは、押されるか、または、引かれる。全てのバンクは、同じ複数のアドレス線を使用するので、これらのバンクの書き込みをディスエーブルにするのみでよい。

ＦＩＮＤ動作のみが存在するときは、全てのＲＡＭは、明確にリフレッシュされるべきである。全てのバンクは分離され、同じアドレス線を共有するので、リフレッシュ手順も並列に行われるためである。

現在のダイナミックＲＡＭは、ワードの深さにおいて、より大きくなりつつあるが、ワードサイズについては、そうではない。他方、ＰＰＣＡＭは、高速動作のためには、幅広いワードと小さいＲＡＭの深さを要求する（何故ならば、ワードサイズが大きければ、１回のブシシュープル動作でより多くのデータが移動し得、また、ＲＡＭの深さが浅ければ、バンクあたりのブツシュ−プルされるべきデータが少ないからである）。１つの解は、マルチプル・アドレス・レンジ（Ｍｕ　１ｔｉｐｌｅ　Ａｄｄｒｅｓｓ　Ｒａｎｇｅ、　Ｍ＾Ｒ）の使用である。マルチプル・アドレス・レンジでは、１つのＲＡＭチップの中で（またはバンクの中で）異なる複数のアプリケーションに対して異なる複数のアドレスのレンジを割当てるものである（図１３）。

これは、恰も、大きな物理的なメモリバンク各々の中に小さい論理的メモリバンクが多数設けられたようなものである。

小さいメモリバンクの各々は、異なるアプリケーションに使用される。メモリバンクまたはチップ全体を使用し切るよりは、各アプリケーションは、そのバンクの中で固定されたアドレスレンジを使用する。１つのバンクにおいて、アドレスレンジが使い切られたときには、次のバンクの同じアドレスレベルが使用される。

異なる複数のアプリケーションが同じＲＡＭチップ（またはバンク）を共有することを許容することは、メモリ空間を節約するのみではな（、異なるアプリケーションに対するこれら複数のメモリバンクの深さのダイナミックな調整をも許容する。

ＰＰＭの速度は、これらのメモリバンクの深さに逆比例するので、個々のアプリケーションについてＰＰＣＡＭの性能の調整を可能にする。図１３においては、アプリケーションｒ３」に使用されるアドレスレンジは、アプリケーション「ｂ」に使用されるアドレスレンジより小さい。したがって、アプリケーション「ａ」はアプリケーション「ｂ」よりも、良いメモリ性能を示す。

必要とされるのは、アプリケーションを同定する複数のアイデンティファイヤ（ｉｄｅｎｔｉｆｉｅｒ）と、ＲＡＭにおける対応するアドレスレンジとをリストアツブするテーブルのみである。

このテーブルは、同じＲＡＭ　（またはバンク）内に格納され得る。マルチプル・アドレス・レンジはまた、ソフトウェアを使用するＰＰＣＡＭプロトタイプにおいても容易に実現できる。

マルチプル・アドレス・レンジのもう１つの特徴は、ＰＰＣＡＭが位置によって同じようにアドレスされ得るために、もし、ＰＰＭ内の全てのＲＡＭを使い切るに十分なコンテント・アドレッサブル（ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ）なデータがないときには、残りのＲＡ　Ｍ　ＳＩ域は、通常のデータの格納に使用できることである。ＰＰＭによってＲＡＭが無駄に使用されることなく、残りの部分はホストコンピュータが通常のメモリとして使用すればよいのである。

２．５　韮剋グ旦二バ止軌作あるアプリケーションにおいてはアプリケーションデータの異なる複数の部分が同じオペレータによって操作されることが要求される。ＰＰＣＡＭは、（データが各バンク内で正しく整列している限り）同時に多重のバンクに対してアクセスすることを許容するので、多重の位置において同時に読み出されたり書き込まれたりすることができる。これにより、複数のデータ・アイテムの高速の大量の（ｂｕ　ｌｋ）処理を許容する。

同じデー・夕を異なる複数の位置に同時に格納することもできることに注意してほしい。例えば、ＰＰＭにおける全てのワードが０にリセットされるべきであって、１０００ワードがあるときは、もし、ＰＰＭに１０バンクあるならば、これらのバンクは同時にリセットされ得るので、１００ワードリセツトする作業を同時に行えばよい。

データはまた、高速に大量に走査され得る。この場合、例えば、複数のオーブン・コレクタのドライバの使用によって多重信号が同じバス上に同時に出力され得るようにバスが修正されねばならない。１つの応用は、ＰＰ、Ｍの記録内の２゜３のビットの「低」または「０」の値によってＰＰＭ内の記録を選択したい場合である。もし、ＰＰＭに１０バンクがあるならば、全ての１０バンクが同時にアクセスされ得、バス上の特定のビットがモニタされる。走査されるビットが要求される値に一致したとき、要求された記録は、アクセスされた１０の記録の１つの中にある。

複数のバンクに幾つかのＡＮＤおよびＯＲの回路を付加し、複数のトランスファーバッファを使用することにより、複数のＰＰＭワード上の複数の部分における高いレベルの動作を実行することができる。ＰＰＣＡＭは、簡単なＳＩＭＤ（単一命令多重データ処理）マシン（ｍａｃｈｉｎｅ）であり、（例えば、データ線の走査等の）多くの異なるデータ動作を実行できる。

これにより、ＣＰＵからの更なる仕事に対しても負荷を軽くすることができる。

２．６　ｌ１１−じヨＬ＝Ａ生ＰＩ）ＣＡＭの主な弱点は、そのＦＩＮＤ動作に比較して相対的に低速のｌＮ５ＥＲＴおよびＤＥＬＥＴＥである。複数のデータのアップデートが高速で発生すると、ＰＰＣＡＭはブツシュ−プル動作を行う充分な時間がなくなる。以下の複数の方法は、ｌＮ５ＥＲＴおよびＤＥＬＥＴＥの突然のバーストを処理するために使用され得る。

ｌＮ５ＥＲＴのためには、始めにデータは特殊なバッファにおいてソートされ、その後、複数の押しを実行することができる。あるアプリケ・−シロンにおい− では、データが入力されると、すぐに多くのＦＩＮＤ動作が行われる。このような場合においては、ＰＰＭおよびバッファがサーチされねばならない。バッファを通しての逐次走査はＦＩＮＤ動作の性能を悪化させるであろう。

このトリックは、マルチプル・アドレス・レンジを使用し、人力されるデータに対して第２のアドレスレンジを割り当てることである。しかしながら、そのアプリケーションのだめの主なアドレスレンジとは異なり、第２のレンジは深さにおいて塵かに短い、例えば、１００ワードの深さに対して１６ワードである。ブツシュ−プルされるべきデータは少ないが、第２のアドレスレンジおよび第１のアドレスレンジとがサーチされねばならないため、データは遥かに早く受容され、サーチのみがやや遅い。

もし、最初は毎回、より小さいレンジをサーチするならば、サーチは全く速く　（データはソートされる）、複数のアプリケーションがより最近のデータを使用する傾向にあるので、より小さいレンジで正しいデータを探索する可能性がより大きいので、ＦＩＮＤの応答は実際に改善されるかもしれない。

、：れは、同じＰＰＭを使用するアプリケ−シロンデータのためのキャッジｚ　（ｃａｃｈｅ）において起こることである。上記の、より小さいレンジとは、より大きいレンジをキャッシング（Ｃ；ｉｅｌ＋ｉｎｇ）することである。

もし、ＰＰＣＡＭ上のロードが減少するならば、データは０、恐らく、大型プツシ１−プル１ｊ作を使用して、より小さいレンジから、より大きいレンジへマージ（＋ｓｅｒｇｅ）され得る。

Ｎ）　Ｅ　Ｌ　Ｅ　Ｔ　Ｅ動作については、人力される要求はバッファされない。ＦｒＮＤ動作は、削除されるべきデータ・アイテムの位置を決定するために使用する。それから、そのデータ・アイテムの中のデータ・インバリッド・ビットがセットさ・ニジるか９、または、１削除１されたコヘードが、そのデータ・ア・１゛テＪ、の中に書かれる。プル（引き）動作は、ＰＰＣＡＭ（１）（ｉ：事の負荷が減少するまで遅らせられる。並列グローバル動作の特徴は、全ての「削除された」デー・夕・アイテムについ−え”走査３゛るため、および、その後で上記のプル動作を使用して実際にそれらを（永久的Ｇご）削除するために使用され得る、２、７　潜在−的墓ｎ１ＰＰＣＡＭは、°マルチプル・アクセス・コントロールや頻繁に使用される複数の対象の保守（例えば、ｙイスクドライバのトラックおよびセクタのリスト、または、実時間オペレーティングシステムにおけるアクティブプロセスリスト）のような特殊な応用において使用され得る。ここで、データ・アイテムのサイズは固定され、アクセスの頻度は高い。

１つの例は、仮想記憶の翻訳である。ＰＰＣＡＭは、仮想記憶の処理ルーチンの単純な書き替えに関して、現存するコンビエ・−タシステムにおいて使用され得る。コンビエ・−タノ製造者は、（アプリケージ９ンとは独立に）マシンのメモリシステムの速度を増加させるだけでなく、付加される機能を提供することができる。

ＰＰＣＡＭは、１“オペレーティングシステムＪから大きな負荷を取り除き、ＣＰ　Ｕがブ【ニド仕ツサおよび記憶のリスト・マネージメントを行う代わりにアプリケージ薔ンを実行する時間をより多く許容ず、心ごとかできる（例えば、Ｈ，Ｍ、ＤｅｉＬｅｌ。

’Ａｎ　１ｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍｓ”、　Ａｄｄｆｓｏｎ　Ｗｅｓｌｅｙ。

１９８４＃照）。これがどのよつに達成されるかに関する、より詳細な例は次に説明する９Ｊンビュータ産業１、Ｊｌ、通信、アプリ、う−一−シッン、データベース２．二？、−ザ・インターフ、−イス等にＡ呟ける標準に向かって進んでいる。ＰＰＣ，Ａ、Ｍは１、異なるシステムの間のデータ変換および他のシステムのエミュレーシヨンをより速くすることができる。

他の領域は、通信ネットワークである。ＰＰＣＡＭは、データ、および、ステ・ −シロンアドレスおよびステータスのようなネットワークパラメータのエンコーディングおよびデコーディングのために使用され得る。更に、ＰＰＣＡＭの変換およびエミュレーシジン能力は、ネットワーク・ゲートウェイ（ｎｅｔｗｏｒｋ　ｇａｔｅｗａｙ）またはコミニュケーシヨン・サーバ（Ｃｏｓｍｕｎｕｃａｔｔｏｎ　５ｅｒｖｅｒ）における動作をスピード・アップするであろう。

より一般に、ＰＰＣＡＭは、例えば、データベース管理領域におけるような、異なるアプリケーションへの「ハードウェア・アシスト（ｈａｒｄｗａｒｅ　ａｓｓｉｓｔ）　Ｊを提供する。各ＰＰＣＡＭは１つのデータテーブルを格納し得、データベースへの問い合わせは、より高速に行われる。Ｆ　ＩＮＤ、ＭＡＸ、ＭＩＮ、ＮＯＴ等の各動作は、通常のＦＩＮＤ動作と同じ時間で実行され得る。部分的一致（ｐａｒｔｉａｌ　ｗａｔｃｈ）　、レンジテス）　（ｒａｎｇｅ　ｔｅｓｔ）における、ネクスト・レコード（ｎｅｘｔ　ｒｅｃｏｒｄ）、ラスト・レコード（ｌａｓｔ　ｒｅｃｏｒｄ）　、セレクト（ｓｅｌｅｃｔ）、プロジェクト（ｐｒｏｊｅｃｔ）　、ジジイン（ｊｏｉｎ）のタイプの動作および完全性制御（ｉｎｔｅｇｒｉｔ、ｙ　ｃｏｎｔｒｏｌ）もまた容易に実現され得る。より複雑な動作が要求されるときは、ＰＰＣＡＭは、より複雑なデータ構造のためのビルディング・ブロック（ｂｕｉＩｄｉｎｇ　ｂｌｏｃｋ）として使用され得る。

ＰＰＣＡＭの１つの付随する効果は、もし、順序正しくならべられていない記録がＰＰＣＡＭに入力され、再び逐次的に読み出されるならば、それらは、ソートされた順序に並んでいるであろう。こうして、ＰＰＣＡＭは、ハードウェアソータとしても使用され得る。

ＰＰＣＡＭは、メモリ・アドレス・マツピング等の典型的なＣＡＭのアプリケーションよりは、より高いレベルの役割の方に位置するものである。オペレーション・コントローラＯＣおよびサーチ・エンジンＳＥに、より大きな能力が負荷されているので、ＰＰＣＡＭは完全機能データコプロセッサ（ｆｕｌｌ　ｆｕｎｃｔｉｏｎ　ｄａｔａ　ｃｏｐｒｏｃｅｓｓｏｒ）として使用され得る。ＰＰＣＡＭの高い柔軟性および基本的性質により、実際に全ての状況で、現在の技術より大いに進歩した手段が提供される。

２．８ｉ　スフ・キ　・・シュ・コン　ロー−ＰＰＣＡＭの１つの応用は、ディスク・キャッシュ・コントローラの装備である。キャッシングおよびバッフ１リングは、主に、殆どのコンピュータにおけるオペレーティングシステムにおける実行されている。多くの時間は、キャッシュを維持すること、および、ディスク・アクセスのスケジユーリング・アルゴリズムの実現に費やされる。

この問題の解は、（多（の高性能システムにおいて使用されるアプローチであるように）分離されたプロセッサを使用することである。しかしながら、正しいタイプのプロセッサを選択する際にディレンマがある。このことは、大きなデータの固まり上で非常に基本的な動作を実行するために必要である。

複数のディスクユニットにおけるセクタの位置（セクタ・アドレス）は、通常、ドライブ番号、ヘッド番号、トランク番号、および、セクタ番号を表現するために、少なくとも４または５バイトが要求される。このようなサイズは、８または１６ビツトのプロセッサにとっては、作業の維持を非常に困難にする。かといって、３２ビツトプロセツサを使用すると、その多くの機能が無駄になる。

ＰＰＣＡＭを使用することにより、非常に高速のディスク・キャッシュ・コントローラを低価格で実現する。データが、より精密なレベルでキャッシュされ得るだけではなく、洗練されたディスクスケジューリングアルゴリズムがヘッド・シーク時間を最小にするために使用され得る。

キャッシュ内に現在存在するセクタを示すための記録のリストとして、ＰＰＣＡＭ内に［セクタ・アドレス・リスト」が格納される。ＰＰＣＡＭのワードサイズは、記録のサイズと同じである。セクタ・アドレスによって自動的に格納されて、このリストは、物理的に近接するセクタを共にリスト上に整列させる。

［ノット−ｊ−−スト・リセントリ（Ｎｏｔ−Ｕｓｅｄ−Ｒｅｃｅｎｔｌｙ）　Ｊ置き換えスキームが、データをディスクから高速に読み出す（フラッシュ（ｆｌｕｓｈ）する）ために使用され得るように、上記の記録には、２つの付加的ビットが追加される。これら２つのピント・は、リフアレンストビットおよびモディファイドビットと呼ばれ、キャッシュ内の新しいセクタについてはＯにリセットされる。これらのビットは、そのセクタが参照されたか、変更されたかに応じて１にセットされる。時間の経過と共に、上記のビットの値に応じて、次の４つのタイプのセクタが発生する：タイブ１；参照されず、変更されない、タイプ２：参照されず、変更された、タイプ３；参照され、変更されない、およびタイプ４：参照され、変更された。

キャッシュが一杯で古いセクタが新しいセクタで置き換えられる必要があるときには、上記のタイプ１から４の順で置き換えられるのが最もよい。タイプ２は論理的でないように見えるが、これは、実際は、リフアレンストピットの周期的なリセット動作の結果である。

全てのリフアレンストピットを周期的にリセットする理由は、使用頻度が高いときには殆どのリフアレンストピットが、ある程度の時間の経過後セットされるので、置き換えるのが最も望ましいセクタを識別する能力を維持するためである。

リフアレンストピットのリセットは、先に説明したＰＰＣＡＭのグローバル動作を使用しつつ並列に実行される。

保守の容易さ、より良い性能のトラッキング、および、高速のアクセスに加えて、ソートされたセクタ・リストは、上記のフラッシュ動作において、２つの付加的な効果を有する。

２．８．１　公［４運国た１−１１２上ホストコンピユータがキャッシュ内に無い新しいセクタをフェッチするとき、このセクタはディスクから読み出される。

キャッシュが一杯であると仮定すると、キャッシュ内の複数のセクタの１つが置き換えられねばならない。

セクタ・リストの中の新しいセクタのための位置を決定するためにサーチ・エンジンＳＥを使用することは、置き換えられるべき正しいタイプのセクタを見つけるために、そこからなされるサーチを可能にする。もし、置き換えられるべきセクタ変更されたならば、そのセクタは、外に書かれねばならない。

置き換えのためには、ディスクヘッドにより近い複数のセクタが最初にテストされるので、平均シーク時間は短縮される。セクタリストにおける新しいセクタと古いセクタとの間の複数の記録のブツシュ−プルのみが必要であるので、ブツシュ−プル時間もまた短縮される。

２、８゜　２　有Ｊ１互クーラＪ−ンーとホストコンビエータがＰＰＣＡＭから供給されるサービスを要求していないときには、ＰＰＣＡＭはセクタリストを整列させ、変更されたセクタを書き出す、全ての書き出しが終了するまで、ヘッドは１つの方向に連続的に移動するのみであるので、変更されたセクタを書き出し、モディファイドピットをこの方法でリセットすることにより、シークの数を減少させる。

リフアレンストピットおよびモディファイドピットの両方をリセットすることは、バックグラウンドにおいて行われるので、ホストデータバスは他の仕事から自由になるであろう。

２．９ＣＡＭの　ｔ　のｔ　の　めＰＰＣＡＭの好適な実施例は、殆どハードウェアＣＡＭにとって変わるが、他の主な目的は、現存しているソフトウェアのＣＡＭの代わりにＰＰＣＡＭを使用することである。

その柔軟性および調整能力は、それを、人工知能での推理を調べる簡単なテーブルから、一般的なアプリケーションに使用することを許容する。こうして、現存するアプリケーションの価格／性能比を向−トさせるだけでな（、以前には価格的に効率的ではなかったアプリケーションをも許容する。

この明細書ではフロント・スプリット・プツシエーブルが強調されているが、他の異なるブツシュ−プル（バックおよびセグメント）および実現する技術（大型ブツシュ−プル、マルチプル・アドレス・レンジＭ　Ａ、　Ｒ、高速プツシエーブル・オーバーラツプ・スイッチング、ブツシュ−プル・コントロール・ピット）との混合および整合によって、ＰＰＣＡＭを殆ど全てのアプリケーションに合わせて作ることが可能である。

ＰＰＣＡＭの好適な実施例は、非数値的なデータ対象の操作に対しても有効な手段を提供する。

ＰＰＣＡＭは、コンピュータ演算において最も基本的な領域の幾つかを扱うものである。第１に、ＣＡＭは位置がアドレス指定できる従来のメモリと仮想的に同じコストで入手可能である。

ＰＰＣＡＭは、そのデータ操作へのアプローチ故に有利である。ＰＰＣＡＭは、他の殆どの技術とは、次のように区別される：１、効率的な並列動作：　他の殆どの技術とは異なり、ＰＰＣＡＭの並列処理能力は、データ・アイテムの数が増加しても悪化しない。サーチ能力が実際、比例的（線型）以上であるのに対して、ブツシュ−プル能力は比例的（線型）に留まる。

２、幅広いデータバス：　ＰＰＣＡＭの簡素な構成によって、メモリのワードサイズが増加され得るので、対応する論理回路（またはコスト）の増加を少なくして能力の向上を実現する。殆どのＣＡＭは、ソフトウェアにしろハードウェアに（、ろｙ−タ・アイテムのサイズが大きくなると急激に能力が低Ｆする。ＰＰＣＡＭの幅広いデータバスを使用することにより、このような能力が低下は遥かに少ない。

３、メモリ・ヒエラルキ・オーバーヘッドの防止ｚ　ＰＰＣＡＭはメモリ上で直接動作する。データをメモリからキャバへに保持するために、あるいは、その逆に移動させる必要はなくなる。

４゜現存の７−キテクチエアとの継ぎ目の無い・インタープ、−イス：　Ｐ　Ｐ　ＣＡ　Ｍは、コンピュータの通常の主記憶に直接マツプするので、通常、データ・アイテム位置またはそれらの内容を使用してアドレスされ得る。

５゜命令実行の重なり：　ｒＮｓＥＲＴやＤＥＬＥＴＥ等のＰＰＣＡＭの低速動作ハ、ホストコンピュータの通常の処理と時間的に重複Ｌ２て行なわれるので、それらの低速さは「隠される」。

６、」ンピュータ演算における殆どの時間の掛かる動作からの負荷軽減：　サーチ、ソート、および、他の大量データ処理動作の負荷をなくすることでアプローチの実行において、非常に大きなゲインが達成される。

７、柔軟な性能調整：　ＰＡＭのダイナミックな性能調整は、多（の異なるアプリケーションにおいて使用される。メモリセルから論理回路を切り離しまたことにより、新しい機能を、より容易にイ］加できる。

８゜可変データ長の扱い：　ＰＡＭのメモリモジエールは、複雑さを増すことなく、−緒に水平にカスケード接続され、そのメモリワー・ドは、より大きいアイテムを格納するために結合される。これは、可変長データの処理を非常に容易にするや９、多重応答の分解：　データがソートされるので、同じ内容を有する複数の記録が、互いに次に格納されるので、（ＦＩＮＤに応答する）多重マツチ（ｍｕｌｔｉｐｌｅ　ｍａｔｃｈ）が容易に取扱い得る。

１０、従来の技術に基づ＜：ｉ３ＡＭは市販の部品から。

または、従来のＲＡＭセルを使用して現存のＶＬＳ　Ｉ技術によって作られ得る。これらのデバイスの製造コストの低さによ、りて、大容量のＰＡＭが安価に実現できる。この大容量によって、異なるアプリケ・−くノ（ンのために、データをロー・ドしたり、再ロードしたりすることが減少するので、大きなデータ・アイテムを扱）に有用であるだけでなく、動作速度電増すためにも有用である。

１１、多重アクセスモ・・〜・ドニ　ソートされたデータによ、。

て１、少ないオーバー・ヘッドで、データ、ヒへのパワフルな問い合わせ（ｑｕｅｒｉｅｓ）が行い得る。正確な一致（＋＊ａ　ｔｃｈ）を使用する、そして、位置によるアドレッシングに加えて、部分一致、より大きい、より小さい、等しくない、最大、最小等もまた、デ・−タをアドレス（指定）するために使用され得る。

ＰＰＣＡＭによ提供される効果の幾つかを以下に示す。

１６　ソフトウェアの側においては、ＰＰＣＡＭの、現存の殆どのソフトウェアデータ構造の代わりに置き換える能力から以下の効果が得られる：高速のプログラム実行、プログラムサイズの小型化、能力調整の容易さ、ソフトウェアの簡素化、アプリケーション開発の短時間化、ソフトウェア保守コストの減少、および、よりポータプルなソフトウェア。

２、他方、ＰＰＣＡＭは、ＣＰＵから活性化されたメモリに多くの仕事をシフトする。これにより、以下の効果が得られるニハードウェアの簡素化、メモリ使用の効率化、高い機能性、簡素な取付け、および集積化の容易さ。

図面の簡単な説明図１は、本発明のメモリ槽重の〜般的な実施例の構成を示す図、図２は、複数のアイテムの１つのリスト（スタック）上における、バイナリ号・ −チを使用する「探索」動作を示す図、図３は、１つのリスト上で「挿入」動作を示す模式図、図４は、リストからの「削除」動作をポす図、図５は、ＣＡＭ構造としての本発明の第１の実施例のブロックダイ′アゲラムを示す図、図６は、バック・ブッンユーブル法によるメモリ内容の移動の１実施例を示す図、図７は、フロント・ブツシュ−プル法によるメモリ内容の移動の他の実施例を示す図、図８は、セグメント・ブランエーブルと称するフロント・ブツシュ−プルの１つの特殊な形態を示す図、図９は、図８のセグメント・ブツシュ−プルの実行のために並べられた複数のデータ・アイテムを示す図、図１０は、スプリット・ブツシュ−プルとして知られるフロント・ブツシュ−プルのもう１つの特殊な形態を示す図、図１１は、図１０のスプリット・ブツシュ−プルのためにメモリに格納された複数のデータ・アイテムを示す図、図１２は、商業的に入手可能な複数のＲＡＭチップを使用する、本発明のＣＡＭ実施例のハードウェア装備を示す図、そして、図１３は１．複数のチップまたはメモリバンクの分割の、マルチプル・アドレスレンジ法（ＭＡＲ）を示す図である。

浄書（内容に変更なし）浄書（内容に変更なし）浄書（内容に変更なし）引く押す引く押す浄書（内容に変更なし）浄書（内容に菱更なし）Ｆ／θ、１０Ｆ／θ、／／・浄書（内容に変更なし）Ａニアドレス＆コントロールバスＤ：データハスＸ＋Ｘ：スイノチ（ヒツト１）Ｘ２Ｘ　：スイッチー（セット２）浄書（内容に変更なし）バンク１　バンク２　バンク３手続−補正書（方式）％式％ ■、事件の表示ＰＣＴ／ＡＵ８９１００４６０２、発明の名称メモリ構造および利用方法３、補正をする者事件との関係　特許出願人氏名　チャン、ディピント　シラ　ツー４、代理人住所　〒１０５東京都港区虎ノ門−丁目８番１０号静光虎ノ門ビル　電話３５０４−０７２１５、補正命令の日付自発補正６、補正の対象（１）委任状（２）図面の翻訳文７、補正の内容（１）別紙の通り（２）図面の翻訳文の浄書（内容に変更なし）８、添付書類の目録（１）委任状及びその翻訳文　各　１　通（２）図面の翻訳文　１通国際調査報告に［ＴＯ翳［Ｆ］ＤξりＣ込貫αａＬ９講λＩはＰゴな１１１１ａ’ＬａＴｌ　ＡＰＰＬＩ　ＩＧＩＮＯ，、Ａｔｌ　Ｏ８すＣＦ入団（Ｘ

Claims

【特許請求の範囲】

１．複数の記録を格納するメモリ構造であって、該構造は複数の隣接するメモリ領域を有し、該複数のメモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリサブ構造に分けられ、該複数のメモリサブ構造の各々は、１つの分離された、しかし、隣接する、前記メモリ構造またはサブ部分を有し、前記サブ構造の各々は、それに取付けられるバッファメモリ領域を付加的に有し、該バッファメモリ領域の各々は、１つのメモリ領域内に格納される１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納される１つの記録を前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成されることを特徴とするメモリ構造。
２．前記メモリ構造が、サーチキーの順序で前記複数の記録を格納するように構成され、前記複数の記録の各々が、該記録の少なくとも１部分を有する１つのサーチキーを含む請求項１に記載のメモリ構造。
３．前記サブ構造の各々は、前記メモリ領域を等しい数を有する請求項１または２の何れかに記載のメモリ構造。
４．前記バッファメモリ領域の各々は、前記メモリ領域の各々１つと同じサイズである請求項１〜３の何れかに記載のメモリ構造。
５．前記バッファメモリ領域の各々は、前記メモリ領域に保持される２つ以上の記録を保持する容量を有する請求項１〜３の何れかに記載のメモリ構造。
６．前記メモリ構造は、１つのスタックまたはリストとして機能し、これにより、１つの記録が該スタックまたはリストに、選択されたメモリ領域において、前記メモリ構造の範囲内で、該選択されたメモリ領域、および、該選択されたメモリ領域より上の全ての記録を１メモリ領域分シャフル・アップし（アップ・シャフル・オペレーション）、または、前記メモリ構造の範囲内で、該選択されたメモリ領域、および、該選択されたメモリ領域より下の全ての記録を１メモリ領域分シャフル・ダウンし（ダウン・シャフル・オペレーション）、または、前記複数のサブ構造が転置されるときには、ラスタフォーマットの全ての記録を横方向にシャフルすることにより、１つの記録が前記スタックまたはリストから論理的に上書き（ｏｖｅｒｗｒｉｔｅ）のプロセスによって削除されることを特徴とする請求項１〜５の何れかに記載のメモリ構造。
７．１つのアップ・シャフル・オペレーションが：Ａ．前記メモリ領域の上の前記選択されたメモリ領域を含むサブ構造内の全てのメモリ領域が、スタックとして扱われ、Ｂ．前記選択されたメモリ領域を含む前記サブ構造より上の全ての構造が、スタックとして扱われ、Ｃ．１つの記録が前記複数のスタックの各々の最も上からポップオフ（ｐｏｐｐｅｄ−ｏｆｆ）され、該記録がポップオフされるサブ構造の直ぐ上のサブ構造に取付けられるバッファメモリ領域にそれぞれ格納され、Ｄ．全てのスタックが１メモリ領域分押し上げられ、Ｅ．前記アップ・シャフル・オペレーションを完了させるために、それまでの該アップ・シャフル・オペレーションの記録として現在各バッファメモリ領域に格納されている各記録が、該バッファメモリ領域が取付けられるサブ構造における最も底のメモリ領域に転送され、Ｆ．ステップＥと同時に、または、ステップＥに続いて前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に転送される、というステップによって実行される請求項６に記載のメモリ構造。
８．１つのダウン・シャフル・オペレーションが：Ａ．前記選択されたメモリ領域の下の前記メモリ領域を含むサブ構造内の全てのメモリ領域が、スタックとして扱われ、Ｂ．前記選択されたメモリ領域を含む前記サブ構造より下の全てのサブ構造が、スタックとして扱われ、Ｃ．１つの記録が前記複数のスタックの各々の最も下から押し出され、該記録が落とされたサブ構造の直ぐ下のサブ構造に取付けられるバッファメモリ領域にそれぞれ格納され、Ｄ．全てのスタックが１メモリ領域分押し下げられ、Ｅ．前記ダウン・シャフル・オペレーションを完了させるために、それまでの該ダウン・シャフル・オペレーションの記録として現在各バッファメモリ領域に格納されている各記録が、該バッファメモリ領域が取付けられるサブ構造における最も上のメモリ領域に転送され、Ｆ．ステップＥと同時に、または、ステップＥに続いて前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に転送される、というステップによって実行される請求項６に記載のメモリ構造。
９．転置フォーマットにおいて動作し、１つのラスタタイプ・シャフルが：Ａ．全てのサブ構造が、概念上、横に並べられたフォーマットにあると考え、Ｂ．１つの挿入が要求される点より下の複数のメモリ領域から、前記選択されたメモリ領域までについて開始し、Ｃ．全てのサブ構造内の複数のメモリ領域の最も下の行の内容が、対応するバッファメモリ領域にシフトされ、Ｄ．前記バッファメモリ領域の内容が、前記バッファメモリ領域の内容が丁度取り去られたメモリ領域に対応する隣のサブ構造のメモリ領域にシフトされ、Ｅ．前記選択されるメモリ領域から前記内容が取り去られるまで、全てのサブ構造内の複数のメモリ領域の次の１つ上の行について、前記プロセスを繰り返し、Ｆ．前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に挿入される、というステップによって実行される請求項６に記載のメモリ構造。
１０．転置フォーマットにおいて動作し、１つのラスタタイプ・シャフルが：Ａ．全てのサブ構造が、概念上、横に並べられたフォーマットにあると考え、Ｂ．１つの挿入が要求される点より上の複数のメモリ領域から、前記選択されたメモリ領域までについて開始し、Ｃ．全てのサブ構造内の複数のメモリ領域の最も上の行の内容が、対応するバッファメモリ領域にシフトされ、Ｄ．前記バッファメモリ領域の内容が、前記バッファメモリ領域の内容が丁度取り去られたメモリ領域に対応する隣のサブ構造のメモリ領域にシフトされ、Ｅ．前記選択されるメモリ領域から前記内容が取り去られるまで、全てのサブ構造内の複数のメモリ領域の次の１つ下の行について、前記プロセスを繰り返し、Ｆ．前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に挿入される、というステップによって実行される請求項６に記載のメモリ構造。
１１．前記メモリ構造内の前記複数の記録がソートされた順序に維持される請求項１〜１０の何れかに記載のメモリ構造を含むコンテント・アドレッサブル・メモリ構造。
１２．複数のキーに関して動作するサーチ・アルゴリズムの使用によって前記メモリ構造内で複数の記録がサーチされ、前記複数の記録は前記複数のキーによってソートされたものである請求項１１に記載のコンテント・アドレッサブル・メモリ構造。
１３．前記使用されるサーチ・アルゴリズムは、バイナリサーチ・アルゴリズムである請求項１２に記載のコンテント・アドレッサブル・メモリ構造。
１４．１つのメモリ構造におけるサーチキー順に複数の記録を保持する方法であって、該メモリ構造は、複数の隣接するメモリ領域を有し、該複数の領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリ・サブ構造に分離され、該メモリサブ構造の各々は、分離されているが隣接するサブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記方法は、前記複数の記録を、サーチキーによって順序付けられた前記構造内の隣接する複数のメモリ領域に置くものであることを特徴とする方法。
１５．前記メモリ構造が、サーチキーの順序で前記複数の記録を格納するように構成され、前記複数の記録の各々が、該記録の少なくとも１部分を有する１つのサーチキーを含む請求項１４に記載の方法。
１６．前記サブ構造の各々は、前記メモリ領域を等しい数を有する請求項１４または１５の何れかに記載の方法。
１７．前記バッファメモリ領域の各々は、前記メモリ領域の各々１つと同じサイズである請求項１４〜１６の何れかに記載の方法。
１８．前記バッファメモリ領域の各々は、前記メモリ領域に保持される２つ以上の記録を保持する容量を有する請求項１４〜１６の何れかに記載の方法。
１９．前記メモリ構造は、１つのスタックまたはリストとして機能し、これにより、１つの記録が該スタックまたはリストに、選択されたメモリ領域において、前記メモリ構造の範囲内で、該選択されたメモリ領域、および、該選択されたメモリ領域より上の全ての記録を１メモリ領域分シャフル・アップし（アップ・シャフル・オペレーション）、または、前記メモリ構造の範囲内で、該選択されたメモリ領域、および、該選択されたメモリ領域より下の全ての記録を１メモリ領域分シャフル・ダウンし（ダウン・シャフル・オペレーション）、または、前記複数のサブ構造が転置されるときには、ラスタフォーマットの全ての記録を横方向にシャフルすることにより、１つの記録が前記スタックまたはリストから論理的に上書き（ｏｖｅｒｗｒｉｔｅ）のプロセスによって削除されることを特徴とする請求項１４〜１８の何れかに記載の方法。
２０．１つのアップ・シャフル・オペレーションが：Ａ．前記メモリ領域の上の前記選択されたメモリ領域を含むサブ構造内の全てのメモリ領域が、スタックとして扱われ、Ｂ．前記選択されたメモリ領域を含む前記サブ構造より上の全ての構造が、スタックとして扱われ、Ｃ．１つの記録が前記複数のスタックの各々の最も上からポップオフ（ｐｏｐｐｅｄ−ｏｆｆ）され、該記録がポップオフされるサブ構造の直ぐ上のサブ構造に取付けられるバッファメモリ領域にそれぞれ格納され、Ｄ．全てのスタックが１メモリ領域分押し上げられ、Ｅ．前記アップ・シャフル・オペレーションを完了させるために、それまでの該アップ・シャフル・オペレーションの記録として現在各バッファメモリ領域に格納されている各記録が、該バッファメモリ領域が取付けられるサブ構造における最も底のメモリ領域に転送され、Ｆ．ステップＥと同時に、または、ステップＥに続いて前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に転送される、というステップによって実行される請求項１９に記載の方法。
２１．１つのダウン・シャフル・オペレーションが：Ａ．前記選択されたメモリ領域の下の前記メモリ領域を含むサブ構造内の全てのメモリ領域が、スタックとして扱われ、Ｂ．前記選択されたメモリ領域を含む前記サブ構造より下の全てのサブ構造が、スタックとして扱われ、Ｃ．１つの記録が前記複数のスタックの各々の最も下から押し出され、該記録が落とされたサブ構造の直ぐ下のサブ構造に取付けられるバッファメモリ領域にそれぞれ格納され、Ｄ．全てのスタックが１メモリ領域分押し下げられ、Ｅ．前記ダウン・シャフル・オペレーションを完了させるために、それまでの該ダウン・シャフル・オペレーションの記録として現在各バッファメモリ領域に格納されている各記録が、該バッファメモリ領域が取付けられるサブ構造における最も上のメモリ領域に転送され、Ｆ．ステップＥと同時に、または、ステップＥに続いて前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に転送される、というステップによって実行される請求項１９に記載の方法。
２２．転置フォーマットにおいて動作し、１つのラスタタイプ・シャフルが：Ａ．全てのサブ構造が、概念上、横に並べられたフォーマットにあると考え、Ｂ．１つの押入が要求される点より下の複数のメモリ領域から、前記選択されたメモリ領域までについて開始し、Ｃ．全てのサブ構造内の複数のメモリ領域の最も下の行の内容が、対応するバッファメモリ領域にシフトされ、Ｄ．前記バッファメモリ領域の内容が、前記バッファメモリ領域の内容が丁度取り去られたメモリ領域に対応する隣のサブ構造のメモリ領域にシフトされ、Ｅ．前記選択されるメモリ領域から前記内容が取り去られるまで、全てのサブ構造内の複数のメモリ領域の次の１つ上の行について、前記プロセスを繰り返し、Ｆ．前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に挿入される、というステップによって実行される請求項１９に記載の方法。
２３．転置フォーマットにおいて動作し、１つのラスタタイプ・シャフルが：Ａ．全てのサブ構造が、概念上、横に並べられたフォーマットにあると考え、Ｂ．１つの挿入が要求される点より上の複数のメモリ領域から、前記選択されたメモリ領域までについて開始し、Ｃ．全てのサブ構造内の複数のメモリ領域の最も上の行の内容が、対応するバッファメモリ領域にシフトされ、Ｄ．前記バッファメモリ領域の内容が、前記バッファメモリ領域の内容が丁度取り去られたメモリ領域に対応する隣のサブ構造のメモリ領域にシフトされ、Ｅ．前記選択されるメモリ領域から前記内容が取り去られるまで、全てのサブ構造内の複数のメモリ領域の次の１つ上の行について、前記プロセスを繰り返し、Ｆ．前記スタックまたはリストに付加されるべき前記記録が、前記選択されたメモリ領域に挿入される、というステップによって実行される請求項１９に記載の方法。
２４．前記メモリ構造内の前記複数の記録がソートされた順序に維持される請求項１４〜２３の何れかに記載の記録格納方法によってメモリ構造を操作することによる、コンテント・アドレッサブル・メモリを操作する方法。
２５．複数のキーに関して動作するサーチ・アルゴリズムの使用によって前記メモリ構造内で複数の記録がサーチされ、前記複数の記録は前記複数のキーによってソートされたものである請求項２４に記載の方法。
２６．前記使用されるサーチ・アルゴリズムは、バイナリサーチ・アルゴリズムである請求項２４または２５の何れかに記載の方法。
２７．複数の記録を保持するコンテント・アドレッサブル・メモリ構造であって、該構造は、複数の隣接するメモリ領域を有し、該メモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリ・サブ構造に分離され、該メモリサブ構造の各々は、分離されているが隣接するサブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記複数の記録は、キーによってソートされた順序で前記メモリ構造の前記複数のメモリ領域に保持されることを特徴とするコンテント・アドレッサブル・メモリ構造。
２８．コンテント・アドレッサブル・メモリとして動作するように、複数の記録を格納する１つのメモリ構造を操作する方法であって、該構造は、複数の隣接するメモリ領域を有し、該メモリ領域の各々は、前記複数の記録の１つを格納するように構成され、前記複数のメモリ領域は、機能的に複数のメモリ・サブ構造に分離され、該メモリサブ構造の各々は、分離されているが隣接するサブ部分または前記メモリ構造を有し、前記サブ構造の各々は、該各々に取付けられるバッファメモリ領域を付加的に含み、前記バッファメモリ領域の各々は、１つのメモリ領域に格納された１つの記録を前記サブ構造内に受けるか、または、前記バッファメモリ領域に格納された記録を、前記サブ構造内の１つのメモリ領域に転送するように構成され、前記バッファメモリ領域は、更に、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内に、１つのメモリ領域に格納された記録を受けるか、あるいは、前記バッファメモリが取付けられる前記サブ構造のすぐ隣にある１つのサブ構造内の１つのメモリ領域に、前記バッファメモリ領域に格納された１つの記録を転送するように構成され、前記複数の記録を、キーによってソートされた順序で前記メモリ構造の前記複数のメモリ領域に保持することを特徴とする方法。
２９．請求項７または９の何れかに記載のプロセスによって、選択された領域の下の全てのメモリ領域の内容を、１つの領域分だけ上にシフトすることにより、前記選択された領域を上書きするために前記アップ・シャフル・オペレーションが使用される請求項６に記載のメモリ構造。
３０．請求項８または１０の何れかに記載のプロセスによって、選択された領域の上の全てのメモリ領域の内容を、１つの領域分だけ下にシフトすることにより、前記選択された領域を上書きするために前記ダウン・シャフル・オペレーションが使用される請求項６に記載のメモリ構造。
３１．オーバーラップ・スイッチングを利用して、請求項２４、２５、２６、または２８の何れかに記載のコンテント・アドレッサブル・メモリを実現する方法において、該オーバーラップ・スイッチングは、各バンクの間に複数のスイッチを有することにより、１つの２段階プロセスを通して同時に前記複数のサブ構造の間をデータが転送されることを許容し、前記複数のスイッチは、（各第２のスイッチが同じセットに属する）２セットに分けられ、前記方法は、複数のバンクを、それらの隣と接続または切離しするように、前記複数のセットをオンおよびオフして、複数のバンク間の同時データ転送を許容することにより実現されることを特徴とする方法。
３２．請求項２８に記載のコンテント・アドレッサブル・メモリを実現する方法において、占有されたメモリ領域の各々において前記複数の内容に複数の制御ビットが付加され、前記複数のビットは、前記メモリ構造におけるメモリの内容のシャフル・オペレーションの中断と再開とを容易にするために設けられ、前記複数のビットは、また、異なる複数の記録の中の同一のサーチキーを同定するために設けられる方法。
３３．請求項２０または２２の何れかに記載のプロセスによって、選択された領域の下の全てのメモリ領域の内容を、１つの領域分だけ上にシフトすることにより、前記選択された領域を上書きするために前記アップ・シャフル・オペレーションが使用される請求項１９に記載のメモリ構造。
３４．請求項２１または２３の何れかに記載のプロセスによって、選択された領域の上の全てのメモリ領域の内容を、１つの領域分だけ下にシフトすることにより、前記選択された領域を上書きするために前記ダウン・シャフル・オペレーションが使用される請求項１９に記載のメモリ構造。