JPH0444869B2 - - Google Patents

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JPH0444869B2
JPH0444869B2 JP50347583A JP50347583A JPH0444869B2 JP H0444869 B2 JPH0444869 B2 JP H0444869B2 JP 50347583 A JP50347583 A JP 50347583A JP 50347583 A JP50347583 A JP 50347583A JP H0444869 B2 JPH0444869 B2 JP H0444869B2
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current
circuit
coupled
transistor
integrator
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Jefurii Daburyuu Paakinsu
Jerarudo Kee Run
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

請求の範囲 1 容量性回路網92,96を交互に充電及び放
電する第1T1及び第2T2の電流源を備える垂直積
分器回路において、基準電流IRが設定される内部
回路ノード76を有する発振器と連結して容量性
回路網の時定数を設定することを特徴とし、 前記回路ノード76と第1及び第2の電流源
T1,T2との間に結合され、発振器において設定
された基準電流IRに相当し、電流ミラー回路手段
108,110,116,118,120を介し
て流れる基準電流を引き出す前記電流ミラー回路
手段によつて特徴づけられるTV用垂直積分器回
路。
Claim 1: A vertical integrator circuit comprising a first T1 and a second T2 current source for alternately charging and discharging capacitive networks 92, 96, having an internal circuit node 76 to which a reference current I R is set. The circuit node 76 and the first and second current sources are connected to an oscillator to set a time constant of the capacitive network.
T 1 , T 2 , said current mirror circuit draws a reference current corresponding to the reference current I R set in the oscillator and flowing through the current mirror circuit means 108, 110, 116, 118, 120. Vertical integrator circuit for TV characterized by means.

2 前記垂直積分器回路は、 キヤパシタと、 前記キヤパシタを放電させる第1の電流源と、 前記コンデンサを充電させる第2の電流源と、 少なくとも第1、第2の電流経路を、前記第1
および第2の電流源にそれぞれ結合させる、第1
の電流ミラー回路とを含む前記請求の範囲第1項
記載のTV用垂直積分器回路。
2. The vertical integrator circuit includes: a capacitor; a first current source that discharges the capacitor; a second current source that charges the capacitor;
and a first current source coupled to a second current source, respectively.
A vertical integrator circuit for a TV according to claim 1, comprising a current mirror circuit.

3 前記発振器は、前記発振器の出力とそこに発
生した基準電圧との間に結合されたキヤパシタを
備える前記請求の範囲第2項記載のTV用垂直積
分器回路。
3. A vertical integrator circuit for a TV according to claim 2, wherein said oscillator comprises a capacitor coupled between the output of said oscillator and a reference voltage developed thereon.

4 前記電流ミラー手段は、 前記ノードと前記キヤパシタに結合された第2
の電流ミラー回路と、及び 前記第2の電流ミラー回路と前記第1および第
2の電流源との間に結合され、前記基準電流を表
わす電流を前記第2の電流ミラー回路から受信す
る第3の電流ミラー回路とを含む前記請求の範囲
第3項記載のTV用垂直積分器回路。
4. The current mirror means includes: a second current mirror coupled to the node and the capacitor;
and a third current mirror circuit coupled between the second current mirror circuit and the first and second current sources, the third current mirror circuit receiving a current representative of the reference current from the second current mirror circuit. 4. The vertical integrator circuit for TV according to claim 3, comprising a current mirror circuit.

5 前記第2の電流ミラー回路は、 第1の抵抗と、 第2の抵抗と、 ベース及びコレクタ端子を前記キヤパシタに結
合させ、エミツタ端子を前記第1の抵抗を介して
前記ノードに結合させる第1のトランジスタと、 ベースを前記キヤパシタに結合させ、エミツタ
を前記第2の抵抗を介して前記ノードに結合さ
せ、及びコレクタを前記第3の電流ミラー回路に
結合させる第2のトランジスタとを含む、前記請
求の範囲第4項記載のTV用垂直積分器回路。
5. The second current mirror circuit includes a first resistor, a second resistor, a second resistor having a base and a collector terminal coupled to the capacitor, and an emitter terminal coupled to the node via the first resistor. a second transistor having a base coupled to the capacitor, an emitter coupled to the node via the second resistor, and a collector coupled to the third current mirror circuit; A vertical integrator circuit for TV according to claim 4.

6 前記発振器はTVシステムの水平発振器であ
る、前記請求の範囲第5項記載のTV用垂直積分
器回路。
6. The vertical integrator circuit for TV according to claim 5, wherein the oscillator is a horizontal oscillator of a TV system.

7 前記垂直積分器回路はTVシステムにおける
水平および垂直同期パルスを分離する前記請求の
範囲第6項記載のTV用垂直積分器回路。
7. A vertical integrator circuit for a TV as claimed in claim 6, wherein the vertical integrator circuit separates horizontal and vertical synchronization pulses in a TV system.

8 第1T1及び第2T2の電流源から交互に充電及
び放電される容量性回路網92,96を備える型
(type)の積分器回路の時定数を調整する回路で
あつて、前記積分器回路は、発振器の回路ノード
76で基準電流IRを設定する発振器回路に連結し
て使用され、 入力(108のコレクタ、ベース)を基準電流
が流れる発振器回路のノード76に結合させ、出
力(110のコレクタ)で前記基準電流の代表電
流を発生する第1電流ミラー回路108,110
と、 前記積分器の前記第1T1及び第2T2の電流源と
前記第1電流ミラー回路の前記出力とに結合さ
れ、前記積分器回路の時定数を設定するように、
前記積分器から前記基準電流の前記代表電流を引
き出す第2電流ミラー回路118,120からな
るTV用垂直積分器回路の時定数調整回路。
8. A circuit for adjusting the time constant of an integrator circuit of the type comprising capacitive networks 92, 96 alternately charged and discharged from a first T1 and a second T2 current source, said integrator The circuit is used in conjunction with an oscillator circuit that sets a reference current I a first current mirror circuit 108, 110 that generates a representative current of the reference current at the collector of the reference current;
and coupled to the first T 1 and second T 2 current sources of the integrator and the output of the first current mirror circuit to set a time constant of the integrator circuit;
A time constant adjustment circuit for a vertical integrator circuit for TV, comprising second current mirror circuits 118 and 120 that draw out the representative current of the reference current from the integrator.

発明の背景 本発明は、一般的にはテレビジヨン装置(TV
システム)に関するものであり、更に詳しく云う
と接続された水平発振器を調整(トリム、trim)
するのに用いられる電流又はその電流の一部をそ
こから引き出すことによつて正確に定義される特
性を有するTV用垂直積分器回路とその時定数調
整回路に関する。
BACKGROUND OF THE INVENTION The present invention generally relates to television equipment (TV
system), and more specifically, the adjustment (trim, trim) of the connected horizontal oscillator.
The present invention relates to a vertical integrator circuit for TVs and its time constant adjustment circuit, the characteristics of which are precisely defined by drawing the current, or a portion of that current, used to do so.

TVシステムにおける水平発振器は正確に調整
されなければならないことは周知である。例えば
“水平発振器”と題して1980年12月29日に出願さ
れ本発明の譲受人に譲渡されており、その開示内
容がここに参考のために述べられている米国特許
第4374366号明細書に記述されている水平発振器
においては、容量性ひろがり(分散、capacitive
spread)は発振器が外部抵抗回路網によつてト
リム(調整)されると補償され、この抵抗回路網
は正確な基準電流を設定する。接続された垂直積
分器の特性を更に調整せずに抵抗回路網によつて
設定された電流又はその電流の一部によつて正確
に定義できるならばそれは望ましいことである。
It is well known that horizontal oscillators in TV systems must be precisely calibrated. See, for example, U.S. Pat. In the horizontal oscillator described, capacitive spreading (dispersion, capacitive
The spread is compensated when the oscillator is trimmed by an external resistor network, which sets an accurate reference current. It would be desirable if the characteristics of the connected vertical integrators could be precisely defined by the current or part of that current set by the resistor network without further adjustment.

発明の要約 本発明の目的はTVシステムに用いるため改良
されたTV用垂直積分器回路とその時定数調整回
路を提供することである。
SUMMARY OF THE INVENTION It is an object of the present invention to provide an improved TV vertical integrator circuit and its time constant adjustment circuit for use in a TV system.

本発明のもう1つの目的は、接続された水平発
振器における基準電流調整の手段によつてTV用
垂直積分器回路の時定数調整回路を提供すること
である。
Another object of the invention is to provide a time constant adjustment circuit for a vertical integrator circuit for TV by means of reference current adjustment in a connected horizontal oscillator.

本発明の更にもう1つの目的は、1回の調整だ
けでTV水平発振器とそれに接続された垂直積分
器の両方の容量性ひろがり(分散)を補正する、
TV用垂直積分器回路とその時定数調整回路を提
供することである。
Yet another object of the invention is to compensate for the capacitive spread (dispersion) of both the TV horizontal oscillator and the vertical integrator connected to it with only one adjustment.
The present invention provides a vertical integrator circuit for TV and its time constant adjustment circuit.

本発明の広い局面により、容量性回路網が交互
に充電および放電され、そのノードにおいて設定
された基準電流によつてトリム(調整)される発
振器回路とともに用いられる種類の改良された垂
直積分器回路が提供されており、この改良された
垂直積分器回路は前記発振器と前記積分器との間
に結合された電流ミラー手段を含み、前記基準電
流を表わす電流を前記積分器から引き出し、前記
容量性回路網の時定数を設定する。
In accordance with a broad aspect of the invention, an improved vertical integrator circuit of the type used with an oscillator circuit in which a capacitive network is alternately charged and discharged and trimmed by a reference current set at its nodes. is provided, the improved vertical integrator circuit including current mirror means coupled between said oscillator and said integrator to draw a current representative of said reference current from said integrator and to draw a current from said capacitive Set the time constant of the network.

本発明のもう1つの局面によると、交互に充電
および放電され、そのノードにおいて設定された
基準電流によりトリム(調整)される発振器回路
とともに用いられる種類の積分器回路の時定数を
セツト(調整)する回路が提供されており、この
調整回路は前記基準電流を表わす電流信号を発生
させることと、前記積分器から前記電流信号を引
き出して前記時定数をセツト(設定)することを
含む。
According to another aspect of the invention, the time constant of an integrator circuit of the type used with an oscillator circuit that is alternately charged and discharged and trimmed by a reference current set at its node is set. A circuit is provided, the adjustment circuit including generating a current signal representative of the reference current and extracting the current signal from the integrator to set the time constant.

本発明の構成は下記に示す通りである。即ち、
本発明は容量性回路網92,96を交互に充電及
び放電する第1T1及び第2T2の電流源を備える垂
直積分器回路において、基準電流IRが設定される
内部回路ノード76を有する発振器と連結して容
量性回路網の時定数を設定することを特徴とし、 前記回路ノード76と第1及び第2の電流源
T1,T2との間に結合され、発振器において設定
された基準電流IRに相当し、電流ミラー回路手段
108,110,116,118,120を介し
て流れる基準電流を引きだす前記電流ミラー回路
手段によつて特徴づけられるTV用垂直積分器回
路としての構成を有するものであり、或いはま
た、 前記垂直積分器回路は、 キヤパシタと、 前記キヤパシタを放電させる第1の電流源と、 前記コンデンサを充電させる第2の電流源と、 少なくとも第1、第2の電流経路を、前記第1
および第2の電流源にそれぞれ結合させる、第1
の電流ミラー回路とを含むTV用垂直積分器回路
としての構成を有するものであり、或いはまた、 前記発振器は、前記発振器の出力とそこに発生
した基準電圧との間に結合されたキヤパシタを備
えるTV用垂直積分器回路としての構成を有する
ものであり、或いはまた、 前記電流ミラー手段は、 前記ノードと前記キヤパシタに結合された第2
の電流ミラー回路と、及び 前記第2の電流ミラー回路と前記第1および第
2の電流源との間に結合され、前記基準電流を表
わす電流を前記第2の電流ミラー回路から受信す
る第3の電流ミラー回路とを含むTV用垂直積分
器としての構成を有するものであり、或いはま
た、 前記第2の電流ミラー回路は、 第1の抵抗と、 第2の抵抗と、 ベース及びコレクタ端子を前記キヤパシタに結
合させ、エミツタ端子を前記第1の抵抗を介して
前記ノードに結合させる第1のトランジスタと、 ベースを前記キヤパシタに結合させ、エミツタ
を前記第2の抵抗を介して前記ノードに結合さ
せ、及びコレクタを前記第3の電流ミラー回路に
結合させる第2のトランジスタとを含むTV用垂
直積分器回路としての構成を有するものであり、
或いはまた、 前記発振器はTVシステムの水平発振器である
TV用垂直積分器回路としての構成を有するもの
であり、或いはまた、 前記垂直積分器回路はTVシステムにおける水
平および垂直同期パルスを分離するTV用垂直積
分器回路としての構成を有するものであり、或い
はまた、 本発明は、第1T1及び第2T2の電流源から交互
に充電及び放電される容量性回路網92,96を
備える型(type)の積分器回路の時定数を調整す
る回路であつて、前記積分器回路は、発振器の回
路ノード76で基準電流IRを設定する発振器回路
に連結して使用され、 入力(108のコレクタ、ベース)を基準電流
が流れる発振器回路のノード76に結合させ、出
力(101のコレクタ)で前記基準電流の代表電
流を発生する第1電流ミラー回路108,110
と、 前記積分器の前記第1T1及び第2T2の電流源と
前記第1電流ミラー回路の前記出力とに結合さ
れ、前記積分器回路の時定数を設定するように、
前記積分器から前記基準電流の前記代表電流を引
き出す第2電流ミラー回路118,120からな
るTV用垂直積分器回路の時定数調整回路として
の構成を有するものである。
The structure of the present invention is as shown below. That is,
The present invention is directed to a vertical integrator circuit comprising a first T 1 and a second T 2 current source that alternately charges and discharges capacitive networks 92 , 96. The circuit node 76 and the first and second current sources are connected to each other to set a time constant of the capacitive circuit network.
T 1 , T 2 , said current mirror circuit draws a reference current corresponding to the reference current I R set in the oscillator and flowing through the current mirror circuit means 108, 110, 116, 118, 120. Alternatively, the vertical integrator circuit comprises: a capacitor; a first current source discharging the capacitor; and a first current source discharging the capacitor. a second current source for charging, and at least the first and second current paths connected to the first current source;
and a first current source coupled to a second current source, respectively.
a current mirror circuit; or, the oscillator includes a capacitor coupled between the output of the oscillator and a reference voltage generated therein. or, the current mirror means is configured as a vertical integrator circuit for a TV, or the current mirror means includes a second
and a third current mirror circuit coupled between the second current mirror circuit and the first and second current sources, the third current mirror circuit receiving a current representative of the reference current from the second current mirror circuit. or, the second current mirror circuit includes a first resistor, a second resistor, and base and collector terminals. a first transistor coupled to the capacitor and having an emitter terminal coupled to the node via the first resistor; a first transistor having a base coupled to the capacitor and an emitter coupled to the node via the second resistor; and a second transistor whose collector is coupled to the third current mirror circuit.
Alternatively, the oscillator is a horizontal oscillator of a TV system.
The vertical integrator circuit is configured as a TV vertical integrator circuit, or the vertical integrator circuit is configured as a TV vertical integrator circuit that separates horizontal and vertical synchronization pulses in a TV system. Alternatively, the invention provides a circuit for adjusting the time constant of an integrator circuit of the type comprising capacitive networks 92, 96 which are alternately charged and discharged from a first T1 and a second T2 current source. The integrator circuit is used in conjunction with an oscillator circuit that sets a reference current I R at the oscillator circuit node 76, and connects the input (collector, base of 108) to the oscillator circuit node 76 through which the reference current flows. a first current mirror circuit 108, 110 that is coupled to generate a representative current of the reference current at its output (collector of 101);
and coupled to the first T 1 and second T 2 current sources of the integrator and the output of the first current mirror circuit to set a time constant of the integrator circuit;
The present invention has a configuration as a time constant adjustment circuit for a vertical integrator circuit for TV, which is composed of second current mirror circuits 118 and 120 that draw out the representative current of the reference current from the integrator.

本発明の上記の、およびその他の目的、特徴お
よび利点は、添付の図面とともに下記の詳細な説
明により更に明確に理解されるであろう。
The above and other objects, features and advantages of the present invention will be more clearly understood from the following detailed description taken in conjunction with the accompanying drawings.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、周知の水平発振器の概略図である。
第2図は、周知の垂直積分器回路の概略図であ
る。第3図は、第1図の水平発振器を第2図の積
分器に結合させる回路を示す概略図であり、発振
器が調整されると、基準電流を生じ、その一部は
また積分器から引き出されて、それ以上調整を行
なわずにその時定数をセツト(設定)する。
FIG. 1 is a schematic diagram of a known horizontal oscillator.
FIG. 2 is a schematic diagram of a known vertical integrator circuit. FIG. 3 is a schematic diagram showing a circuit that couples the horizontal oscillator of FIG. 1 to the integrator of FIG. and set that time constant without further adjustment.

発明の概要 垂直同期パルスと水平同期パルスとを分離する
TV用積分器回路において、接続された水平発振
器を調整(トリム)するために使用される基準電
流の内の代表電流を積分器から引き出すことによ
つてTV用垂直積分器回路の時定数が設定され
る。カレントミラー(電流ミラー)回路は水平発
振器において代表信号を発生するとともに、積分
器において代表信号を引き出す両方の目的で使用
されている。
Summary of the invention Separating vertical and horizontal synchronizing pulses
In a TV integrator circuit, the time constant of the TV vertical integrator circuit is set by drawing from the integrator a representative current of the reference current used to trim the connected horizontal oscillator. be done. Current mirror circuits are used both to generate a representative signal in a horizontal oscillator and to derive a representative signal in an integrator.

好ましい実施例の説明 第1図は、本発明とともに用いられる水平発振
器の一例の概略図である。この発振器はノード1
2および14の間に結されたオンチツプ窒化物キ
ヤパシタ10を含む。この回路は抵抗16,1
8,20および22からなるバイアスチエイン、
ダイオード24とトランジスタ26からなるター
ンアラウンド回路、トランジスタ28および30
を含む第1比較器、トランジスタ32および34
を含む第2比較器、トランジスタ36および38
および抵抗40および42を含む電流源、トラン
ジスタ44,46および48および抵抗50およ
び52を含む基準増幅器、電流ミラートランジス
タ54および26、およびトランジスタ58,6
0および62および抵抗64,66,68,70
および72を含む下方の電流ミラー回路を含む。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a schematic diagram of one example of a horizontal oscillator for use with the present invention. This oscillator is node 1
includes an on-chip nitride capacitor 10 connected between 2 and 14. This circuit has a resistor of 16,1
a bias chain consisting of 8, 20 and 22;
Turnaround circuit consisting of diode 24 and transistor 26, transistors 28 and 30
a first comparator including transistors 32 and 34;
a second comparator including transistors 36 and 38;
and a current source including resistors 40 and 42, a reference amplifier including transistors 44, 46 and 48 and resistors 50 and 52, current mirror transistors 54 and 26, and transistors 58, 6
0 and 62 and resistance 64, 66, 68, 70
and a lower current mirror circuit including 72.

基準増幅器トランジスタ44は、ノード74に
おいてベース電極をバイアス電圧Vccに結合させ
ている。従つて、トランジスタ44および46が
完全に整合すると、零温度係数を有する正確な基
準電圧がノード76に発生する。次に正確な基準
電流IRが、(抵抗78によつて表わされる)外部
抵抗回路網によつて設定される。基準電流IRは発
振器の容量性ひろがり(分散)を補償するように
選択される。
Reference amplifier transistor 44 has its base electrode coupled to bias voltage Vcc at node 74. Therefore, when transistors 44 and 46 are perfectly matched, an accurate reference voltage with a zero temperature coefficient is developed at node 76. The correct reference current I R is then set by an external resistive network (represented by resistor 78). The reference current I R is selected to compensate for the capacitive spreading (dispersion) of the oscillator.

トランジスタ48のベースはトランジスタ44
のコレクタに結合されている。トランジスタ4
8,54および56はその各々のベースおよびエ
ミツタ電極が共通に結合されているので、それら
のコレクタ電極の各々において発生する電流はほ
ぼ等しい。下方の電流ミラー回路(トランジスタ
58,60および62)の利得に応じて、トラン
ジスタ58を導通する電流はトランジスタ56を
導通する電流よりも大きくもなり、小さくもな
る。もしトランジスタ58を導通する電流の方が
大きいと、電流がコンデンサ10から引き出され
て、出力信号ランプ(ramp)の下向き部分を生
じさせる。この状態は下方のミラー回路の利得が
高い場合に存在する。利得が減少すると、トラン
ジスタ58を流れる電流はトランジスタ56を流
れる電流より小さくなり、この差がコンデンサ1
0に流れ込んで出力ランプの上向き部分を生じさ
せる。最後に、抵抗82および84とともにトラ
ンジスタ80は窒化物キヤパシタ10に対する温
度補償を与える。コンデンサ86はトランジスタ
46のベースに結合された漏れコンデンサを表わ
す。
The base of transistor 48 is transistor 44
is coupled to the collector. transistor 4
Since 8, 54 and 56 have their respective base and emitter electrodes commonly coupled, the currents generated in each of their collector electrodes are approximately equal. Depending on the gain of the lower current mirror circuit (transistors 58, 60, and 62), the current conducting transistor 58 may be greater or less than the current conducting transistor 56. If the current conducting transistor 58 is greater, current will be drawn from capacitor 10 creating a downward portion of the output signal ramp. This condition exists when the lower mirror circuit has a high gain. As the gain decreases, the current flowing through transistor 58 becomes less than the current flowing through transistor 56, and this difference increases the current flowing through capacitor 1.
0 to create the upward portion of the output ramp. Finally, transistor 80 along with resistors 82 and 84 provide temperature compensation for nitride capacitor 10. Capacitor 86 represents a leakage capacitor coupled to the base of transistor 46.

第1図に示してある水平発振器の動作の十分な
説明については、上記に引用した米国特許第
4374366号明細書を参照されたい。ここではこの
発振器は基準電流IRを適当に選択することによつ
ててトリム(調整)されるということを述べるだ
けで十分である。
For a complete explanation of the operation of the horizontal oscillator shown in FIG.
See specification No. 4374366. Suffice it to say here that this oscillator is trimmed by appropriate selection of the reference current I R.

水平および垂直同期パルスを含むコンポジツト
信号(composite signal)から垂直同期パルスを
分離するための集積回路の一例が第2図に示され
ている。常時導通するPNPトランジスタT1のよ
うな第1電流源のエミツタは抵抗R1によつて導
体88Vccに結合されている。トランジスタT1
のベースはダイオードDによつて導体88に結合
されている。トランジスタT1のコレクタは導線
90に結合され、これは電流ミラー回路92への
第1電流経路を作つている。常時導通するPNP
トランジスタT2のような第2電流源のエミツタ
は抵抗R2によつて導体88に結合され、そのベ
ースはトランジスタT1のベースに結合されてい
る。トランジスタT2のコレクタは導線94に結
合され、これは電流ミラー回路92への第2電流
経路を作つている。トランジスタT2のエミツタ
は制限抵抗R3によつて積分されるべき信号を受
信するように適合されている。キヤパシタ96は
導線90および94の間に結合され、従つて第1
および第2電流源T1およびT2のコレクタ間に結
合されてい。電流ミラー回路92は導線90に結
合されたコレクタおよび接地のような基準電位に
結合されたエミツタを有するNPNトランジスタ
T3を含む。電流ミラー回路にはまた直列接続
NPNトランジスタT4およびT5も含まれており、
トランジスタT4のコレクタは導線94に結合さ
れ、そのエミツタはトランジスタT5のコレクタ
に結合され、トランジスタT5のエミツタは接地
されている。トランジスタT5のベースはトラン
ジスタT5のエミツタに結合され、またトランジ
スタT3のベースにも結合されている。トランジ
スタT4のベースは導線90に結合され、従つて、
トランジスタT3のコレクタに結合されている。
An example of an integrated circuit for separating a vertical sync pulse from a composite signal containing horizontal and vertical sync pulses is shown in FIG. The emitter of a first current source, such as a normally conducting PNP transistor T1 , is coupled to conductor 88Vcc by a resistor R1 . Transistor T 1
The base of is coupled to conductor 88 by diode D. The collector of transistor T 1 is coupled to conductor 90 , which creates a first current path to current mirror circuit 92 . PNP that is always conductive
The emitter of a second current source, such as transistor T2 , is coupled to conductor 88 by a resistor R2 , and its base is coupled to the base of transistor T1 . The collector of transistor T 2 is coupled to conductor 94 , which creates a second current path to current mirror circuit 92 . The emitter of transistor T2 is adapted to receive the signal to be integrated by limiting resistor R3 . A capacitor 96 is coupled between conductors 90 and 94 and thus
and coupled between the collectors of the second current sources T 1 and T 2 . Current mirror circuit 92 is an NPN transistor having a collector coupled to conductor 90 and an emitter coupled to a reference potential, such as ground.
Contains T3 . The current mirror circuit is also connected in series.
Also includes NPN transistors T 4 and T 5 ,
The collector of transistor T4 is coupled to conductor 94, its emitter is coupled to the collector of transistor T5 , and the emitter of transistor T5 is grounded. The base of transistor T5 is coupled to the emitter of transistor T5 and also to the base of transistor T3 . The base of transistor T4 is coupled to conductor 90, thus
Coupled to the collector of transistor T3 .

点Aにおける電位は、トランジスタT6および
T7を含む可変バイアススライサー増幅器(slicer
amplifier)に印加される。トランジスタT6はコ
レクタ88に結合されたコレクタ、点Aに結合さ
れたベース、および抵抗R7によつてピン98に
結合されたエミツタを有する。ピン98は集積回
路のパツドを構成してもよい。ピン98にはまた
分離した個別キヤパシタ100および個別抵抗
R9が結合されており、これらのキヤパシタと抵
抗は外部接続されていてもよい。キヤパシタ10
0と抵抗R9は接地とピン98の間に並列に接続
されている。トランジスタT7は、そのコレクタ
を負荷抵抗R6によつて導体88に結合させ、そ
のベースをトランジスタT6のエミツタに結合さ
れ、そのエミツタをピン98に結合させている。
トランジスタT6およびT7はダーリントン型増幅
器を構成し、トランジスタT6およびT7がトラン
ジスタT6のベースにおける正電圧により導通す
ると、キヤパシタ100は充電する。キヤパシタ
100の電荷はスライスレベルVSを与え、この
VSはトランジスタT6のベースの電圧の大きさと
トランジスタT6およびT7が非導通状態にある時
間とによつて決定される。抵抗R9およびキヤパ
シタ100の時定数は垂直パルス間の時に比べて
長いように調整されるべきである。従つて、キヤ
パシタ100の電荷は垂直同期パルス間でごく僅
かしか減少しない。キヤパシタ100の電荷によ
つて与えられる可変バイアスは点Aにおける電圧
の大きさによつて決定され、この電圧の大きさは
今度はTV受像機に達する信号の強さによつて決
定される。従つて、増幅器T6およびT7のスライ
スレベルVSは受信した信号の強さによつて決定
される。スライスレベルVSは強い信号に対する
垂直パルスの高さの中頃で発生してすぐれたイン
パルスノイズ性能を与えるはずであり、到来する
入力信号(incoming signal)が減少するにつれ
て垂直パルスチツプ(vertical pulse tip)の方
向に増大するはずである。
The potential at point A is the transistor T 6 and
Variable bias slicer amplifier (slicer
amplifier). Transistor T 6 has a collector coupled to collector 88, a base coupled to point A, and an emitter coupled to pin 98 by resistor R 7 . Pin 98 may constitute a pad of an integrated circuit. Pin 98 also has a separate individual capacitor 100 and a separate resistor.
R 9 is coupled and these capacitors and resistors may be externally connected. Capacitor 10
0 and resistor R 9 are connected in parallel between ground and pin 98. Transistor T 7 has its collector coupled to conductor 88 by load resistor R 6 , its base coupled to the emitter of transistor T 6 , and its emitter coupled to pin 98 .
Transistors T 6 and T 7 form a Darlington type amplifier, and when transistors T 6 and T 7 conduct due to the positive voltage at the base of transistor T 6 , capacitor 100 charges. The charge on capacitor 100 gives a slice level V S and this
V S is determined by the magnitude of the voltage at the base of transistor T 6 and the time that transistors T 6 and T 7 are non-conducting. The time constant of resistor R 9 and capacitor 100 should be adjusted to be long compared to the time between vertical pulses. Therefore, the charge on capacitor 100 decreases only slightly between vertical sync pulses. The variable bias provided by the charge on capacitor 100 is determined by the magnitude of the voltage at point A, which in turn is determined by the strength of the signal reaching the TV receiver. Therefore, the slice level V S of amplifiers T 6 and T 7 is determined by the strength of the received signal. The slice level V S should occur mid-height of the vertical pulse for strong signals to give excellent impulse noise performance, and the slice level V S should occur mid-height of the vertical pulse for strong signals, giving excellent impulse noise performance, and increase the vertical pulse tip as the incoming signal decreases. It should increase in the direction.

スライス増幅器の出力は反転増幅器トランジス
タT8のベースに印加され、このトランジスタT8
は、そのエミツタを導体88に結合させ、そのコ
レクタを直列接続した抵抗R4およびR5によつて
接地させている。分離された垂直同期パルスは出
力端子102において抵抗R4およびR5の接合点
に現われる。第2図に示してある積分器の動作の
詳しい説明については本発明の譲受人に譲渡され
その教示がここに参考のために述べてある。“垂
直シンクパルスを分離する積分器回路”と題する
1980年12月29日付出願の米国特許出願第220614号
(米国特許第4449146号)を参照されたい。
The output of the slice amplifier is applied to the base of the inverting amplifier transistor T 8 and this transistor T 8
has its emitter coupled to conductor 88 and its collector grounded through series connected resistors R 4 and R 5 . A separated vertical sync pulse appears at output terminal 102 at the junction of resistors R 4 and R 5 . A detailed description of the operation of the integrator shown in FIG. 2 is assigned to the assignee of the present invention, the teachings of which are incorporated herein by reference. Entitled “Integrator circuit to separate vertical sync pulses”
See US Patent Application No. 220,614, filed December 29, 1980 (US Pat. No. 4,449,146).

上述したように、垂直積分器の時定数をセツト
(調整)するためには、水平発振器に発生した同
じ基準電流IR又はその一部分を用いることが望ま
しい。このことは第1図のノード14および76
の間の接続を切り、積分器からIR又はその一部分
を引き出す電流ミラー回路をその間に配置するこ
とによつて達成できる。このことは第3図に示さ
れているように達成することができ、そこでは破
線ブロツク104はすでに説明した回路を部分的
に含む発振器の一部分を含み、破線ブロツク10
6はこれもまたすでに説明した回路を含む積分器
の一部分を含んでいる。第1図および第2図に関
連してすでに説明したブロツク104および10
6内の回路を示す理由は、既知の回路と、IRの適
当な選択によつて積分器時定数をセツトできるよ
うにする追加回路との間の正しい構造上の関係を
示すためである。
As mentioned above, it is desirable to use the same reference current I R generated in the horizontal oscillator, or a portion thereof, to set (adjust) the time constant of the vertical integrator. This applies to nodes 14 and 76 in FIG.
This can be achieved by cutting the connection between the integrator and placing a current mirror circuit therebetween which draws I R or a portion thereof from the integrator. This can be accomplished as shown in FIG. 3, where the dashed block 104 includes a portion of an oscillator, which partially includes the circuit previously described, and the dashed block 10
6 includes part of an integrator, which also includes the circuits already described. Blocks 104 and 10 previously described in connection with FIGS. 1 and 2
The reason for showing the circuit in 6 is to show the correct structural relationship between the known circuit and the additional circuit that allows the integrator time constant to be set by appropriate selection of I R .

第3図の発振器回路を参照すると、電流ミラー
回路はトランジスタ108および110を含む。
これら2つのトランジスタ108および110の
エミツタは、それぞれ抵抗112および114を
介してノード76に結合されている。トランジス
タ108のコレクタはトランジスタ108および
110のベース端子と同様にノード14に結合さ
れている。周知のように、トランジスタ108お
よび110又は抵抗112および114又はそれ
らの何らかの組合せを適当にスケールすることに
よつて、IRの所定の部分がトランジスタ110の
コレクタに流れるようにすることができる。勿論
トリミング電流としてIRに配慮しなければならな
いだけでなく、ミラー素子によつて必要とされる
追加電流に対する補償も行なわれなければならな
い。
Referring to the oscillator circuit of FIG. 3, the current mirror circuit includes transistors 108 and 110.
The emitters of these two transistors 108 and 110 are coupled to node 76 through resistors 112 and 114, respectively. The collector of transistor 108 is coupled to node 14, as are the base terminals of transistors 108 and 110. As is well known, by appropriately scaling transistors 108 and 110 or resistors 112 and 114, or some combination thereof, a predetermined portion of I R can be caused to flow to the collector of transistor 110. Of course, not only must I R be considered as a trimming current, but compensation must also be made for the additional current required by the mirror element.

垂直積分器回路の一部分を示すブロツク106
を参照すると、第2図に示されていたダイオード
Dは取り除かれており、その代わりに抵抗116
およびPNPトランジスタ118および120を
含むベータ補償電流ミラー回路が用いられてい
る。トランジスタ120のコレクタは接地され、
そのエミツタはトランジスタT1および118の
ベースに結合されている。トランジスタ118の
エミツタは抵抗116を介して導体88(Vcc)
に結合されている。回路を完成させるために、発
振器内のトランジスタ110のコレクタはトラン
ジスタ118のコレクタに結合され、また積分器
内のトランジスタ120のベースに結合されてい
る。この方法により、トランジスタT1およびT2
(第2図参照)のコレクタに流れる電流を制御す
ることができ、発振器内でIRを一回調整するだけ
でセツトできる。この技術は垂直パルスについて
高度のタイミングの精度が要求されるTVシステ
ム、例えばテレテキスト(Teletext)および
VIRSに特に応用できる。
Block 106 showing a portion of the vertical integrator circuit
2, the diode D shown in FIG. 2 has been removed and is replaced by a resistor 116.
A beta compensated current mirror circuit including PNP transistors 118 and 120 is used. The collector of transistor 120 is grounded,
Its emitter is coupled to the bases of transistors T1 and 118. The emitter of transistor 118 is connected to conductor 88 (Vcc) through resistor 116.
is combined with To complete the circuit, the collector of transistor 110 in the oscillator is coupled to the collector of transistor 118 and to the base of transistor 120 in the integrator. With this method, transistors T 1 and T 2
It is possible to control the current flowing to the collector of the oscillator (see Figure 2), and it can be set with a single adjustment of I R in the oscillator. This technology can be used in TV systems where a high degree of timing accuracy for vertical pulses is required, such as Teletext and
Particularly applicable to VIRS.

上記の説明は一例として述べたにすぎない。当
業者は本発明の範囲を逸脱することなしに形態お
よび細部の変更を行うことができる。
The above description is given by way of example only. Those skilled in the art may make changes in form and detail without departing from the scope of the invention.

JP50347583A 1982-11-19 1983-09-30 Vertical integrator circuit for TV and its time constant adjustment circuit Granted JPS59502050A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US442938 1982-11-19
PCT/US1983/001537 WO1984002241A1 (en) 1982-11-19 1983-09-30 T.v. integrator circuit and horizontal oscillator

Publications (2)

Publication Number Publication Date
JPS59502050A JPS59502050A (en) 1984-12-06
JPH0444869B2 true JPH0444869B2 (en) 1992-07-23

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