JPH044465A - System for controlling access to memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段
作用
実施例
発明の効果
〔概要〕
少なくとも、スカラ命令を処理するスヵラユニッＩ〜（
ＳＵ）と、ベクトル命令を処理するヘクトルユニッ）
（ＶＵ）と、主記憶装置（肝肋とがらなり、該スカラユ
ニット（ＳＵ）と、ベクトルユニット（ＶＵ）ととが、
同一のメモリバスを使用して、主記憶装置（ＭＥＭ）に
アクセスし、上記スカラユニット（ＳＵ）ではバイトマ
ーク（ＢＴＭ）■にょって、スヵラデータの有効性を指
示し、上記ベクトルユニット （ＶＵ）ではストアマー
ク（ＳＴＭ）■にょって、ベクトルデータの有効性を指
示し、上記ハイドマーク（ＢＴＭ）■の有効性と、スト
アマーク（ＳＴＭ）■の有効性を、それぞれ、スカラユ
ニット選択信号（ＳＵ−３ＥＬ）■と。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Prior Art and Problems to be Solved by the Invention Means for Solving the Problems Action Examples Effects of the Invention [Summary] At least processing scalar instructions Scalar unit I ~ (
SU) and the hector unit that processes vector instructions.
(VU), the main memory (liver rib), the scalar unit (SU), and the vector unit (VU),
The same memory bus is used to access the main memory (MEM), and the scalar unit (SU) indicates the validity of scalar data by the byte mark (BTM), and the vector unit (VU) Then, the store mark (STM) ■ indicates the validity of the vector data, and the validity of the hide mark (BTM) ■ and the store mark (STM) ■ are determined by the scalar unit selection signal ( SU-3EL) ■.
ベクトルユニット選択信号（ＶＵ−５ＥＬ）■とで行い
、上記メモリハスを選択的に使用して、主記憶装置（Ｍ
ＥＭ）にメモリアクセスを行う計算機システムにおける
メモリアクセス制御方式に関し、一つのメモリアクセス
の選択制御を単純化し、ハードウェア量の削減と、高集
積化時の信号ピンを削減することを目的とし、
上記ベクトルユニット（ＶＵ）内でエラーが生じたこと
を示す信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■で、上記
スカラユニット選択信号（ＳＵ−３ＥＬ）■、又は、ベ
クトルユニット選択信号（ＶＵ−５ＥＬ）■を、選択的
に有効化するように構成する。又、該ベクトルユニット
（ＶＵ）内でエラーが生じたことを示す信号（ＶＵ−Ｅ
ＲＲＯＲ−５ＴＯＰ）■で、上記スカラデータ、又は、
ベクトルデータを選択的に有効化するように構成する。Vector unit selection signal (VU-5EL)
Regarding the memory access control method in a computer system that performs memory access (EM), the purpose of the above is to simplify the selection control of one memory access, reduce the amount of hardware, and reduce the number of signal pins when increasing integration. The above scalar unit selection signal (SU-3EL) or vector unit selection signal (VU-5EL) is activated by the signal (VU-ERROR-3TOP) which indicates that an error has occurred in the vector unit (VU). , configure it to be selectively enabled. In addition, a signal (VU-E) indicating that an error has occurred within the vector unit (VU) is transmitted.
RROR-5TOP) ■, the above scalar data, or
Configure to selectively enable vector data.
本発明は、少なくとも、スカラ命令を処理するスカラユ
ニット（ＳＵ）と、ベクトル命令を処理するベクトルユ
ニッＩ−（ＶＵ）と、主記憶装置（１旧 とからなり、
該スカラユニット（ＳＵ）と、ベクトルユニット（ＶＵ
）ととが、同一のメモリバスを使用して、主記憶装置（
ＭＥＭ）にアクセスし、上記スカラユニット（ＳＵ）で
はハイドマーク（ＢＴＭ）■によって、スカラデータの
有効性を指示し、上記ベクトルユニット（ＶＵ）ではス
トアマーク（ＳＴＭ）■によって、ベクトルデータの有
効性を指示し、上記バイトマーク（ＢＴＭ）■の有効性
と、ストアマーク（ＳＴＭ）■の有効性を、それぞれ、
スカラユニット選択信号（ＳＵ−３ＥＬ）■と、ベクト
ルユニット選択信号（ＶＵ−３ＥＬ）■とで行い、上記
メモリバスを選択的に使用して、主記憶装置（ＭＥＭ）
にメモリアクセスを行う計算機システムにおけるメモリ
アクセス制御方式に関する。The present invention comprises at least a scalar unit (SU) that processes scalar instructions, a vector unit I-(VU) that processes vector instructions, and a main storage device (1).
The scalar unit (SU) and the vector unit (VU
) and use the same memory bus to store main memory (
MEM), the scalar unit (SU) indicates the validity of the scalar data using the hide mark (BTM), and the vector unit (VU) indicates the validity of the vector data using the store mark (STM). Instruct the validity of the bite mark (BTM) and the store mark (STM), respectively.
A scalar unit selection signal (SU-3EL) ■ and a vector unit selection signal (VU-3EL) ■ are used to selectively use the above memory bus to store the main memory (MEM).
This invention relates to a memory access control method in a computer system that performs memory access.
ベクトル演算を高速に処理するスーパーコンピュータで
は、スカラユニット（ＳＯ）と呼ばれる中央処理装置と
、ベクトルユニット（Ｖｌｌ）と呼ばれるベクトル処理
装置とで構成され、該スカラユニット（ＳＯ）は通常の
計算処理を実行しながら、ベクトル演算用の専用命令を
読み出すと、ヘクトルユニッ） （ＶＵ）に転送し、ベ
クトルユニット（ＶＵ）で処理させる。A supercomputer that processes vector operations at high speed is composed of a central processing unit called a scalar unit (SO) and a vector processing unit called a vector unit (Vll), and the scalar unit (SO) performs normal calculation processing. During execution, when a dedicated instruction for vector operations is read out, it is transferred to the vector unit (VU) and processed by the vector unit (VU).
このような形態のスーパーコンピュータでは、スカラユ
ニット（ＳＵ）と、ベクトルユニット（ＶＵ）とが独立
に動作するため、主記憶装置（ＭＳＵ）では、例えば、
スカラユニット（ＳＵ）からの入力ポートと、ベクトル
ユニット（ＶＵ）からの入力ポートとを備え、記憶素子
もマルチアクセスを可能とするものであり、該マルチア
クセスに起因して、メモリアクセス速度が、通常のシン
グルアクセス形式の記憶素子に比較して、どうしても低
下するという問題と。In this type of supercomputer, the scalar unit (SU) and vector unit (VU) operate independently, so in the main storage unit (MSU), for example,
It is equipped with an input port from a scalar unit (SU) and an input port from a vector unit (VU), and the memory element also enables multiple access, and due to the multiple access, the memory access speed increases. The problem is that the performance is inevitably lower than that of normal single-access storage elements.
データバスの本数が、スカラユニット（ＳＵ）用と。The number of data buses is for scalar unit (SU).
ベクトルユニット（Ｖｔｌ）用というように、増加する
という問題があった。There has been a problem that the number of units increases, such as for vector units (Vtl).
然しなから、最近の該スーパーコンピュータに対する高
速化要求に伴い、スカラユニット（ＳＵ） ／ベクトル
ユニット（ＶＵ）からのメモリアクセスを１つのメモリ
バスを介して接続し、いずれか一方のアクセスを優先さ
せるように制御することで、主記憶装置（ＭＳＵ）に対
して高速アクセスができ、デ−タバスの本数を減少させ
る方式が用いられるようになっている。However, with the recent demand for higher speeds for supercomputers, memory accesses from the scalar unit (SU)/vector unit (VU) are connected via one memory bus, and access to either one is prioritized. By controlling in this manner, high-speed access to the main storage unit (MSU) is possible, and a system is being used that reduces the number of data buses.
一方、最近の論理回路の高集積化動向から、データ処理
に必須な回路以外はできる限り削減し、制御を単純化し
て、ハードウェア量を削減し、信号ピンを少なくするこ
とが要求される。On the other hand, with the recent trend toward higher integration of logic circuits, it is required to reduce circuits other than those essential for data processing as much as possible, simplify control, reduce the amount of hardware, and reduce the number of signal pins.
従って、上記のような、スカラユニット（ＳＵ）／ベク
トルユニット（ＶＵ）からのメモリアクセスを１つのメ
モリバスを介して接続し、いずれか一方のアクセスを優
先させるように制御する構成では、選択回路を必要とす
るが、該選択回路は、データ処理に直接関与しないもの
であることから、該選択論理を単純化して、ハードウェ
ア量の削減と、信号ピンを少なくすることができる選択
方式が必要とされる。Therefore, in the above-mentioned configuration in which memory accesses from a scalar unit (SU)/vector unit (VU) are connected via one memory bus and control is performed so that access to either one is given priority, the selection circuit However, since the selection circuit is not directly involved in data processing, there is a need for a selection method that can simplify the selection logic, reduce the amount of hardware, and reduce the number of signal pins. It is said that
〔従来の技術と発明が解決しようとする課題〕第２図は
従来のメモリアクセス制御方式を説明する図であり、（
ａ）はスーパーコンピュータの全体構成の例を示し、（
ｂ）はスカラユニット（ＳＵ） ／ベクトルユニット（
ＶＵ）からのメモリアクセスを選択する回路の例を示し
ている。[Prior art and problems to be solved by the invention] FIG. 2 is a diagram explaining a conventional memory access control method.
a) shows an example of the overall configuration of a supercomputer, and (
b) is a scalar unit (SU)/vector unit (
An example of a circuit for selecting memory access from VU) is shown.
前述のように、最近のスーパーコンピュータにおいては
、第２図（ａ）に示したように、スカラ命令を処理する
スカラユニット（ＳＵ） １と、ベクトル命令を処理す
るベクトルユニット（ＶＵ） ２とが、同一のメモリバ
ス４を使用して主記憶装置（ＭＥＭ） ３に接続され、
いずれか、一方のユニットを選択回路（ＳＥＬ−１，２
） ４０．４１で選択することで、該メモリハス４を介
して、主記憶装置（ＭＥＭ） ３に高速アクセスができ
るように構成されている。As mentioned above, recent supercomputers have a scalar unit (SU) 1 that processes scalar instructions and a vector unit (VU) 2 that processes vector instructions, as shown in FIG. 2(a). , connected to a main memory device (MEM) 3 using the same memory bus 4;
Either one of the units is selected by the circuit (SEL-1, SEL-2
) 40. By selecting 41, the main memory device (MEM) 3 can be accessed at high speed via the memory hash 4.
先ず、選択回路（ＳＥＬ−１） ４０では、スカラユニ
ッ１−（ＳＵ）１から送られてくるバイトマーク（ＢＴ
Ｍ）■。First, the selection circuit (SEL-1) 40 selects the byte mark (BT) sent from the SCARA unit 1-(SU)1.
M)■.
スカラデータ、及び、ベクトルユニット（ＶＵ） ２か
ら送られてくるストアマーク（ＳＴＭ）■、ベクトルデ
ータ（具体的には、同時に処理されるエレメント対応で
あるが、ここでは、本発明に直接関係しないので、該エ
レメントの概念は省略しである）を、主記憶装置（ＭＥ
Ｍ） ３の、例えば、バンク対応に選択し、選択回路（
ＳＥＬ−２） ４１では、それぞれ、例えば、スカラユ
ニット（Ｓｌｌ） １から送られてくるスカラユニット
選択信号（ＳＵ−ＳＥＬ）■ａ、又は、ベクトルユニッ
ト（ＶＵ） ２から送られてくるベクトルユニット選択
信号（ＶＵ−３ＥＬ）■ａによって、上記バイトマーク
（ＢＴＭ）■、スカラデータ、又は、ストアマーク（Ｓ
ＴＭ）■、ベクトルデークが有効であるかいなかを判断
し、バイトマーク（ＢＴＭ）■、スカラデータ、又は、
ストアマーク（ＳＴＭ）■、ベクトルデータの何れかを
選択し、メモリハス４を介して、主記憶装置（ＭＥＭ）
３に送出し、該主記憶装置（ＭＥＭ） ３で、該送ら
れてきたハイドマーク（ＢＴＭ）■と、スカラデータ、
又は、ストアマーク（ＳＴＭ）■と、ベクトルデータを
処理していた。Scalar data, store mark (STM) sent from vector unit (VU) 2, vector data (specifically, corresponds to elements that are processed simultaneously, but this is not directly related to the present invention) Therefore, the concept of the element is omitted) from the main memory (ME).
M) 3, for example, select corresponding to the bank and select the selection circuit (
SEL-2) 41, for example, the scalar unit selection signal (SU-SEL) ■a sent from the scalar unit (Sll) 1, or the vector unit selection signal sent from the vector unit (VU) 2. By signal (VU-3EL) ■a, the above-mentioned byte mark (BTM) ■, scalar data, or store mark (S
TM) ■, determine whether the vector data is valid or not, and write the byte mark (BTM) ■, scalar data, or
Select either store mark (STM) or vector data and transfer it to the main memory (MEM) via memory hash 4.
3, the main memory (MEM) 3 sends the sent hide mark (BTM) and the scalar data,
Alternatively, store mark (STM) ■ and vector data were processed.
上記選択回路（ＳＥＬ−２） ４１の具体例を示したも
のが（ｂ）図である。但し、説明の便宜上、バイトマー
ク（ＢＴＭ）■、ストアマーク（ＳＴＭ）■の選択回路
を例にしているが、スカラデータ、ベクトルデータの選
択についても、基本的には同じである。A specific example of the selection circuit (SEL-2) 41 is shown in FIG. However, for convenience of explanation, selection circuits for byte mark (BTM) (2) and store mark (STM) (2) are taken as examples, but selection of scalar data and vector data is basically the same.
論理積回路４１０は、上記スカラユニット選択信号（Ｓ
Ｏ−３ＥＬ）■ａによって、バイトマーク（ＢＴＭ）■
を選択し、論理積回路４１１では、上記スカラユニット
選択信号（ＳＵ−ＳＥＬ）■ａが“０゛で、ベクトルユ
ニット選択信号（ＶＵ−３ＥＬ）■ａが１゛のとき、ス
トアマーク（ＳＴＭ）■を選択する。The AND circuit 410 receives the scalar unit selection signal (S
O-3EL) ■ By a, bite mark (BTM) ■
is selected, and the AND circuit 411 selects a store mark (STM) when the scalar unit selection signal (SU-SEL) ■a is "0" and the vector unit selection signal (VU-3EL) ■a is 1. ■Select.
この従来方式において１、ベクトルデータ） （ＶＵ）
２側でエラーが生じた場合には、該エラーの発生した時
の状態を保持するために、例えば、ベクトルユニット・
エラー・ストップ信号（ＶＵ−ＥＲＲＯＲ−５ＴＯＰ）
■によって、該ベクトルユニット（ＶＵ） ２に入る全
てのクロックを停止すると共に、本選択回路（ＳＥＬ−
２） ４１にも入力され、上記ストアマーク（ＳＴＭ）
■、ベクトルユニット選択信号（ＶＵ−３ＥＬ）■ａを
保持するラッチ４１２，４１３に入るクロックをも停止
する。In this conventional method, 1, vector data) (VU)
If an error occurs on the second side, for example, the vector unit
Error stop signal (VU-ERROR-5TOP)
(2) stops all the clocks entering the vector unit (VU) 2, and also stops the main selection circuit (SEL-
2) Also entered in 41, the above store mark (STM)
(2) Vector unit selection signal (VU-3EL) (2) The clocks entering the latches 412 and 413 that hold a are also stopped.
従って、該ストアマーク（ＳＴＭ）■、ベクトルユニッ
ト選択信号（ＶＵ−３ＥＬ）■ａが有効である状態を保
持して停止する場合が生じる。Therefore, there may be a case where the store mark (STM) ① and vector unit selection signal (VU-3EL) ②a remain valid and stop.
そうすると、論理積回路４１１は該ストアマーク（ＳＴ
Ｍ）■、ベクトルユニット選択信号（ＶＵ−５ＥＬ）■
ａによって常時付勢されているので、若し、上記スカラ
ユニット選択信号（ＳＵ−３ＥＬ）■ａがないと、該論
理積回路４１１から常時、ベクトルデータが出力されて
いる状態にあることから、スカラユニット（ＳＵ）１か
らスカラデータを主記憶装置（ＭＥＭ） ３に転送する
場合、該スカラユニット（ＳＵ） １からの正しいスカ
ラデータが転送されないという問題が生じる。Then, the AND circuit 411 outputs the store mark (ST
M)■, Vector unit selection signal (VU-5EL)■
Since it is always energized by a, if the scalar unit selection signal (SU-3EL) a is not present, vector data will always be output from the AND circuit 411. When transferring scalar data from the scalar unit (SU) 1 to the main memory (MEM) 3, a problem arises in that the correct scalar data from the scalar unit (SU) 1 is not transferred.
そこで、従来方式においては、第２図（ａ）に示したよ
うに、スカラユニット（ＳＯ） １で、上記スカラユニ
ット選択信号（ＳＵ−３ＥＬ）■ａを生成する為の制御
回路１１を設け、該制御回路１１で生成されたスカラユ
ニット選択信号（ＳＬＩ−５ＥＬ）■ａを選択回路（Ｓ
ＥＬ−２） ４１に出力する必要があり、スカラユニッ
）（ＳＯ）１に、上記制御回路１１の為のハードウェア
、更に、該選択回路（ＳＥ［；−２） ４１側に、該ス
カラユニット選択信号（ＳＵ−５ＥＬ）■ａを入力する
のに必要な入力ピンを増加（実際には、前述のような、
同時に処理されるエレメント数に対応して入力ピン数が
必要となる）させ、該スカラユニット（ＳＵ）１側、及
び、該選択回路（ＳＥＬ−２） ４１側での高集積化を
困難にするという問題があった。Therefore, in the conventional system, as shown in FIG. 2(a), the scalar unit (SO) 1 is provided with a control circuit 11 for generating the scalar unit selection signal (SU-3EL) a. The scalar unit selection signal (SLI-5EL) a generated by the control circuit 11 is sent to the selection circuit (S
EL-2) It is necessary to output to 41, and the SCARA unit (SO) 1 has the hardware for the control circuit 11, and the selection circuit (SE[;-2) 41 side has the SCARA unit selection. Signal (SU-5EL) ■Increase the input pins required to input a (actually, increase the number of input pins required to input a).
(The number of input pins is required corresponding to the number of elements processed simultaneously), making it difficult to achieve high integration on the SCARA unit (SU) 1 side and the selection circuit (SEL-2) 41 side. There was a problem.
本発明は上記従来の欠点に鑑み、少なくとも、スカラ命
令を処理するスカラユニット（ＳＵ）と、ベクトル命令
を処理するベクトルユニット（ＶＵ）と。In view of the above conventional drawbacks, the present invention provides at least a scalar unit (SU) that processes scalar instructions and a vector unit (VU) that processes vector instructions.
主記憶装置（ＭＥＭ）とからなり、該スカラユニット（
ＳＵ）と、ベクトルユニット（ＶＵ）ととが、同一のメ
モリバスを使用して、主記憶装置（ＭＥＭ）にアクセス
し、上記スカラユニット（ＳＵ）ではバイトマーク（Ｂ
ＴＭ）■によって、スカラデータの有効性を指示し、上
記ベクトルユニット（ＶＵ）ではストアマーク（ＳＴＭ
）■によって、ベクトルデータの有効性を指示し、上記
バイトマーク（ＢＴＭ）■の有効性と、ストアマーク（
ＳＴＭ）■の有効性を、それぞれ、スカラユニット選択
信号（ＳＵ−３ＥＬ）■と、ベクトルユニット選択信号
（ＶＵ−３ＥＬ）■とで行い、上記メモリバスを選択的
に使用して、主記憶装置（ＭＥ？１）にメモリアクセス
を行う計算機システムにおいて、スカラユニッ） （Ｓ
Ｕ）側での主記憶装置（ＭＥＭ）の選択制御の単純化と
、ハードウェア量、入力ピン数の削減を図ることができ
るメモリアクセス制御方式を提供することを目的とする
ものである。It consists of a main memory (MEM) and the scalar unit (
The scalar unit (SU) and the vector unit (VU) use the same memory bus to access the main memory (MEM), and the scalar unit (SU) uses the byte mark (B
TM)■ indicates the validity of the scalar data, and the vector unit (VU) above specifies the store mark (STM).
)■ indicates the validity of the vector data, and the validity of the above-mentioned byte mark (BTM)■ and the store mark (
The validity of STM) is determined by the scalar unit selection signal (SU-3EL) and the vector unit selection signal (VU-3EL), respectively, and the memory bus is selectively used to store the main memory. In a computer system that performs memory access to (ME?1), the scalar unit) (S
It is an object of the present invention to provide a memory access control method that can simplify main memory (MEM) selection control on the U) side and reduce the amount of hardware and number of input pins.
上記の問題点は下記の如くに構成したメモリアクセス制
御方式によって解決される。The above problems are solved by a memory access control method configured as follows.
（１）少なくとも、スカラ命令を処理するスカラユニッ
ト（ＳＵ）と、ベクトル命令を処理するベクトルユニッ
ト（ＶＵ）と、主記憶装置（ＭＥＭ） とからなり、該
スカラユニット（ＳＵ）と、ベクトルユニット（ＶＵ）
ととが、同一のメモリバスを使用して、主記憶装置（Ｍ
肛）にアクセスし、
上記スカラユニット（ＳＵ）ではバイトマーク（ＢＴＭ
）■によって、スカラデータの有効性を指示し、上記ベ
クトルユニット（ＶＵ）ではストアマーク（ＳＴＭ）■
によって、ベクトルデータの有効性を指示し、上記バイ
トマーク（ＢＴＭ）■の有効性と、ストアマーク（ＳＴ
Ｍ）■の有効性を、それぞれ、スカラユ〈
ニット選択信号（ＳＵ−５ＥＬ）■と、ベクトルユニッ
ト選択信号（ＶＵ−３ＥＬ）■とで行い、上記メモリバ
スを選択的に使用して、メモリアクセスを行う計算機−
１３＝
システムにおいて、
上記ベクトルユニット（ＶＵ）内でエラーが生じたこと
を示す信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■で、上記
スカラユニット選択信号（ＳＵ−３ＥＬ）■、又は、ベ
クトルユニット選択信号（ＶＵ−５ＥＬ）■を選択的に
有効化するように構成する。(1) Consisting of at least a scalar unit (SU) that processes scalar instructions, a vector unit (VU) that processes vector instructions, and a main memory (MEM), the scalar unit (SU) and the vector unit ( VU)
and main memory (M) using the same memory bus.
access the bite mark (BTM) in the SCARA unit (SU) above.
)■ indicates the validity of the scalar data, and in the vector unit (VU) above, the store mark (STM)■
indicates the validity of the vector data, and indicates the validity of the above-mentioned byte mark (BTM) and the store mark (ST).
M) The effectiveness of ■ is checked using the SCARU unit selection signal (SU-5EL) and the vector unit selection signal (VU-3EL), respectively, and the memory bus is selectively used to perform memory access. A computer that performs
13 = In the system, the signal (VU-ERROR-3TOP) indicating that an error has occurred in the vector unit (VU) indicates that the scalar unit selection signal (SU-3EL) or the vector unit selection signal ( VU-5EL)■ is configured to be selectively enabled.
（２）上記計算機システムにおいて、
上記ベクトルユニット（ＶＵ）内でエラーが生じたこと
を示す信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■で、スカ
ラデータ、又は、ベクトルデータを選択的に有効化する
ように構成する。(2) In the above computer system, scalar data or vector data is selectively enabled by a signal (VU-ERROR-3TOP) indicating that an error has occurred in the vector unit (VU). Configure.
即ち、本発明によれば、少なくとも、スカラ命令を処理
するスカラユニット（ＳＵ）と、ベクトル命令を処理す
るベクトルデータ） （ＶＵ）と、主記憶装置（ＭＵＭ
） とからなり、該スカラユニット（ＳＯ）と。That is, according to the present invention, at least a scalar unit (SU) that processes scalar instructions, a vector data unit (VU) that processes vector instructions, and a main storage unit (MUM)
), and the scalar unit (SO).
ベクトルユニット（ＶＬＩ）ととが、同一のメモリバス
を使用して、主記憶装置（ＭＥＭ）にアクセスし、上記
スカラユニット（ＳＵ）ではバイトマーク（ＢＴＭ）■
によって、スカラデータの有効性を指示し、上記ベクト
ルユニット（ＶＵ）ではストアマーク（ＳＴＭ）■によ
って、ベクトルデータの有効性を指示し、上記バイトマ
ーク（ＢＴＭ）■の有効性と、ストアマーク（ＳＴＭ）
■の有効性を、それぞれ、スカラユニット選択信号（Ｓ
Ｕ−３ＥＬ）■と、ベクトルユニット選択信号（ＶＵ−
３ＥＬ）■とで行い、上記メモリバスを選択的に使用し
て、メモリアクセスを行う計算機システムにおいて、
ベクトルユニット（ＶＵ）にエラーが発生すると、該ベ
クトルデータＩ−（ＶＵ）での以後の演算を停止する為
に、該ベクトルユニット（Ｖｔｌ）で使用しているクロ
ックを停止する為のベクトルユニット・エラー・ストッ
プ信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■が生成される
こと、及び、該ベクトルユニット（ＶＵ）でのエラー発
生中は、スカラユニット（ＳＯ）側でメモリアクセスを
行えばよく、元々、二者択一の選択制御は、スカラユニ
ット選択信号（ＳＵ−５ＥＬ）■、又は、ベクトルユニ
ット選択信号（ＶＵ−３ＥＬ）■の何れか一つあれば事
足りることに着目して、
上記ベクトルユニット・エラー・ストップ信号（ＶＵ−
ＥＲＲＯＲ−５ＴＯＰ）■が真、例えば、°０゛ のと
き、上記ベクトルユニット選択信号（ＶＵ−５ＥＬ）■
を無効化し、バイトマーク（ＢＴＭ）■を有効化するス
カラユニット選択信号（ＳＵ−３ＥＬ）■を出力するよ
うに構成する。The vector unit (VLI) uses the same memory bus to access the main memory (MEM), and the scalar unit (SU) uses the byte mark (BTM).
indicates the validity of the scalar data, and in the vector unit (VU), the store mark (STM) indicates the validity of the vector data, and indicates the validity of the byte mark (BTM) and the store mark ( STM)
■The effectiveness of the scalar unit selection signal (S
U-3EL) ■ and vector unit selection signal (VU-
In a computer system that performs memory access by selectively using the above memory bus, if an error occurs in the vector unit (VU), subsequent operations on the vector data I-(VU) In order to stop the vector unit (Vtl), a vector unit error stop signal (VU-ERROR-3TOP) is generated to stop the clock used in the vector unit (Vtl), and When an error occurs in VU), memory access can be performed on the scalar unit (SO) side. Originally, selection control between the two was performed using the scalar unit selection signal (SU-5EL) ■ or vector unit selection. Focusing on the fact that any one of the signals (VU-3EL)■ is sufficient, we created the above vector unit error stop signal (VU-3EL).
When ERROR-5TOP)■ is true, for example, °0゛, the vector unit selection signal (VU-5EL)■
It is configured to output a scalar unit selection signal (SU-3EL) (2) which invalidates the byte mark (BTM) (2) and enables the byte mark (BTM) (3).
そして、該ベクトルユニット・エラー・ストップ信号（
ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■が偽、即ち、“１゛
のとき、ベクトルユニット（ＶＵ）から送られてくるベ
クトルユニット選択信号（ＶＵ−’５ＥＬ）■の “オ
ン゛、“オフ゛で、ベクトルユニット（ＶＵ）側のスト
アマーク（ＳＴＭ）■と、ベクトルデータ、又は、スカ
ラユニット（ＳＵ）側のバイトマーク（ＢＴＭ）■と、
スカラデータを選択するようにする。Then, the vector unit error stop signal (
VU-ERROR-3TOP) ■ is false, i.e. “1゛
When the vector unit selection signal (VU-'5EL) sent from the vector unit (VU) is "on" or "off", the store mark (STM) on the vector unit (VU) side and the vector data are , or the bite mark (BTM) on the SCARA unit (SU) side,
Make sure to select scalar data.
このように構成することで、従来、スカラユニット（Ｓ
Ｕ）から送られていた、上記スカラユニット選択信号（
ＳＵ−５ＥＬ）■ａを不要とし、該スカラユニット（Ｓ
Ｕ）で、該スカラユニット選択信号（ＳＵ−３ＥＬ）■
ａを生成していた制御回路、及び、該選択回路（ＳＥＬ
−２）に対する上記スカラユニット選択信号（ＳＵ−５
ＥＬ）■ａ倍信号入力ピンを不要とすることができ、該
スカラユニット（ＳＯ）側の高集積化に寄与すること力
（できる効果がある。With this configuration, conventional SCARA units (S
The above SCARA unit selection signal (U) was sent from
SU-5EL) ■a is unnecessary, and the SCARA unit (S
U), the corresponding SCARA unit selection signal (SU-3EL) ■
The control circuit that was generating SEL a, and the selection circuit (SEL
-2), the above scalar unit selection signal (SU-5
EL) ■ It is possible to eliminate the need for an a-fold signal input pin, contributing to higher integration on the scalar unit (SO) side.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を示した図であって、第２図
（ｂ）に対応する選択回路（ＳＥＬ−２）の具体構成図
であり、ベクトルユニット（ＶＵ） ２から送られてく
るベクトルユニット・エラー・ストップ信号（ＶＵ−Ｅ
ＲＲＯＲ−３ＴＯＰ）■によって、スカラユニット（Ｓ
Ｕ） １からのバイトマーク（ＢＴＭ）■と、スカラデ
ータ、又は、ベクトルユニット（ＶＵ） ２からのスト
アマーク（ＳＴＭ）■と、ベクトルデータの何れかを選
択する為の信号（ＳＯ−３ＥＬ■、又は、Ｖｌｌ−５Ｅ
Ｌ■）を作成するナンド回路４１５が本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。FIG. 1 is a diagram showing an embodiment of the present invention, and is a specific configuration diagram of a selection circuit (SEL-2) corresponding to FIG. 2(b). Vector unit error stop signal (VU-E)
SCARA unit (S
U) Signal for selecting either byte mark (BTM) from 1 and scalar data or vector unit (VU) store mark (STM) from 2 and vector data (SO-3EL) , or Vll-5E
A NAND circuit 415 that creates the signal L■) is a necessary means to implement the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
以下、第２図（ａ）のスーパーコンピュータを参照しな
がら、第１図によって本発明のメモリアクセス制御方式
を説明する。Hereinafter, the memory access control system of the present invention will be explained with reference to FIG. 1 while referring to the supercomputer shown in FIG. 2(a).
通常の状態においては、ベクトルユニット（ＶＵ）２は
正常に動作しているので、ベクトルユニット・エラー・
ストップ信号（ＶＵ−ＥＲＲＯＲ−５ＴＯＰ）■は、例
えば、“１゛の侭である。Under normal conditions, vector unit (VU) 2 is operating normally, so vector unit errors
The stop signal (VU-ERROR-5TOP) (2) is, for example, "1".
従って、ストアマーク（ＳＴＭ）■用のラッチ４１２゜
及び、ベクトルユニット選択信号（ＶＵ−３ＥＬ）■ａ
用のラッチ４１３には、常時、クロックが入力されてい
て、該ベクトルユニット（ＶＵ） ２からのストアマー
ク（ＳＴＭ）■、及び、ベクトルユニット選択信号（Ｖ
Ｕ−３ＥＬ）■ａが送出されてくると、論理積回路４１
１、及び、ナンド回路４１５に送出される。Therefore, the latch 412° for the store mark (STM) ■ and the vector unit selection signal (VU-3EL) ■a
A clock is always input to the latch 413 for the vector unit (VU) 2, and the store mark (STM) from the vector unit (VU) 2 and the vector unit selection signal (V
U-3EL) ■ When a is sent out, the AND circuit 41
1 and is sent to the NAND circuit 415.
本発明のナンド回路４１５においては、前述のベクトル
ユニット・エラー・ストップ信号（Ｖｌｌ−ＥＲＲＯＲ
−５ＴＯＰ）■が°１″の侭であるので、ベクトルユニ
ット（ＶＵ） ２からのベクトルユニット選択信号（Ｖ
Ｕ−３ＥＬ）■ａによって、論理積回路４１０．４１１
を、交互に付勢することができる。In the NAND circuit 415 of the present invention, the aforementioned vector unit error stop signal (Vll-ERROR
-5TOP)■ is at the side of °1'', so the vector unit selection signal (V
U-3EL)■By a, AND circuit 410.411
can be energized alternately.
即ち、８亥へクトルユニット（ＶＵ） ２からのベクト
ルユニット選択信号（ＶＵ−５ＥＬ）■ａが“１゛であ
ると、論理積回路４１１をゲートして、ストアマーク（
ＳＴ旧■ を選択し、該ベクトルユニット（ＶＵ） ２
からのベクトルユニット選択信号（ＶＵ−３ＥＬ）■ａ
が“０゛であると、論理積回路４１０をゲートして、バ
イトマーク（ＢＴＭ）■を選択するように動作する。That is, when the vector unit selection signal (VU-5EL) ■a from the 8H vector unit (VU) 2 is "1", the AND circuit 411 is gated and the store mark (
ST old ■ Select the corresponding vector unit (VU) 2
Vector unit selection signal (VU-3EL) ■a from
When is "0", the AND circuit 410 is gated and operates to select the byte mark (BTM).
ここで、若し、ベクトルユニット（ＶＵ） ２側でエラ
ーが発生し、上記ベクトルユニット・エラー・ストップ
信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■が“０゛になる
と、本発明のナンド回路４１５を閉塞して、ストアマー
ク（ＳＴＭ）■の主記憶装置（１’ｌＥＭ） ３への転
送を抑止し、論理積回路４１０を付勢して、スカラユニ
ット（ＳＵ） １からのバイトマーク（ＢＴＭ）■ を
主記憶装置（ＭＥＭ） ３に転送するように機能する。Here, if an error occurs on the vector unit (VU) 2 side and the vector unit error stop signal (VU-ERROR-3TOP) becomes "0", the NAND circuit 415 of the present invention is blocked. Then, the transfer of the store mark (STM) ■ to the main memory (1'lEM) 3 is inhibited, the AND circuit 410 is activated, and the byte mark (BTM) ■ is transferred from the scalar unit (SU) 1. It functions to transfer the data to the main memory (MEM) 3.
従って、従来方式のように、スカラユニッ１−（ＳＵ）
１に、スカラユニット選択信号（ＳＯ−３ＥＬ）■ａ
を生成する為の制御回路１１が不要となると共に、該ス
カラユニット選択信号（ＳＵ−５ＥＬ）■ａを選択回路
（ＳＥＬ−２） ４１に入力する為の信号ピンが、該選
択回路（ＳＥＬ−２） ４１で不要となる。Therefore, as in the conventional method, the scalar unit 1-(SU)
1, SCARA unit selection signal (SO-3EL) ■a
The control circuit 11 for generating the scalar unit selection signal (SU-5EL) is no longer necessary, and the signal pin for inputting the scalar unit selection signal (SU-5EL) a to the selection circuit (SEL-2) 41 is 2) No longer needed at 41.
上記の実施例においては、スカラユニット（ＳＯ）１か
らのバイトマーク（ＢＴＭ）■、又は、ベクトルユニッ
ト（ＶＵ） ２からのストアマーク（ＳＴＭ）■を選択
する例で説明したが、スカラユニット（ＳＵ） １から
のスカラデータ、又は、ベクトルユニット（ＶＵ）２か
らのへクトルデータを選択する場合についても、基本的
には、同様の論理で選択できることはいう迄もないこと
きである。In the above embodiment, an example was explained in which the byte mark (BTM) ■ from the scalar unit (SO) 1 or the store mark (STM) ■ from the vector unit (VU) 2 is selected, but the scalar unit ( It goes without saying that the same logic can basically be used to select scalar data from SU) 1 or hector data from vector unit (VU) 2.
このように、本発明は、ベクトルユニット（ＶＵ）２か
ら、元々、送られてくるベクトルユニット・ｘ−ｙ−・
ストップ信号（ＶＵ−ＥＲＲＯＲ−３ＴＯＰ）■によっ
て、スカラユニット（ＳＵ） １からのバイトマーク（
ＢＴＭ）■と、スカラデータ、又は、ベクトルデータ１
−（ＶＵ）２からのストアマーク（ＳＴＭ）■と、ベク
トルデータの何れかを選択する為の手段、例えば、ナン
ド回路４１５を設けて、スカラユニット（ＳＵ） １か
らのバイトマーク（ＢＴＭ）■と、スカラデータ。In this way, the present invention originally provides vector units xy-, which are sent from the vector unit (VU) 2.
The stop signal (VU-ERROR-3TOP) ■ causes the bite mark (
BTM) ■ and scalar data or vector data 1
- A means for selecting either the store mark (STM) from (VU) 2 or the vector data, such as a NAND circuit 415, is provided, and the byte mark (BTM) from scalar unit (SU) 1 is provided. and scalar data.
又は、ベクトルユニット（ＶＵ） ２からのストアマー
ク（ＳＴＭ）■と、ベクトルデータのいずれかを選択し
て、主記憶装置（ＭＥＭ） ３に１つのメモリバス４を
介して転送するようにしたところに特徴がある。Alternatively, either the store mark (STM) ■ or vector data from the vector unit (VU) 2 is selected and transferred to the main memory (MEM) 3 via one memory bus 4. There are characteristics.
以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、少なくとも、スカラ命令を処理するスカラ
ユニット（ＳＵ）と、ヘクトル命令を処理するベクトル
ユニット（ＶＵ）と、主記憶装置（ＮＥＭ） とから
なり、該スカラユニット（ＳＵ）と、ベクトルユニット
（ＶＵ）ととが、同一のメモリバスを使用して、主記憶
装置（ＭＥＭ）にアクセスし、上記スカラユニット（Ｓ
Ｕ）ではバイトマーク（ＢＴＭ）■によって、スカラデ
ータの有効性を指示し、上記ベクトルユニット（ＶＵ）
ではストアマーク（ＳＴ’Ｍ）■によって、ベクトルデ
ータの有効性を指示し、上記バイトマーク（ＢＴＭ）■
の有効性と、ストアマーク（ＳＴＭ）■の有効性の指示
を、それぞれ、スカラユニット選択信号（ＳＵ−３ＥＬ
）■と、ベクトルユニット選択信号（ＶＵ−３ＥＩ、）
■とで行い、上記メモリバスを選択的に使用して、メモ
リアクセスを行う計算機システムにおいて、主記憶装置
（ＭＥＭ）をアクセスするのに、上記ベクトルユニット
（ＶＵ）内でエラーが生じたことを示す信号（ＶＵ−Ｅ
ＲＲＯＲ−５ＴＯＰ）■で、上記スカラユニット選択信
号（ＳＵ−５ＥＬ）■、又は、ベクトルユニット選択信
号（ＶＵ−３ＥＬ）■を、選択的に有効化するようにし
たものであるので、従来、スカラユニット（ＳＵ）から
送られていた上記ベクトルユニット選択信号（ＳＯ−３
ＥＬ）■ａを不要とし、該スカラユニット（ＳＵ）で、
該スカラユニット選択信号（ＳＵ−３ＥＬ）■ａを生成
していた制御回路、及び、該スカラユニット選択信号（
ＳＵ−５ＥＬ）■ａを選択回路（ＳＥＬ−２）に入力す
る為の入力ピンを不要とすることができ、該スカラユニ
ット（Ｓｌｌ）側の高集積化に寄与することができる効
果がある。As described above in detail, the memory access control method of the present invention includes at least a scalar unit (SU) that processes scalar instructions, a vector unit (VU) that processes hectoral instructions, and a main memory (NEM). The scalar unit (SU) and the vector unit (VU) access the main memory (MEM) using the same memory bus, and the scalar unit (SU) and the vector unit (VU) access the main memory (MEM) using the same memory bus.
In U), byte mark (BTM) ■ indicates the validity of scalar data, and the above vector unit (VU)
Then, use the store mark (ST'M)■ to indicate the validity of the vector data, and then use the above-mentioned byte mark (BTM)■
and the validity of the store mark (STM), respectively, by the SCARA unit selection signal (SU-3EL).
) ■ and vector unit selection signal (VU-3EI, )
In a computer system that performs memory access by selectively using the memory bus, an error occurs in the vector unit (VU) when accessing the main memory (MEM). signal (VU-E
The scalar unit selection signal (SU-5EL) or the vector unit selection signal (VU-3EL) is selectively enabled in the RROR-5TOP). The vector unit selection signal (SO-3) sent from the unit (SU)
EL)■ Eliminate a, and with the scalar unit (SU),
The control circuit that was generating the SCARA unit selection signal (SU-3EL) a, and the SCARA unit selection signal (SU-3EL)
It is possible to eliminate the need for an input pin for inputting SU-5EL) ①a to the selection circuit (SEL-2), which has the effect of contributing to higher integration on the scalar unit (Sll) side.
第１図は本発明の一実施例を示した図。
第２図は従来のメモリアクセス制御方式を説明する図。
である。
図面において、
１はスカラユニット（ＳＵ）。
１１はスカラユニット選択信号（ＳＵ−３ＥＬ）■ａを
生成する制御回路。
２はベクトルユニット（Ｖｔｌ）。
３は主記憶装置（門ＥＭ） 。
４はメモリハス。
４０は選択回路（ＳＥＬ−１）、 ４１は選択回路（
ＳＥＬ−２） 。
■はバイトマーク（ＢＴＭ） 、■はストアマーク（Ｓ
ＴＭ） 。
■、■ａはスカラユニット選択信号（ＳＯ−８ＥＬ）
。
■、■ａはベクトルユニット選択信号（ＶＵ−５ＥＬ）
。
■はベクトルユニット・エラー・ストップ信号（ＶＵ−
ＥＲＲＯＲ−３ＴＯＰ） 。
４１０、４１１は論理積回路。
４１２、４１３はラッチ。
４１５はナンド回路。
をそれぞれ示す。FIG. 1 is a diagram showing an embodiment of the present invention. FIG. 2 is a diagram explaining a conventional memory access control method. It is. In the drawing, 1 is a scalar unit (SU). 11 is a control circuit that generates a scalar unit selection signal (SU-3EL) a. 2 is a vector unit (Vtl). 3 is the main memory (EM). 4 is Memory Lotus. 40 is a selection circuit (SEL-1), 41 is a selection circuit (
SEL-2). ■ is bite mark (BTM), ■ is store mark (S
TM). ■, ■a are SCARA unit selection signals (SO-8EL)
. ■, ■a are vector unit selection signals (VU-5EL)
. ■ is the vector unit error stop signal (VU-
ERROR-3TOP). 410 and 411 are AND circuits. 412 and 413 are latches. 415 is a NAND circuit. are shown respectively.
Claims (2)
ト（ＳＵ）（１）と、ベクトル命令を処理するベクトル
ユニット（ＶＵ）（２）と、主記憶装置（ＭＥＭ）（３
）とからなり、該スカラユニット（ＳＵ）（１）と、ベ
クトルユニット（ＶＵ）（２）ととが、同一のメモリバ
ス（４）を使用して、主記憶装置（ＨＥＭ）（３）にア
クセスし、 上記スカラユニット（ＳＵ）（１）ではバイトマーク（
ＢＴＨ）（〔１〕）によって、スカラデータの各バイト
の有効性を指示し、上記ベクトルユニット（ＶＵ）（２
）ではストアマーク（ＳＴＭ）（〔２〕）によって、ベ
クトルデータの各バイトの有効性を指示し、 上記バイトマーク（ＢＴＭ）（〔１〕）の有効性と、ス
トアマーク（ＳＴＭ）（〔２〕）の有効性の指示を、そ
れぞれ、スカラユニット選択信号（ＳＵ−ＳＥＬ）（〔
３〕）と、ベクトルユニット選択信号（ＶＵ−ＳＥＬ）
（〔４〕）とで行い、上記メモリバス（４）を選択的に
使用して、主記憶装置（ＭＥＭ）（３）にメモリアクセ
スを行う計算機システムにおいて、 上記ベクトルユニット（ＶＵ）（２）内でエラーが生じ
たことを示す信号（ＶＵ−ＥＲＲＯＲ−ＳＴＯＰ）（〔
５〕）で、上記スカラユニット選択信号（ＳＵ−ＳＥＬ
）（〔３〕）、又は、ベクトルユニット選択信号（ＶＵ
−ＳＥＬ）（〔４〕）を選択的に有効化することを特徴
とするメモリアクセス制御方式。(1) At least a scalar unit (SU) (1) that processes scalar instructions, a vector unit (VU) (2) that processes vector instructions, and a main memory (MEM) (3)
), and the scalar unit (SU) (1) and vector unit (VU) (2) are connected to the main memory (HEM) (3) using the same memory bus (4). The above scalar unit (SU) (1) has a byte mark (
BTH) ([1]) indicates the validity of each byte of scalar data, and the vector unit (VU) (2) indicates the validity of each byte of scalar data.
), the store mark (STM) ([2]) indicates the validity of each byte of vector data, and the validity of the above byte mark (BTM) ([1]) and the store mark (STM) ([2] ]) respectively, the scalar unit selection signal (SU-SEL) ([
3]) and vector unit selection signal (VU-SEL)
([4]) and selectively uses the memory bus (4) to access the main memory (MEM) (3), the vector unit (VU) (2) A signal (VU-ERROR-STOP) indicating that an error has occurred within the
5]), the above scalar unit selection signal (SU-SEL
) ([3]), or vector unit selection signal (VU
-SEL) ([4]) is selectively enabled.
たことを示す信号（ＶＵ−ＥＲＲＯＲ−ＳＴＯＰ）（〔
５〕）で、スカラデータ、又は、ベクトルデータを選択
的に有効化することを特徴とするメモリアクセス制御方
式。(2) In the above computer system, a signal (VU-ERROR-STOP) ([
5]) A memory access control method characterized in that scalar data or vector data is selectively enabled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10607690A JP3209521B2 (en) | 1990-04-20 | 1990-04-20 | Memory access control method and computer system |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10607690A JP3209521B2 (en) | 1990-04-20 | 1990-04-20 | Memory access control method and computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044465A true JPH044465A (en) | 1992-01-08 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6860202B2 (en) | 2000-10-13 | 2005-03-01 | Dainippon Screen Mfg. Co., Ltd. | Printing press equipped with color chart measuring apparatus |
-
1990
- 1990-04-20 JP JP10607690A patent/JP3209521B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6860202B2 (en) | 2000-10-13 | 2005-03-01 | Dainippon Screen Mfg. Co., Ltd. | Printing press equipped with color chart measuring apparatus |
| US7131374B2 (en) | 2000-10-13 | 2006-11-07 | Dainippon Screen Mfg. Co., Ltd. | Printing press equipped with color chart measuring apparatus |
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| JP3209521B2 (en) | 2001-09-17 |
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