JPH0437583B2 - - Google Patents
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法の改良に関す
る。特に、アンドープの禁止帯幅の狭い半導体例
えばガリウムヒ素（ｉ−GaAs）の層上にｎ型の
禁止帯幅の広い半導体例えばアルミニウムガリウ
ムヒ素（ｎ−AlGaAs）の層を形成し、これらの
層の界面に沿つて発生滞留する電子群（以下二次
元電子ガスという。）を導電媒体として利用する
半導体装置の製造方法の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an improvement in a method for manufacturing a semiconductor device. In particular, a layer of an n-type wide bandgap semiconductor such as aluminum gallium arsenide (n-AlGaAs) is formed on a layer of an undoped narrow bandgap semiconductor such as gallium arsenide (i-GaAs), and these layers are The present invention relates to an improvement in a method for manufacturing a semiconductor device that utilizes a group of electrons generated and retained along an interface (hereinafter referred to as two-dimensional electron gas) as a conductive medium.
(2) 技術の背景
ガリウムヒ素（GaAs）とアルミニウムガリウ
ムヒ素（AlGaAs）のように禁止帯幅が大きく相
違する２種の半導体のヘテロ接合面に発生滞留す
る二次元電子ガスは、いづれの半導体層によつて
も拘束されないため移動度が大きく、特に低温に
おいて不純物散乱の影響を受けにくいので、低温
において移動度（μ）が非常に大きくなる特徴が
あり、この二次元電子ガスを導電媒体として利用
する半導体装置（以下選択ドープヘテロ接合トラ
ンジスタという。）は特に低温において動作速度
が極めて大きくなる特徴がある。(2) Background of the technology The two-dimensional electron gas generated and retained at the heterojunction interface of two types of semiconductors, such as gallium arsenide (GaAs) and aluminum gallium arsenide (AlGaAs), which have greatly different forbidden band widths, is It has a high mobility because it is not constrained by electrons, and it is not easily affected by impurity scattering, especially at low temperatures, so the mobility (μ) is very large at low temperatures.This two-dimensional electron gas can be used as a conductive medium. Semiconductor devices (hereinafter referred to as selectively doped heterojunction transistors) are characterized by extremely high operating speeds, especially at low temperatures.
(3) 従来技術と問題点
ガリウムヒ素（GaAs）はオーミツク接触が実
現しにくいので、上記せる選択ドープヘテロ接合
トランジスタにあつては、第１図に示すように、
ソース・ドレイン領域からｎ型のアルミニウムガ
リウムヒ素（ｎ−AlGaAs）層が除去されている
ことが一般である。図において、１は半絶縁性ガ
リウムヒ素（GaAs）基板であり、２はアンドー
プのガリウムヒ素（ｉ−GaAs）層であり、３は
ｎ型のアルミニウムガリウムヒ素（ｎ−
AlGaAs）層であり、４は二次元電子ガスであ
り、５はソース電極であり、６はドレイン電極で
あり、７はゲート電極である。(3) Prior art and problems Since it is difficult to achieve ohmic contact with gallium arsenide (GaAs), in the case of the selectively doped heterojunction transistor mentioned above, as shown in Figure 1,
Generally, the n-type aluminum gallium arsenide (n-AlGaAs) layer is removed from the source/drain regions. In the figure, 1 is a semi-insulating gallium arsenide (GaAs) substrate, 2 is an undoped gallium arsenide (i-GaAs) layer, and 3 is an n-type aluminum gallium arsenide (n-
4 is a two-dimensional electron gas, 5 is a source electrode, 6 is a drain electrode, and 7 is a gate electrode.
かかる半導体装置を製造する場合、アンドープ
のガリウムヒ素（ｉ−GaAs）層２とｎ型のアル
ミニウムガリウムヒ素（ｎ−AlGaAs）層３との
界面を良好に保つため、これらの２層はMBE法、
MOCVD法等をもつて連続的に形成していた。 When manufacturing such a semiconductor device, in order to maintain a good interface between the undoped gallium arsenide (i-GaAs) layer 2 and the n-type aluminum gallium arsenide (n-AlGaAs) layer 3, these two layers are processed by MBE method,
It was formed continuously using methods such as MOCVD.
ところが、アルミニウムガリウムヒ素
（AlGaAs）のみを選択的にエツチするエツチヤ
ントが存在しないため、ｎ型のアルミニウムガリ
ウムヒ素（ｎ−AlGaAs）層３のみを除去するこ
とは容易ではなく、このｎ型のアルミニウムガリ
ウムヒ素（ｎ−AlGaAs）層３の一部がソース電
極５・ドレイン電極６の下部に残留しやすく、ソ
ース・ドレイン抵抗が高くなりやすい欠点があつ
た。また、上記の２層を連続的に形成する場合、
MBE法を使用するとおおむね満足すべき結晶が
形成されるが、その成長時間が極めて長いという
欠点があり、MOCVD法を使用するとアルミニ
ウムガリウムヒ素（AlGaAs）層の結晶が必らず
しも良好にならないという欠点があつた。 However, since there is no etchant that selectively etches only aluminum gallium arsenide (AlGaAs), it is not easy to remove only the n-type aluminum gallium arsenide (n-AlGaAs) layer 3. A part of the arsenic (n-AlGaAs) layer 3 tends to remain under the source electrode 5/drain electrode 6, resulting in a disadvantage that the source/drain resistance tends to increase. In addition, when forming the above two layers continuously,
Although generally satisfactory crystals are formed using the MBE method, the drawback is that the growth time is extremely long, and the crystallization of the aluminum gallium arsenide (AlGaAs) layer is not always good when using the MOCVD method. There was a drawback.
(4) 発明の目的
本発明の目的は、これらの欠点を解消すること
にあり、選択ドープヘテロ接合トランジスタの製
造方法において、ソース・ドレイン電極のオーミ
ツク接触の実現が容易であり、二次元電子ガスの
発生に寄与する２層のいづれも最適条件をもつて
形成することができ、しかも、それらの成長速度
を十分速くなしうる等の利益を有する製造方法を
提供することにある。(4) Purpose of the Invention The purpose of the present invention is to eliminate these drawbacks, and to provide a method for manufacturing a selectively doped heterojunction transistor, in which ohmic contact between source and drain electrodes can be easily realized, and two-dimensional electron gas It is an object of the present invention to provide a manufacturing method which has the advantage of being able to form both of the two layers that contribute to the generation under optimal conditions and also being able to grow them at a sufficiently high rate.
(5) 発生の構成
本発明の構成は、半絶縁性半導体例えばアンド
ープのガリウムヒ素（ｉ−GaAs）基板上にアン
ドープの禁止帯幅の狭い半導体例えばアンドープ
のガリウムヒ素（ｉ−GaAs）の層を形成した
後、このアンドープの禁止帯幅の狭い半導体例え
ばアンドープのガリウムヒ素（ｉ−GaAs）の層
上の一部領域すなわちゲート電極が形成される領
域に選択的にｎ型の禁止帯幅の広い半導体例えば
ｎ型のアルミニウムガリウムヒ素（ｎ−
AlGaAs）の層を上記禁止帯幅の狭い半導体例え
ばガリウムヒ素（GaAs）の層を形成する工程と
は連続しない非連続的工程をもつて形成し、この
ｎ型の禁止帯幅の広い半導体例えばｎ型のアルミ
ニウムガリウムヒ素（ｎ−AlGaAs）の層を挟ん
で上記のアンドープの禁止帯幅の狭い半導体例え
ばｎ型のガリウムヒ素（ｎ−GaAs）の層上にソ
ース電極とドレイン電極とを形成し、上記のｎ型
の禁止帯幅の広い半導体例えばｎ型のアルミニウ
ムガリウムヒ素（ｎ−AlGaAs）の上にゲート電
極を形成する半導体装置の製造方法にある。(5) Generation structure The structure of the present invention is to form a layer of an undoped semiconductor with a narrow bandgap, such as undoped gallium arsenide (i-GaAs), on a semi-insulating semiconductor, such as undoped gallium arsenide (i-GaAs). After forming the undoped narrow bandgap semiconductor, for example, undoped gallium arsenide (i-GaAs), a part of the layer on which the gate electrode is to be formed is selectively injected with an n-type wide bandgap bandgap. Semiconductors such as n-type aluminum gallium arsenide (n-
A layer of n-type semiconductor with a wide band gap, such as n forming a source electrode and a drain electrode on the undoped semiconductor with a narrow band gap, for example, a layer of n-type gallium arsenide (n-GaAs), with a layer of aluminum gallium arsenide (n-AlGaAs) in between; A method of manufacturing a semiconductor device includes forming a gate electrode on the above-mentioned n-type wide bandgap semiconductor, for example, n-type aluminum gallium arsenide (n-AlGaAs).
換言すれば、例えばアンドープのガリウムヒ素
（ｉ−GaAs）層上に例えばｎ型のアルミニウム
ガリウムヒ素（ｎ−AlGaAs）層を形成する工程
を非連続工程となすことによつて、(イ)上記のｎ型
のアルミニウムガリウムヒ素（ｎ−AlGaAs）層
をゲート電極下部領域のみに選択的に形成するこ
とを可能としてソース・ドレイン電極のオーミツ
ク接触の実現を可能にし、(ロ)上記２層のいづれも
それぞれ最適条件をもつて形成する自由度を確保
して、上記の目的を達成したものである。 In other words, by forming, for example, an n-type aluminum gallium arsenide (n-AlGaAs) layer on an undoped gallium arsenide (i-GaAs) layer as a discontinuous process, (a) the above By making it possible to selectively form an n-type aluminum gallium arsenide (n-AlGaAs) layer only in the lower region of the gate electrode, it is possible to realize ohmic contact between the source and drain electrodes; The above objective is achieved by ensuring the freedom to form each structure under optimal conditions.
従来、ガリウムヒ素（ｎ−GaAs）層の上にア
ルミニウムガリウムヒ素（AlGaAs）層を形成す
る場合、連続工程をもつて形成しないと良好な結
晶状態の実現が困難であると考えられており、そ
のため、この２層は連続する１工程をもつて形成
していた。 Conventionally, when forming an aluminum gallium arsenide (AlGaAs) layer on a gallium arsenide (n-GaAs) layer, it was thought that it would be difficult to achieve a good crystalline state unless it was formed in a continuous process. , these two layers were formed in one continuous process.
しかし、アルシン（AsH3）とトリメチルアル
ミニウム（Al（CH33）とトエメチルガリウム
（Ga（CH3）3）との混合物を反応物質としてなす
MOCVD法を使用し、アルシン（AsH3）の供給
量を比較的少なくして、ガリウムヒ素（GaAs）
層上にアンドープのアルミニウムガリウムヒ素
（ｉ−AlGaAs）層を形成したところ、極めて良
好でその界面に界面準位の存在しない層形成が可
能であることが確認された。第１図は、上記の
MOCVD法によつて形成されたアルミニウムガ
リウムヒ素（AlGaAs）層／ガリウムヒ素
（GaAs）層のＣ−Ｖ特性曲線であり、図より明
らかなようにヒステリシス特性は殆んど認められ
ず、界面準位が存在しないことが明らかに認めら
れる。なお、この形成方法において、基板を急加
熱すると急峻な界面の形成が可能である。 However, when a mixture of arsine (AsH 3 ), trimethylaluminum (Al(CH 33 ), and toemethylgallium (Ga(CH 3 ) 3 ) is used as a reactant,
Gallium arsenide (GaAs) is produced using the MOCVD method and with a relatively small supply of arsine (AsH 3 ).
When an undoped aluminum gallium arsenide (i-AlGaAs) layer was formed on the layer, it was confirmed that it was possible to form an extremely good layer with no interface states at the interface. Figure 1 shows the above
This is a C-V characteristic curve of an aluminum gallium arsenide (AlGaAs) layer/gallium arsenide (GaAs) layer formed by the MOCVD method. It is clearly recognized that there is no such thing. Note that in this formation method, a steep interface can be formed by rapidly heating the substrate.
(6) 発明の実施例
以下、図面を参照しつつ、本発明の一実施例に
係る半導体装置の製造方法について更に説明す
る。(6) Embodiments of the Invention Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be further described with reference to the drawings.
第２図参照
半絶縁性ガリウムヒ素（GaAs）基板１上に、
気相成長方法、MOCVD法、液相成長方法、
MBE法等任意の方法を使用して、厚さ1μｍ程度
のアンドープのガリウムヒ素（GaAs）層２を形
成する。この工程においては、この層２のみを形
成するのであるから、このアンドープのガリウム
ヒ素（GaAs）層を形成するために最適の方法を
選択することができる。See Figure 2. On a semi-insulating gallium arsenide (GaAs) substrate 1,
Vapor phase growth method, MOCVD method, liquid phase growth method,
An undoped gallium arsenide (GaAs) layer 2 with a thickness of about 1 μm is formed using an arbitrary method such as the MBE method. In this step, since only this layer 2 is formed, it is possible to select the optimum method for forming this undoped gallium arsenide (GaAs) layer.
第３図参照
フオトレジスト膜３を全面に形成した後、フオ
トリソグラフイー法を使用して、ゲート形成予定
領域以外からフオトレジスト膜３を除去してマス
クを形成し、その後、CVD法等任意の方法を使
用して二酸化シリコン（SiO2）膜４をゲート形
成予定領域以外の領域に形成する。Refer to Figure 3. After forming the photoresist film 3 on the entire surface, using the photolithography method, remove the photoresist film 3 from areas other than the area where the gate is to be formed to form a mask, and then use any arbitrary method such as CVD method. A silicon dioxide (SiO 2 ) film 4 is formed in a region other than the region where a gate is to be formed using a method.
第４図参照
使用済みのフオトレジスト膜３を溶解除去した
後、発明の構成の項に上記せるMOCVD法を使
用して、ｎ型のアルミニウムガリウムヒ素（ｎ−
AlGaAs）層５を、二酸化シリコン（SiO2）膜４
に覆われていないゲート形成予定領域に選択的に
厚さ400〓程度に形成する。この層５と層２との
界面状態が非常に良好になり、界面準位が発生し
ないことは上記せるとおりである。この層構造に
おいては、層２と層５との界面に二次元電子ガス
が発生する。Refer to FIG. 4. After dissolving and removing the used photoresist film 3, using the MOCVD method described above in the configuration section of the invention, n-type aluminum gallium arsenide (n-
AlGaAs) layer 5 and silicon dioxide (SiO 2 ) film 4
It is selectively formed to a thickness of approximately 400 mm in the area where the gate is to be formed and is not covered by the gate. As mentioned above, the state of the interface between layer 5 and layer 2 is very good, and no interface state is generated. In this layered structure, two-dimensional electron gas is generated at the interface between layers 2 and 5.
第５図参照
フツ酸（HF）を使用して、使用ずみの二酸化
シリコン（SiO2）膜４を除去した後、ソース・
ドレイン形成領域に選択的に金・ゲルマニウム／
金（Au・Ge／Au）の二重層を蒸着またはスパ
ツタ形成して、ソース電極７とドレイン電極８と
を形成する。この工程はリフトオフ法等周知の手
法をもつて容易に実行しうる。その後、ゲート形
成領域に選択的にアルミニウム（Al）膜を蒸着
またはスパツタ形成して、ゲート電極９を形成す
る。この工程もリフトオフ法等周知の手法をもつ
て容易に実行しうる。See Figure 5. After removing the used silicon dioxide (SiO 2 ) film 4 using hydrofluoric acid (HF), the source
Selective gold/germanium in the drain formation region
A double layer of gold (Au.Ge/Au) is evaporated or sputtered to form a source electrode 7 and a drain electrode 8. This step can be easily carried out using a well-known technique such as the lift-off method. Thereafter, a gate electrode 9 is formed by selectively depositing or sputtering an aluminum (Al) film on the gate formation region. This step can also be easily carried out using a well-known technique such as the lift-off method.
以上の構成をもつて製造された半導体装置にお
いては、(イ)ソース電極・ドレイン電極上にオーミ
ツク接触を阻害する物質が存在しないので、ソー
ス抵抗・ドレイン抵抗が小さく、(ロ)アルミニウム
ガリウムヒ素（AlGaAs）層／ガリウムヒ素
（GaAs）層が非連続的工程すなわち２工程をも
つて形成されているにもかかわらずその界面状態
が良好であり、すぐれた特性を発揮しうる。更
に、アルミニウムガリウムヒ素（AlGaAs）層と
ガリウムヒ素（GaAs）層とは全く独立な成長方
法を使用しうるので、それぞれ、最適の方法、最
適の条件をもつて、最高の速度で形成しうる。 In the semiconductor device manufactured with the above configuration, (a) there is no substance on the source electrode/drain electrode that inhibits ohmic contact, so the source resistance/drain resistance is small, and (b) aluminum gallium arsenide ( Even though the AlGaAs) layer/gallium arsenide (GaAs) layer is formed in a discontinuous process, that is, in two steps, the interfacial condition is good and excellent properties can be exhibited. Furthermore, since completely independent growth methods can be used for the aluminum gallium arsenide (AlGaAs) layer and the gallium arsenide (GaAs) layer, each can be formed using the optimal method and conditions at the highest speed.
(7) 発明の効果
以上説明せるとおり、本発明によれば、選択ド
ープヘテロ接合トランジスタの製造方法におい
て、ソース・ドレイン電極のオーミツク接触の実
現が容易であり、二次元電子ガスの発生に寄与す
る２層（禁止帯幅の狭い半導体層と広い半導体
層）のいづれも最適の方法で最適の条件で最適の
速度で形成することができる等多くの利益を有す
る製造方法を提供することができる。(7) Effects of the Invention As explained above, according to the present invention, in the manufacturing method of a selectively doped heterojunction transistor, it is easy to realize ohmic contact between the source and drain electrodes, and the two-dimensional structure contributes to the generation of two-dimensional electron gas. It is possible to provide a manufacturing method that has many advantages, such as being able to form both layers (semiconductor layer with a narrow bandgap and semiconductor layer with a wide bandgap) by an optimal method, under optimal conditions, and at an optimal speed.
第１図は、MOCVD法を使用してガリウムヒ
素層上に形成されたアルミニウムガリウムヒ素層
と上記のガリウムヒ素層との界面状態を確認する
ためのＣ−Ｖ特性曲線である。第２図乃至第５図
は、本発明の一実施例に係る半導体装置の製造方
法の主要工程完了後の基板断面図である。
１……基板、２……アンドープのガリウムヒ素
層、３……フオトレジスト膜、４……二酸化シリ
コン膜、５……ｎ型のアルミニウムガリウムヒ素
層、６……二次元電子ガス、７……ソース電極、
８……ドレイン電極、９……ゲート電極。
FIG. 1 is a CV characteristic curve for confirming the interface state between the aluminum gallium arsenide layer formed on the gallium arsenide layer using the MOCVD method and the above gallium arsenide layer. 2 to 5 are cross-sectional views of a substrate after completion of the main steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Undoped gallium arsenide layer, 3... Photoresist film, 4... Silicon dioxide film, 5... N-type aluminum gallium arsenide layer, 6... Two-dimensional electron gas, 7... source electrode,
8...Drain electrode, 9...Gate electrode.
Claims (1)
幅の狭い半導体層を形成した後、該アンドープの
禁止帯幅の狭い半導体層上の一部領域に選択的に
ｎ型の禁止帯幅の広い半導体層を非連続的工程を
もつて形成し、該ｎ型の禁止帯幅の広い半導体層
を挟んで前記アンドープの禁止帯幅の狭い半導体
層上にソース電極とドレイン電極とを形成し、前
記ｎ型の禁止帯幅の広い半導体層上にゲート電極
を形成する半導体装置の製造方法。1. After forming an undoped narrow bandgap semiconductor layer on a semi-insulating semiconductor substrate, selectively inject an n-type wide bandgap semiconductor into a partial region of the undoped narrow bandgap semiconductor layer. a source electrode and a drain electrode are formed on the undoped narrow bandgap semiconductor layer with the n-type wide bandgap semiconductor layer sandwiched therebetween; A method for manufacturing a semiconductor device in which a gate electrode is formed on a semiconductor layer with a wide forbidden band width.
Priority Applications (1)
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|---|---|---|---|
| JP5584183A JPS59181674A (en) | 1983-03-31 | 1983-03-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP5584183A JPS59181674A (en) | 1983-03-31 | 1983-03-31 | Manufacture of semiconductor device |
Publications (2)
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| JPS59181674A JPS59181674A (en) | 1984-10-16 |
| JPH0437583B2 true JPH0437583B2 (en) | 1992-06-19 |
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|---|---|---|---|
| JP5584183A Granted JPS59181674A (en) | 1983-03-31 | 1983-03-31 | Manufacture of semiconductor device |
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| JP (1) | JPS59181674A (en) |
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1983
- 1983-03-31 JP JP5584183A patent/JPS59181674A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181674A (en) | 1984-10-16 |
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