JPH04372242A - データ転送システム - Google Patents
データ転送システムInfo
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- JPH04372242A JPH04372242A JP3176159A JP17615991A JPH04372242A JP H04372242 A JPH04372242 A JP H04372242A JP 3176159 A JP3176159 A JP 3176159A JP 17615991 A JP17615991 A JP 17615991A JP H04372242 A JPH04372242 A JP H04372242A
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Links
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Landscapes
- Debugging And Monitoring (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、システムバスを介し、
プロセッサ、メモリ、入出力装置（Ｉ／Ｏ）等の各モジ
ュール間でデータ転送を行うシステムにおけるデータ転
送システムに関するものである。
プロセッサ、メモリ、入出力装置（Ｉ／Ｏ）等の各モジ
ュール間でデータ転送を行うシステムにおけるデータ転
送システムに関するものである。
【０００２】
【従来の技術】一般に、計算機システムにおいては、シ
ステムバスを介してデータや命令の送受信が行われる。 図３に、一般的な計算機システムブロック図を示す。図
において、バス幅が６４ビットであるシステムバス１に
は、メインプロセッサ（ＭＰ）２、メインメモリ（ＭＭ
）３及び入出力装置（Ｉ／Ｏ）４−１〜４−ｎ等の各モ
ジュールが接続されている。このシステムバス１の使用
権の調停を行うために、システムコントローラ５が設け
られている。システムの各モジュールはデータ転送を行
う際、システムコントローラ５にバス使用権を要求し使
用許可を受ける構成とされる。
ステムバスを介してデータや命令の送受信が行われる。 図３に、一般的な計算機システムブロック図を示す。図
において、バス幅が６４ビットであるシステムバス１に
は、メインプロセッサ（ＭＰ）２、メインメモリ（ＭＭ
）３及び入出力装置（Ｉ／Ｏ）４−１〜４−ｎ等の各モ
ジュールが接続されている。このシステムバス１の使用
権の調停を行うために、システムコントローラ５が設け
られている。システムの各モジュールはデータ転送を行
う際、システムコントローラ５にバス使用権を要求し使
用許可を受ける構成とされる。
【０００３】図２は、上記Ｉ／Ｏとして通信制御装置を
例にとった場合の従来のデータ転送システムブロック図
である。図において、Ｉ／Ｏを構成するモジュール４の
制御部（ＴＲＣ）１１は、回線１２から入力するシリア
ルデータをパラレルデータに変換し、システムバス１か
ら回線１２に出力されるパラレルデータをシリアルデー
タに変換する等の処理を行う回路である。制御部１１の
内部には、回線１２からのシリアルデータ受信時、制御
部１１が変換した後のパラレルデータを格納するメモリ
として、ＴＲＣＦＩＦＯ１３が設けられている。なお、
送信時は、ＴＲＣＦＩＦＯ１３内のパラレルデータを制
御部１１がシリアルデータに変換して、回線１２にデー
タを出力することになる。ＴＲＣＦＩＦＯ１３は、内部
で図示しない送信用ＴＲＣＦＩＦＯと受信用ＴＲＣＦＩ
ＦＯに分かれており、それぞれ独立して動作を行うよう
構成されている。このほかにモジュール４には、ＤＭＡ
Ｃ１４とＢＲＱＣＮＴＲＯＬ１５とＦＩＦＯ１６及びＢ
ＵＳＩＮＦ１７が設けられている。
例にとった場合の従来のデータ転送システムブロック図
である。図において、Ｉ／Ｏを構成するモジュール４の
制御部（ＴＲＣ）１１は、回線１２から入力するシリア
ルデータをパラレルデータに変換し、システムバス１か
ら回線１２に出力されるパラレルデータをシリアルデー
タに変換する等の処理を行う回路である。制御部１１の
内部には、回線１２からのシリアルデータ受信時、制御
部１１が変換した後のパラレルデータを格納するメモリ
として、ＴＲＣＦＩＦＯ１３が設けられている。なお、
送信時は、ＴＲＣＦＩＦＯ１３内のパラレルデータを制
御部１１がシリアルデータに変換して、回線１２にデー
タを出力することになる。ＴＲＣＦＩＦＯ１３は、内部
で図示しない送信用ＴＲＣＦＩＦＯと受信用ＴＲＣＦＩ
ＦＯに分かれており、それぞれ独立して動作を行うよう
構成されている。このほかにモジュール４には、ＤＭＡ
Ｃ１４とＢＲＱＣＮＴＲＯＬ１５とＦＩＦＯ１６及びＢ
ＵＳＩＮＦ１７が設けられている。
【０００４】ＴＲＣＦＩＦＯ１３は、回線１２からデー
タ受信時、ＤＭＡＣ１４にデータ要求（ＤＭＡＲＱ１）
を出力する。一方、送信時は、ＴＲＣＦＩＦＯ１３は、
送信開始時の制御部１１からのトリガにより、ＤＭＡＣ
１４にデータ転送要求を出力し、送信完了の指示を制御
部１１より受信するまで、ＴＲＣＦＩＦＯ１３に空きが
生じるたびにＤＭＡＣ１４にデータ転送要求を出力する
構成となっている。ＤＭＡＣ１４は、データ転送要求を
受信すると、受信時は、ＦＩＦＯ１６にＴＲＣＦＩＦＯ
１３に格納されたデータを書き込むために、ＢＲＱＣＮ
ＴＲＯＬ１５に対しＤＭＡ要求（ＤＭＡＲＱ２）を出力
する。また、送信時は、ＦＩＦＯ１６からＴＲＣＦＩＦ
Ｏ１３にデータを書き込むために、ＢＲＱＣＮＴＲＯＬ
１５に対しＤＭＡ要求（ＤＭＡＲＱ２）を出力する。さ
らにこのＤＭＡＣ１４は、一旦ＴＲＣＦＩＦＯ１３から
ＤＭＡ要求（ＤＭＡＲＱ１）を受信すると、データ転送
効率を上げるためにＴＲＣＦＩＦＯ１３にデータがなく
なるまで連続転送（バースト転送）を行う。受信用ＴＲ
ＣＦＩＦＯからの要求があった場合は受信用ＴＲＣＦＩ
ＦＯ内のデータをすべて転送してしまうまで送信用ＴＲ
ＣＦＩＦＯにデータ転送は行わないよう構成されている
。ＢＲＱＣＮＴＲＯＬ１５は、ＤＭＡＣ１４からのＤＭ
Ａ要求（ＤＭＡＲＱ２）に対する許可信号（ＤＭＡＡＣ
Ｋ２）の発行及びＦＩＦＯ１６のコントロール及びシス
テムバス１へのバスアクセス権の取得制御を行う回路で
ある。
タ受信時、ＤＭＡＣ１４にデータ要求（ＤＭＡＲＱ１）
を出力する。一方、送信時は、ＴＲＣＦＩＦＯ１３は、
送信開始時の制御部１１からのトリガにより、ＤＭＡＣ
１４にデータ転送要求を出力し、送信完了の指示を制御
部１１より受信するまで、ＴＲＣＦＩＦＯ１３に空きが
生じるたびにＤＭＡＣ１４にデータ転送要求を出力する
構成となっている。ＤＭＡＣ１４は、データ転送要求を
受信すると、受信時は、ＦＩＦＯ１６にＴＲＣＦＩＦＯ
１３に格納されたデータを書き込むために、ＢＲＱＣＮ
ＴＲＯＬ１５に対しＤＭＡ要求（ＤＭＡＲＱ２）を出力
する。また、送信時は、ＦＩＦＯ１６からＴＲＣＦＩＦ
Ｏ１３にデータを書き込むために、ＢＲＱＣＮＴＲＯＬ
１５に対しＤＭＡ要求（ＤＭＡＲＱ２）を出力する。さ
らにこのＤＭＡＣ１４は、一旦ＴＲＣＦＩＦＯ１３から
ＤＭＡ要求（ＤＭＡＲＱ１）を受信すると、データ転送
効率を上げるためにＴＲＣＦＩＦＯ１３にデータがなく
なるまで連続転送（バースト転送）を行う。受信用ＴＲ
ＣＦＩＦＯからの要求があった場合は受信用ＴＲＣＦＩ
ＦＯ内のデータをすべて転送してしまうまで送信用ＴＲ
ＣＦＩＦＯにデータ転送は行わないよう構成されている
。ＢＲＱＣＮＴＲＯＬ１５は、ＤＭＡＣ１４からのＤＭ
Ａ要求（ＤＭＡＲＱ２）に対する許可信号（ＤＭＡＡＣ
Ｋ２）の発行及びＦＩＦＯ１６のコントロール及びシス
テムバス１へのバスアクセス権の取得制御を行う回路で
ある。
【０００５】図４に、ＦＩＦＯ１６の動作説明図を示す
。ＦＩＦＯ１６は、ファーストインファーストアウトメ
モリであり、図に示す様に、入力は８ビット幅であり、
出力は６４ビット幅を持っている。そして、ＤＭＡＣ１
４から８ビット幅のデータを受け入れ、その後６４ビッ
ト幅でシステムバス１を介して図３に示したＭＭ３にデ
ータを転送する構成となっている。
。ＦＩＦＯ１６は、ファーストインファーストアウトメ
モリであり、図に示す様に、入力は８ビット幅であり、
出力は６４ビット幅を持っている。そして、ＤＭＡＣ１
４から８ビット幅のデータを受け入れ、その後６４ビッ
ト幅でシステムバス１を介して図３に示したＭＭ３にデ
ータを転送する構成となっている。
【０００６】図５に、図２に示したＢＲＱＣＮＴＲＯＬ
１５の詳細ブロック図を示す。このＢＲＱＣＮＴＲＯＬ
１５は、コンパレータ１５−１、ＦＩＦＯＣＮＴ１５−
２及びＢＵＳＡＣＣＣＯＮＴＲＯＬ１５−３とから構成
されている。ＤＭＡＣ１４のアドレス出力はコンパレー
タ１５−１に入力されている。またＤＭＡＣ１４の出力
のＲ／Ｗ（データ転送の方向を示す信号線）信号もコン
パレータ１５−１に入力されている。コンパレータ１５
−１のアドレス出力及びＲ／Ｗ信号は、ＦＩＦＯ１６に
対する書き込み／読み出しタイミングを出力するＦＩＦ
ＯＣＮＴ１５−２に入力される。ＦＩＦＯＣＮＴ１５−
２は、ＦＩＦＯ１６に対し書き込み／読み出しタイミン
グを出力する回路である。ＤＭＡＣ１４のデータ出力は
、ＦＩＦＯ１６のデータ入力ＤＩＮに接続され、ＦＩＦ
ＯＣＮＴ１５−２の制御信号（アドレス及びＲ／Ｗ信号
）により、ＦＩＦＯ１６にこのデータの書き込みが行わ
れる。ＦＩＦＯ１６の最終アクセスアドレス及びＲ／Ｗ
信号は、ＰＯＵＴ端子に出力され、コンパレータ１５−
１のＰＩＮ端子に入力される。またＦＩＦＯ１６は、Ｆ
ＩＦＯＣＮＴ１５−２の指示により、ＢＵＳＩＮＦ１７
にアドレス、データ、Ｒ／Ｗ信号を出力する回路とされ
る。
１５の詳細ブロック図を示す。このＢＲＱＣＮＴＲＯＬ
１５は、コンパレータ１５−１、ＦＩＦＯＣＮＴ１５−
２及びＢＵＳＡＣＣＣＯＮＴＲＯＬ１５−３とから構成
されている。ＤＭＡＣ１４のアドレス出力はコンパレー
タ１５−１に入力されている。またＤＭＡＣ１４の出力
のＲ／Ｗ（データ転送の方向を示す信号線）信号もコン
パレータ１５−１に入力されている。コンパレータ１５
−１のアドレス出力及びＲ／Ｗ信号は、ＦＩＦＯ１６に
対する書き込み／読み出しタイミングを出力するＦＩＦ
ＯＣＮＴ１５−２に入力される。ＦＩＦＯＣＮＴ１５−
２は、ＦＩＦＯ１６に対し書き込み／読み出しタイミン
グを出力する回路である。ＤＭＡＣ１４のデータ出力は
、ＦＩＦＯ１６のデータ入力ＤＩＮに接続され、ＦＩＦ
ＯＣＮＴ１５−２の制御信号（アドレス及びＲ／Ｗ信号
）により、ＦＩＦＯ１６にこのデータの書き込みが行わ
れる。ＦＩＦＯ１６の最終アクセスアドレス及びＲ／Ｗ
信号は、ＰＯＵＴ端子に出力され、コンパレータ１５−
１のＰＩＮ端子に入力される。またＦＩＦＯ１６は、Ｆ
ＩＦＯＣＮＴ１５−２の指示により、ＢＵＳＩＮＦ１７
にアドレス、データ、Ｒ／Ｗ信号を出力する回路とされ
る。
【０００７】コンパレータ１５−１は、ＤＭＡＣ１４か
らのアドレス、Ｒ／Ｗ信号とＦＩＦＯ１６からのアドレ
ス、Ｒ／Ｗ信号を比較して、ＨＩＴ信号をＢＵＳＡＣＣ
ＣＯＮＴＲＯＬ１５−３に入力している。ＢＵＳＡＣＣ
ＣＯＮＴＲＯＬ１５−３は、上記ＨＩＴ信号により、Ｄ
ＭＡＣ１４からのＤＭＡ要求（ＤＭＡＲＱ２）に対して
、ＤＭＡＣ１４に出力する許可信号（ＤＭＡＡＣＫ２）
をアクティブにするか、ＢＵＳＩＮＦ１７に対するバス
使用要求信号（ＢＲＱ）をアクティブにするかを決定す
る回路である。
らのアドレス、Ｒ／Ｗ信号とＦＩＦＯ１６からのアドレ
ス、Ｒ／Ｗ信号を比較して、ＨＩＴ信号をＢＵＳＡＣＣ
ＣＯＮＴＲＯＬ１５−３に入力している。ＢＵＳＡＣＣ
ＣＯＮＴＲＯＬ１５−３は、上記ＨＩＴ信号により、Ｄ
ＭＡＣ１４からのＤＭＡ要求（ＤＭＡＲＱ２）に対して
、ＤＭＡＣ１４に出力する許可信号（ＤＭＡＡＣＫ２）
をアクティブにするか、ＢＵＳＩＮＦ１７に対するバス
使用要求信号（ＢＲＱ）をアクティブにするかを決定す
る回路である。
【０００８】ＢＲＱＣＮＴＲＯＬ１５からのバス使用要
求信号（ＢＲＱ）は、ＢＵＳＩＮＦ１７を介して図２に
示したＳＣＴＬ５に入力される。ＳＣＴＬ５は、システ
ムバス調停後図５に示すシステムバス使用許可信号（Ｂ
ＡＣＫ）を出力する回路である。このシステムバス使用
許可信号も（ＢＡＣＫ）、システムバスとの電気的レベ
ル変換を行うＢＵＳＩＮＦ１７を介し、ＢＲＱＣＮＴＲ
ＯＬ１５に入力される構成とされている。ここで、図２
に示した従来のデータ転送システムについて、その詳細
な動作シーケンスを説明する。なお、回線１２にデータ
を出力するか、回線１２よりデータを受信するかは、実
質的に同一シーケンスとなるので、説明の都合上以下受
信に関してのみ説明する。
求信号（ＢＲＱ）は、ＢＵＳＩＮＦ１７を介して図２に
示したＳＣＴＬ５に入力される。ＳＣＴＬ５は、システ
ムバス調停後図５に示すシステムバス使用許可信号（Ｂ
ＡＣＫ）を出力する回路である。このシステムバス使用
許可信号も（ＢＡＣＫ）、システムバスとの電気的レベ
ル変換を行うＢＵＳＩＮＦ１７を介し、ＢＲＱＣＮＴＲ
ＯＬ１５に入力される構成とされている。ここで、図２
に示した従来のデータ転送システムについて、その詳細
な動作シーケンスを説明する。なお、回線１２にデータ
を出力するか、回線１２よりデータを受信するかは、実
質的に同一シーケンスとなるので、説明の都合上以下受
信に関してのみ説明する。
【０００９】図６は、図２に示す回線１２から受信した
データを図３に示すＭＭ３に格納するまでのシステムの
シーケンスチャートを示したものである。まず、回線か
らデータを受信すると、ＴＲＣ１１は図２に示したＴＲ
ＣＦＩＦＯ１３にデータを格納し、８ビットだけＴＲＣ
ＦＩＦＯ１３に貯った時点で、ＤＭＡＣ１４に転送要求
（ＤＭＡＲＱ１）を出力する。ＤＭＡＣ１４は、ＴＲＣ
１１からデータ転送要求を受信すると、ＢＲＱＣＮＴＲ
ＯＬ１５にＤＭＡ転送要求（ＤＭＡＲＱ２）を出力する
。ＢＲＱＣＮＴＲＯＬ１５は、ＦＩＦＯ１６の出力する
アドレス及びＲ／Ｗ信号と、ＤＭＡＣ１４の出力するア
ドレス及びＲ／Ｗ信号が所定のヒット条件を満足してい
るときか、またはＦＩＦＯ１６が空である場合に、許可
信号（ＤＭＡＡＣＫ２）をＤＭＡＣ１４に出力する。 なお、図中＊１は、ＦＩＦＯ内に有効データが格納され
ていないことを示し、＊２は、ＦＩＦＯ内に有効データ
が格納されており、かつ表１に示す条件を満足した場合
はＤＭＡＡＣＫ２を返し、それ以外は、＊３のミスヒッ
トの処理に入ることを示す。また、＊３は、ミスヒット
とは、＊１、＊２以外の条件で発生することを示す。
データを図３に示すＭＭ３に格納するまでのシステムの
シーケンスチャートを示したものである。まず、回線か
らデータを受信すると、ＴＲＣ１１は図２に示したＴＲ
ＣＦＩＦＯ１３にデータを格納し、８ビットだけＴＲＣ
ＦＩＦＯ１３に貯った時点で、ＤＭＡＣ１４に転送要求
（ＤＭＡＲＱ１）を出力する。ＤＭＡＣ１４は、ＴＲＣ
１１からデータ転送要求を受信すると、ＢＲＱＣＮＴＲ
ＯＬ１５にＤＭＡ転送要求（ＤＭＡＲＱ２）を出力する
。ＢＲＱＣＮＴＲＯＬ１５は、ＦＩＦＯ１６の出力する
アドレス及びＲ／Ｗ信号と、ＤＭＡＣ１４の出力するア
ドレス及びＲ／Ｗ信号が所定のヒット条件を満足してい
るときか、またはＦＩＦＯ１６が空である場合に、許可
信号（ＤＭＡＡＣＫ２）をＤＭＡＣ１４に出力する。 なお、図中＊１は、ＦＩＦＯ内に有効データが格納され
ていないことを示し、＊２は、ＦＩＦＯ内に有効データ
が格納されており、かつ表１に示す条件を満足した場合
はＤＭＡＡＣＫ２を返し、それ以外は、＊３のミスヒッ
トの処理に入ることを示す。また、＊３は、ミスヒット
とは、＊１、＊２以外の条件で発生することを示す。
【００１０】図７にＦＩＦＯヒット条件説明図を示す。
図において、図の左半分は一つ前のアドレスの下位３ビ
ット、右半分はアクセスアドレスの下位３ビットを表し
ている。ここで、まず、ヒットする前提条件としては、
図示しないアドレスのＡ３以上の上位ビットは全て一致
していることと、Ｒ／Ｗが一致していることが必要とな
る。さらに、図のＮｏ．１からＮｏ．７のいずれかの条
件が揃えばヒットなる。即ち、このヒット条件はアクセ
スアドレスが８バイト分インクリメントされ、８バイト
のデータが格納されたかどうかの判断基準となる。従っ
て、ＦＩＦＯ１６に８バイト分のデータが格納されると
ミスヒットとなる。
ット、右半分はアクセスアドレスの下位３ビットを表し
ている。ここで、まず、ヒットする前提条件としては、
図示しないアドレスのＡ３以上の上位ビットは全て一致
していることと、Ｒ／Ｗが一致していることが必要とな
る。さらに、図のＮｏ．１からＮｏ．７のいずれかの条
件が揃えばヒットなる。即ち、このヒット条件はアクセ
スアドレスが８バイト分インクリメントされ、８バイト
のデータが格納されたかどうかの判断基準となる。従っ
て、ＦＩＦＯ１６に８バイト分のデータが格納されると
ミスヒットとなる。
【００１１】ＤＭＡＣ１４は、ＢＲＱＣＮＴＲＯＬ１５
から許可信号（ＤＭＡＡＣＫ２）を受信すると、ＴＲＣ
１１中のＴＲＣＦＩＦＯから１バイトだけＦＩＦＯ１６
にデータを転送する。この時ＴＲＣＦＩＦＯにデータが
まだ格納されている場合には、ＴＲＣ１１は、ＤＭＡ転
送要求（ＤＭＡＲＱ１）を再びアクティブにする。こう
して、先に説明したバースト転送を行い、ＤＭＡＣ１４
は、ＦＩＦＯ１６が空でなく、上記条件がヒットする限
りＴＲＣＦＩＦＯ１３のデータをＦＩＦＯ１６に格納す
る。
から許可信号（ＤＭＡＡＣＫ２）を受信すると、ＴＲＣ
１１中のＴＲＣＦＩＦＯから１バイトだけＦＩＦＯ１６
にデータを転送する。この時ＴＲＣＦＩＦＯにデータが
まだ格納されている場合には、ＴＲＣ１１は、ＤＭＡ転
送要求（ＤＭＡＲＱ１）を再びアクティブにする。こう
して、先に説明したバースト転送を行い、ＤＭＡＣ１４
は、ＦＩＦＯ１６が空でなく、上記条件がヒットする限
りＴＲＣＦＩＦＯ１３のデータをＦＩＦＯ１６に格納す
る。
【００１２】その後、ＤＭＡＣ１４からのＤＭＡ転送要
求（ＤＭＡＲＱ２）が、ＢＲＱＣＮＴＲＯＬ１５でミス
ヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は、システム
バスに対しバス使用要求信号（ＢＲＱ）を出力する。Ｓ
ＣＴＬ５は、システムバス使用要求信号の調停を行い、
バス使用許可信号（ＢＡＣＫ）をアクティブにする。Ｂ
ＲＱＣＮＴＲＯＬ１５は、バス使用許可信号（ＢＡＣＫ
）を受信すると、ＦＩＦＯ１６内のデータをＭＭ３に転
送する。転送後、ＢＲＱＣＮＴＲＯＬ１５はＤＭＡＣ１
４に対し許可信号（ＤＭＡＡＣＫ２）を出力する。この
とき、ＦＩＦＯ１６は空となる。そこでＤＭＡＣ１４は
、再びＴＲＣＦＩＦＯ１３のデータをＦＩＦＯ１６に転
送する。以上の要領で、システムバスを使用したデータ
転送が行われていた。
求（ＤＭＡＲＱ２）が、ＢＲＱＣＮＴＲＯＬ１５でミス
ヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は、システム
バスに対しバス使用要求信号（ＢＲＱ）を出力する。Ｓ
ＣＴＬ５は、システムバス使用要求信号の調停を行い、
バス使用許可信号（ＢＡＣＫ）をアクティブにする。Ｂ
ＲＱＣＮＴＲＯＬ１５は、バス使用許可信号（ＢＡＣＫ
）を受信すると、ＦＩＦＯ１６内のデータをＭＭ３に転
送する。転送後、ＢＲＱＣＮＴＲＯＬ１５はＤＭＡＣ１
４に対し許可信号（ＤＭＡＡＣＫ２）を出力する。この
とき、ＦＩＦＯ１６は空となる。そこでＤＭＡＣ１４は
、再びＴＲＣＦＩＦＯ１３のデータをＦＩＦＯ１６に転
送する。以上の要領で、システムバスを使用したデータ
転送が行われていた。
【００１３】
【発明が解決しようとする課題】ところで、図２に示す
モジュール４に対し送受信の起動がかかり、モジュール
４がシステムバス１に対しバス使用要求信号（ＢＲＱ）
をアクティブにした時、システムバス１のトラフィック
量が多いと、ＴＲＣ１１のＴＲＣＦＩＦＯ１３にデータ
が蓄積される。図８に、従来システムのシステムバス使
用タイムチャートを示す。図（ａ）に示すように、シス
テムバスのバスサイクルは周期Ｔで動作するものとする
。ここで図（ｂ）に示すように、システムバス上のトラ
フィック量が多いと、ＴＲＣ１１が８バイト送信処理を
行うと、その後例えば３バスサイクルの間はシステムバ
スが他のＩ／Ｏに割り当てられる。この間、ＴＲＣＦＩ
ＦＯ１３には通信データが蓄積され、次に再びシステム
バスの使用許可を受けて８バイト分のデータを受信する
処理を行う。
モジュール４に対し送受信の起動がかかり、モジュール
４がシステムバス１に対しバス使用要求信号（ＢＲＱ）
をアクティブにした時、システムバス１のトラフィック
量が多いと、ＴＲＣ１１のＴＲＣＦＩＦＯ１３にデータ
が蓄積される。図８に、従来システムのシステムバス使
用タイムチャートを示す。図（ａ）に示すように、シス
テムバスのバスサイクルは周期Ｔで動作するものとする
。ここで図（ｂ）に示すように、システムバス上のトラ
フィック量が多いと、ＴＲＣ１１が８バイト送信処理を
行うと、その後例えば３バスサイクルの間はシステムバ
スが他のＩ／Ｏに割り当てられる。この間、ＴＲＣＦＩ
ＦＯ１３には通信データが蓄積され、次に再びシステム
バスの使用許可を受けて８バイト分のデータを受信する
処理を行う。
【００１４】一方、図（ｃ）に示すようにシステムバス
上のトラフィック量が少ないと、ＴＲＣ１１がシステム
バス１に対しバス使用要求信号をアクティブにした時、
ＴＲＣＦＩＦＯ１３にデータが蓄えられる十分なインタ
バルが生じないままに使用許可がされる。従って、送信
データの転送と受信データの転送が短い周期で発生し、
バスがＴＲＣ１１により高い占有率で占有されてしまう
。他のＩ／Ｏのシステムバス使用要求が少ない場合は良
いが、再び他のＩ／Ｏの要求が増加すると、他のＩ／Ｏ
に対する使用許可のタイミングが遅れ、他のＩ／Ｏにオ
ーバーラン／アンダーランが発生する。他のＩ／Ｏの要
求が増加すればモジュール４に対する使用許可の間隔が
次第に広がり再び図８（ｂ）に示す状態に戻るが、その
応答は遅いため、それまでに他のＩ／Ｏのオーバーラン
／アンダーランが発生し得る。しかも、図８（ｃ）のよ
うな小量ずつのデータ転送は、システムバスの使用効率
を著しく低下させてしまう。本発明は、以上述べた欠点
を解決し、オーバーラン／アンダーラン等を発生させな
い効率よいデータ転送システムを提供する事を目的とす
る。
上のトラフィック量が少ないと、ＴＲＣ１１がシステム
バス１に対しバス使用要求信号をアクティブにした時、
ＴＲＣＦＩＦＯ１３にデータが蓄えられる十分なインタ
バルが生じないままに使用許可がされる。従って、送信
データの転送と受信データの転送が短い周期で発生し、
バスがＴＲＣ１１により高い占有率で占有されてしまう
。他のＩ／Ｏのシステムバス使用要求が少ない場合は良
いが、再び他のＩ／Ｏの要求が増加すると、他のＩ／Ｏ
に対する使用許可のタイミングが遅れ、他のＩ／Ｏにオ
ーバーラン／アンダーランが発生する。他のＩ／Ｏの要
求が増加すればモジュール４に対する使用許可の間隔が
次第に広がり再び図８（ｂ）に示す状態に戻るが、その
応答は遅いため、それまでに他のＩ／Ｏのオーバーラン
／アンダーランが発生し得る。しかも、図８（ｃ）のよ
うな小量ずつのデータ転送は、システムバスの使用効率
を著しく低下させてしまう。本発明は、以上述べた欠点
を解決し、オーバーラン／アンダーラン等を発生させな
い効率よいデータ転送システムを提供する事を目的とす
る。
【００１５】
【課題を解決するための手段】本発明の第１発明は、複
数のモジュールがシステムバスに接続され、このシステ
ムバスを介してシステムコントローラに対しバス要求信
号を送出し、バス使用権を要求して、前記システムコン
トローラからシステムバスを介して使用許可を受信する
と、前記モジュールが前記システムバスを使用して相互
にデータ転送を行うシステムにおいて、前記各モジュー
ルには、システムバスを介して他モジュールが出力して
いるバス要求信号を受け入れるバス監視手段が設けられ
、このバス監視手段は、バス要求信号送出中のモジュー
ルの数を認識する要求数認識手段と、自モジュールが発
生するバス要求信号を遅延させるバス要求遅延手段とを
有し、このバス要求遅延手段は、バス要求信号送出中の
モジュールの数が増加したとき、前記遅延時間を長くす
るよう制御されることを特徴とするデータ転送システム
に関する。
数のモジュールがシステムバスに接続され、このシステ
ムバスを介してシステムコントローラに対しバス要求信
号を送出し、バス使用権を要求して、前記システムコン
トローラからシステムバスを介して使用許可を受信する
と、前記モジュールが前記システムバスを使用して相互
にデータ転送を行うシステムにおいて、前記各モジュー
ルには、システムバスを介して他モジュールが出力して
いるバス要求信号を受け入れるバス監視手段が設けられ
、このバス監視手段は、バス要求信号送出中のモジュー
ルの数を認識する要求数認識手段と、自モジュールが発
生するバス要求信号を遅延させるバス要求遅延手段とを
有し、このバス要求遅延手段は、バス要求信号送出中の
モジュールの数が増加したとき、前記遅延時間を長くす
るよう制御されることを特徴とするデータ転送システム
に関する。
【００１６】本発明の第２発明は、複数のモジュールが
システムバスに接続され、このシステムバスを介してシ
ステムコントローラに対しバス要求信号を送出し、バス
使用権を要求して、前記システムコントローラからシス
テムバスを介して使用許可を入力すると、前記モジュー
ルが前記システムバスを使用してデータ転送を行うシス
テムにおいて、自モジュールのデータ転送間隔を監視す
る要求間隔監視手段が設けられ、この要求間隔監視手段
は、自モジュールが発生するバス要求信号を遅延させる
バス要求遅延手段を有し、このバス要求遅延手段は、自
モジュールのデータ転送間隔が縮まったとき、前記遅延
時間を長くするよう制御されることを特徴とするデータ
転送システムに関する。
システムバスに接続され、このシステムバスを介してシ
ステムコントローラに対しバス要求信号を送出し、バス
使用権を要求して、前記システムコントローラからシス
テムバスを介して使用許可を入力すると、前記モジュー
ルが前記システムバスを使用してデータ転送を行うシス
テムにおいて、自モジュールのデータ転送間隔を監視す
る要求間隔監視手段が設けられ、この要求間隔監視手段
は、自モジュールが発生するバス要求信号を遅延させる
バス要求遅延手段を有し、このバス要求遅延手段は、自
モジュールのデータ転送間隔が縮まったとき、前記遅延
時間を長くするよう制御されることを特徴とするデータ
転送システムに関する。
【００１７】本発明の第３発明は、複数のモジュールが
システムバスに接続され、このシステムバスを介してシ
ステムコントローラに対しバス要求信号を送出し、バス
使用権を要求して、前記システムコントローラからシス
テムバスを介して使用許可を受信すると、前記モジュー
ルが前記システムバスを使用して相互にデータ転送を行
うシステムにおいて、前記各モジュールには、システム
バスを介して他モジュールが出力しているバス要求信号
を受け入れるバス監視手段が設けられ、このバス監視手
段は、バス要求信号送出中のモジュールの数を認識する
要求数認識手段と、自モジュールが発生するバス要求信
号を遅延させるバス要求遅延手段を有し、このバス要求
遅延手段は、バス要求信号送出中のモジュールの数が増
加したとき、前記遅延時間を長くするよう制御され、自
モジュールのデータ転送間隔が縮まったとき、前記遅延
時間を長くするよう制御されることを特徴とするデータ
転送システムに関する。
システムバスに接続され、このシステムバスを介してシ
ステムコントローラに対しバス要求信号を送出し、バス
使用権を要求して、前記システムコントローラからシス
テムバスを介して使用許可を受信すると、前記モジュー
ルが前記システムバスを使用して相互にデータ転送を行
うシステムにおいて、前記各モジュールには、システム
バスを介して他モジュールが出力しているバス要求信号
を受け入れるバス監視手段が設けられ、このバス監視手
段は、バス要求信号送出中のモジュールの数を認識する
要求数認識手段と、自モジュールが発生するバス要求信
号を遅延させるバス要求遅延手段を有し、このバス要求
遅延手段は、バス要求信号送出中のモジュールの数が増
加したとき、前記遅延時間を長くするよう制御され、自
モジュールのデータ転送間隔が縮まったとき、前記遅延
時間を長くするよう制御されることを特徴とするデータ
転送システムに関する。
【００１８】
【作用】モジュールに設けられたバス監視手段は、シス
テムバスに対する全モジュールのバス要求信号を受け入
れて監視する。そして、ＴＲＣのデータ転送要求が多く
かつシステムバス上のトラフィックが増加したとき、Ｔ
ＲＣのデータ転送要求を遅延させる。これにより、ＴＲ
Ｃのシステムバス占有率が低下し、他のモジュールのシ
ステムバス使用が容易になりオーバーラン／アンダーラ
ンを防止できる。
テムバスに対する全モジュールのバス要求信号を受け入
れて監視する。そして、ＴＲＣのデータ転送要求が多く
かつシステムバス上のトラフィックが増加したとき、Ｔ
ＲＣのデータ転送要求を遅延させる。これにより、ＴＲ
Ｃのシステムバス占有率が低下し、他のモジュールのシ
ステムバス使用が容易になりオーバーラン／アンダーラ
ンを防止できる。
【００１９】
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明の第１発明の実施例を示すデータ
システムブロック図である。図のシステムは、システム
バス１に対し、図中のモジュール２０を含む、多数のモ
ジュールが接続され、例えば先に図３で示したような計
算機システムを構成している。そのシステムコントロー
ラ５やモジュール２０中のＴＲＣ（制御部）１１等を含
む主要ブロックは、既に図２を用いて説明したものと同
じである。従って、同一部分には同一符号を付し、重復
する説明は省略する。
明する。図１は本発明の第１発明の実施例を示すデータ
システムブロック図である。図のシステムは、システム
バス１に対し、図中のモジュール２０を含む、多数のモ
ジュールが接続され、例えば先に図３で示したような計
算機システムを構成している。そのシステムコントロー
ラ５やモジュール２０中のＴＲＣ（制御部）１１等を含
む主要ブロックは、既に図２を用いて説明したものと同
じである。従って、同一部分には同一符号を付し、重復
する説明は省略する。
【００２０】ここで、本発明のシステムにおいては、こ
のモジュール２０にバス（ＢＵＳ）監視手段２１とアン
ドゲート２２とが新たに設けられている。このＢＵＳ監
視手段２１は、システムバス１中の全モジュールのバス
要求信号を受け入れ、アンドゲート２２に、ＢＲＱＥＮ
Ｂを出力する構成とされている。また、アンドゲート２
２は、さらにＢＲＱＣＮＴＲＯＬ１５からＴＲＣＢＲＱ
を受け入れてその論理積出力をＢＵＳＩＮＦ１７に向け
出力する構成とされている。ＢＲＱＣＮＴＲＯＬ１５の
出力するＴＲＣＢＲＱはＢＵＳ監視手段２１にも入力す
る。
のモジュール２０にバス（ＢＵＳ）監視手段２１とアン
ドゲート２２とが新たに設けられている。このＢＵＳ監
視手段２１は、システムバス１中の全モジュールのバス
要求信号を受け入れ、アンドゲート２２に、ＢＲＱＥＮ
Ｂを出力する構成とされている。また、アンドゲート２
２は、さらにＢＲＱＣＮＴＲＯＬ１５からＴＲＣＢＲＱ
を受け入れてその論理積出力をＢＵＳＩＮＦ１７に向け
出力する構成とされている。ＢＲＱＣＮＴＲＯＬ１５の
出力するＴＲＣＢＲＱはＢＵＳ監視手段２１にも入力す
る。
【００２１】図９は、ＢＵＳ監視手段２１の内部ブロッ
クである。ＢＵＳ監視手段２１は、システムバス上の各
Ｉ／Ｏからのシステムバス要求信号ＢＲＱ１〜ｎを入力
に受け入れるデータフリップフロップ（ＤＦ／Ｆ）２１
−１と、システムバスサイクルに同期され、１バスサイ
クルに１パルスから成るＢＵＳＣＹＣ信号を出力するシ
ステムバスサイクルタイミング生成回路２１−３と、Ｂ
ＵＳＣＹＣ信号でサンプルされたデータをＤＦ／Ｆ２１
−１からアドレスに受け入れるＲＯＭ２１−２を備えて
いる。ＲＯＭ２１−２のデータ出力はカウンタ２１−７
のデータ入力に接続されている。カウンタ２１−７は、
ＪＫＦ／Ｆ２１−８から出力されるＢＲＱＥＮＢ信号の
インバート信号でリセットされ、ＮＡＮＤゲート２１−
４の出力でデータ入力の値がローディングされる構成と
なっている。実施例において、上記ＤＦ／Ｆは要求数認
識手段、カウンタ２１−７はバス要求遅延手段を構成し
ている。
クである。ＢＵＳ監視手段２１は、システムバス上の各
Ｉ／Ｏからのシステムバス要求信号ＢＲＱ１〜ｎを入力
に受け入れるデータフリップフロップ（ＤＦ／Ｆ）２１
−１と、システムバスサイクルに同期され、１バスサイ
クルに１パルスから成るＢＵＳＣＹＣ信号を出力するシ
ステムバスサイクルタイミング生成回路２１−３と、Ｂ
ＵＳＣＹＣ信号でサンプルされたデータをＤＦ／Ｆ２１
−１からアドレスに受け入れるＲＯＭ２１−２を備えて
いる。ＲＯＭ２１−２のデータ出力はカウンタ２１−７
のデータ入力に接続されている。カウンタ２１−７は、
ＪＫＦ／Ｆ２１−８から出力されるＢＲＱＥＮＢ信号の
インバート信号でリセットされ、ＮＡＮＤゲート２１−
４の出力でデータ入力の値がローディングされる構成と
なっている。実施例において、上記ＤＦ／Ｆは要求数認
識手段、カウンタ２１−７はバス要求遅延手段を構成し
ている。
【００２２】ＮＡＮＤゲート２１−４には、ＡＮＤゲー
ト２１−６の出力と、ＢＵＳＣＹＣを反転するインバー
タ（ＮＯＴ）２１−５の出力が入力するよう結線されて
いる。ＡＮＤゲート２１−６はＴＲＣＢＲＣとＪＫＦ／
Ｆ２１−８のインバート出力の論理積をとるゲートであ
る。また、カウンタ２１−７は、ＢＵＳＣＹＣ信号の立
ち上がりエッジでカウントアップされて、最大カウント
となるとＢＲＱＳＥＴ信号を出力する構成となっている
。ＢＲＱＳＥＴ信号は、ＪＫＦ／Ｆ２１−８のＪ入力側
に入力される。ＪＫＦ／Ｆ２１−８は、Ｊ入力がアクテ
ィブになるとＢＵＳＣＹＣの立ち上がりでＢＲＱＥＮＢ
をアクティブにする構成となっている。ＪＫＦ／Ｆ２１
−８は、図１のモジュール２０中のＢＲＱＣＮＴＲＯＬ
１５の出力するＴＲＣＢＲＱ信号がインアクティブとな
る事によりリセットされる構成とされている。
ト２１−６の出力と、ＢＵＳＣＹＣを反転するインバー
タ（ＮＯＴ）２１−５の出力が入力するよう結線されて
いる。ＡＮＤゲート２１−６はＴＲＣＢＲＣとＪＫＦ／
Ｆ２１−８のインバート出力の論理積をとるゲートであ
る。また、カウンタ２１−７は、ＢＵＳＣＹＣ信号の立
ち上がりエッジでカウントアップされて、最大カウント
となるとＢＲＱＳＥＴ信号を出力する構成となっている
。ＢＲＱＳＥＴ信号は、ＪＫＦ／Ｆ２１−８のＪ入力側
に入力される。ＪＫＦ／Ｆ２１−８は、Ｊ入力がアクテ
ィブになるとＢＵＳＣＹＣの立ち上がりでＢＲＱＥＮＢ
をアクティブにする構成となっている。ＪＫＦ／Ｆ２１
−８は、図１のモジュール２０中のＢＲＱＣＮＴＲＯＬ
１５の出力するＴＲＣＢＲＱ信号がインアクティブとな
る事によりリセットされる構成とされている。
【００２３】図１０には、図９に示したＲＯＭ２１−２
に格納されているデータを示す。ここには、システムバ
スから入力するＢＲＱの数によりＢＲＱＥＮＢ信号の発
生間隔が決定される様なデータが格納されている。即ち
、アドレスＡＯ〜ＡＮにバス要求信号ＢＲＱ１〜ＢＲＱ
ｎが入力すると、バス要求信号数が減少するほどＢＲＱ
ＥＮＢ発生間隔が長くなるよう設定されたデータＡ〜Ｚ
のいずれれかが出力される構成とされている。
に格納されているデータを示す。ここには、システムバ
スから入力するＢＲＱの数によりＢＲＱＥＮＢ信号の発
生間隔が決定される様なデータが格納されている。即ち
、アドレスＡＯ〜ＡＮにバス要求信号ＢＲＱ１〜ＢＲＱ
ｎが入力すると、バス要求信号数が減少するほどＢＲＱ
ＥＮＢ発生間隔が長くなるよう設定されたデータＡ〜Ｚ
のいずれれかが出力される構成とされている。
【００２４】以下、本発明のシステムの動作を説明する
。図１１は、図１に示すモジュール２０が回線１２から
データを受信した場合のシステムのシーケンスチャート
を示したものである。また、図１２は、システムバス使
用タイムチャートを示すものである。まず、回線１２か
らデータを受信しＴＲＣ１１がＦＩＦＯ１６にデータを
格納するまでのシーケンスは、図６で説明した従来方式
と同様である。従って、図１１にはその部分の図示を省
略した。しかし、本発明では、ＢＲＱＣＮＴＲＯＬ１５
がミスヒットした場合の図１１の＊３以下の動作が従来
と異なる。
。図１１は、図１に示すモジュール２０が回線１２から
データを受信した場合のシステムのシーケンスチャート
を示したものである。また、図１２は、システムバス使
用タイムチャートを示すものである。まず、回線１２か
らデータを受信しＴＲＣ１１がＦＩＦＯ１６にデータを
格納するまでのシーケンスは、図６で説明した従来方式
と同様である。従って、図１１にはその部分の図示を省
略した。しかし、本発明では、ＢＲＱＣＮＴＲＯＬ１５
がミスヒットした場合の図１１の＊３以下の動作が従来
と異なる。
【００２５】本発明において、ＢＲＱＣＮＴＲＯＬ１５
がミスヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は、Ｔ
ＲＣＢＲＱをアクティブにする。ＴＲＣＢＲＱがアクテ
ィブになると、ＢＵＳ監視手段２１は、システムバス使
用要求信号線のアクティブ本数に対応したカウンタのカ
ウント値を図９のＲＯＭ２１−２から読み出し、カウン
タ２１−７にローディングし、カウントを開始する。カ
ウントアップでＢＲＱＳＥＴ信号が図９のカウンタ２１
−７より出力され、ＪＫＦ／ＦからＢＲＱＥＮＢ信号が
アクティブになる。ＢＲＱＥＮＢ信号がアクティブにな
ると図１に示すアンドゲート２２とＢＵＳＩＮＦ１７を
介してシステムバスに対しＢＲＱが出力される。これは
、即ちＢＲＱがシステムバス上のトラフィック数に応じ
て遅延させられている事を示す。ＢＵＳ監視手段２１内
のカウンタ２１−７がカウント中、図１に示すＴＲＣＦ
ＩＦＯ１３には、受信データが蓄積されていく。
がミスヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は、Ｔ
ＲＣＢＲＱをアクティブにする。ＴＲＣＢＲＱがアクテ
ィブになると、ＢＵＳ監視手段２１は、システムバス使
用要求信号線のアクティブ本数に対応したカウンタのカ
ウント値を図９のＲＯＭ２１−２から読み出し、カウン
タ２１−７にローディングし、カウントを開始する。カ
ウントアップでＢＲＱＳＥＴ信号が図９のカウンタ２１
−７より出力され、ＪＫＦ／ＦからＢＲＱＥＮＢ信号が
アクティブになる。ＢＲＱＥＮＢ信号がアクティブにな
ると図１に示すアンドゲート２２とＢＵＳＩＮＦ１７を
介してシステムバスに対しＢＲＱが出力される。これは
、即ちＢＲＱがシステムバス上のトラフィック数に応じ
て遅延させられている事を示す。ＢＵＳ監視手段２１内
のカウンタ２１−７がカウント中、図１に示すＴＲＣＦ
ＩＦＯ１３には、受信データが蓄積されていく。
【００２６】図１１においてＢＲＱを受信したＳＣＴＬ
５は、システムバス上のバスアクセス要求の調停後ＢＡ
ＣＫ信号を出力する。ＢＡＣＫ信号を受信するとＢＲＱ
ＣＮＴＲＯＬ１５は、ＦＩＦＯ１６に格納されている受
信データをＭＭ３にデータ転送するよう指示する。デー
タ転送後ＢＲＱＣＮＴＲＯＬ１５は、ＤＭＡＣ１４にＤ
ＭＡＡＣＫ２を出力する。ＤＭＡＣ１４は、ＤＭＡＡＣ
Ｋ２の受信により図１に示すＴＲＣＦＩＦＯ１３からＦ
ＩＦＯ１６にデータを転送する。その後はこのデータ転
送が８バイト分繰り返される。以上が本発明における回
線１２からデータを受信した場合の動作である。送信時
においても受信と同様のシーケンスで動作する。
５は、システムバス上のバスアクセス要求の調停後ＢＡ
ＣＫ信号を出力する。ＢＡＣＫ信号を受信するとＢＲＱ
ＣＮＴＲＯＬ１５は、ＦＩＦＯ１６に格納されている受
信データをＭＭ３にデータ転送するよう指示する。デー
タ転送後ＢＲＱＣＮＴＲＯＬ１５は、ＤＭＡＣ１４にＤ
ＭＡＡＣＫ２を出力する。ＤＭＡＣ１４は、ＤＭＡＡＣ
Ｋ２の受信により図１に示すＴＲＣＦＩＦＯ１３からＦ
ＩＦＯ１６にデータを転送する。その後はこのデータ転
送が８バイト分繰り返される。以上が本発明における回
線１２からデータを受信した場合の動作である。送信時
においても受信と同様のシーケンスで動作する。
【００２７】この実施例によるとシステムバスは図１２
に示すようなタイミングで使用される。図１２において
（ａ）のＣＡＳＥ−Ａは、ＴＲＣからのデータ転送要求
が少ないためにＴＲＣのデータ転送のシステムバス上で
の専有率が少ない例を示す。これは、従来方式において
も同様である。（ｂ）のＣＡＳＥ−Ｂにおいては、ＴＲ
Ｃからのデータ転送要求が多くかつシステムバス上のト
ラフィックが少ない場合を示している。これはシステム
バス上のトラフィックが少ない為、システムバスへのデ
ータ転送要求の遅延時間が小さくＴＲＣの転送間隔（イ
ンターバルＢ）が小さい例を示している。インターバル
Ｂが小さいと、図１のＴＲＣＦＩＦＯ１３に蓄積される
データ量が少なくＦＩＦＯ１６がミスヒットする確率が
増大し、システムバスに対するＴＲＣのデータ転送割合
が比較的多くなる。しかし、システムバス上のトラフィ
ックが少ない為に、他Ｉ／Ｏがオーバーラン／アンダー
ランになる事は無い。
に示すようなタイミングで使用される。図１２において
（ａ）のＣＡＳＥ−Ａは、ＴＲＣからのデータ転送要求
が少ないためにＴＲＣのデータ転送のシステムバス上で
の専有率が少ない例を示す。これは、従来方式において
も同様である。（ｂ）のＣＡＳＥ−Ｂにおいては、ＴＲ
Ｃからのデータ転送要求が多くかつシステムバス上のト
ラフィックが少ない場合を示している。これはシステム
バス上のトラフィックが少ない為、システムバスへのデ
ータ転送要求の遅延時間が小さくＴＲＣの転送間隔（イ
ンターバルＢ）が小さい例を示している。インターバル
Ｂが小さいと、図１のＴＲＣＦＩＦＯ１３に蓄積される
データ量が少なくＦＩＦＯ１６がミスヒットする確率が
増大し、システムバスに対するＴＲＣのデータ転送割合
が比較的多くなる。しかし、システムバス上のトラフィ
ックが少ない為に、他Ｉ／Ｏがオーバーラン／アンダー
ランになる事は無い。
【００２８】（ｃ）のＣＡＳＥ−Ｃは、ＴＲＣからのデ
ータ転送要求が多くかつシステムバス上のトラフィック
が多い場合を示している。従来方式では、システムバス
上のトラフィック量が変化しても、ＴＲＣがその変化に
追従できず、システムバスに対するアクセス回数を変化
させるまでに時間がかかり、他Ｉ／Ｏがオーバーラン／
アンダーランとなってしまっていた。本実施例によれば
、ＣＡＳＥ−ＣにおいてＢＵＳ監視手段２１によりシス
テムバスを監視し、トラフィック量が増大するとただち
にＴＲＣのデータ転送割合を制限する。これによりイン
ターバルＣが十分長く設定されシステムバスの占有率が
低下し、他Ｉ／Ｏがオーバーラン／アンダーランになる
事は無くなる。なお、図中＊印は他Ｉ／Ｏによりシステ
ムバスが使用されている状態を示す。
ータ転送要求が多くかつシステムバス上のトラフィック
が多い場合を示している。従来方式では、システムバス
上のトラフィック量が変化しても、ＴＲＣがその変化に
追従できず、システムバスに対するアクセス回数を変化
させるまでに時間がかかり、他Ｉ／Ｏがオーバーラン／
アンダーランとなってしまっていた。本実施例によれば
、ＣＡＳＥ−ＣにおいてＢＵＳ監視手段２１によりシス
テムバスを監視し、トラフィック量が増大するとただち
にＴＲＣのデータ転送割合を制限する。これによりイン
ターバルＣが十分長く設定されシステムバスの占有率が
低下し、他Ｉ／Ｏがオーバーラン／アンダーランになる
事は無くなる。なお、図中＊印は他Ｉ／Ｏによりシステ
ムバスが使用されている状態を示す。
【００２９】また、図９のカウンタ２１−７がカウント
アップ中に図１のＴＲＣＦＩＦＯ１３にデータが蓄積さ
れるので、ＢＲＱＣＮＴＲＯＬ１５でのミスヒットの確
率も低下する。即ち、ＴＲＣＦＩＦＯ１３にデータが蓄
積されていると、ＤＭＡＣ１４は連続してＤＭＡＲＱを
出力する為、受信データ転送中の送信データ転送やその
逆が発生しずらくなる。従ってデータがまとめて送受信
され、転送効率も良くなる。なお、図１２（ｄ）のＣＡ
ＳＥ−ＤはＣＡＳＥ−ＢからＣＡＳＥ−Ｃへ移行する動
作を示し、本発明のシステムではこの応答が速い。
アップ中に図１のＴＲＣＦＩＦＯ１３にデータが蓄積さ
れるので、ＢＲＱＣＮＴＲＯＬ１５でのミスヒットの確
率も低下する。即ち、ＴＲＣＦＩＦＯ１３にデータが蓄
積されていると、ＤＭＡＣ１４は連続してＤＭＡＲＱを
出力する為、受信データ転送中の送信データ転送やその
逆が発生しずらくなる。従ってデータがまとめて送受信
され、転送効率も良くなる。なお、図１２（ｄ）のＣＡ
ＳＥ−ＤはＣＡＳＥ−ＢからＣＡＳＥ−Ｃへ移行する動
作を示し、本発明のシステムではこの応答が速い。
【００３０】以上説明したように、この実施例によれば
、システムバスのトラフィック量の変化により、データ
転送間隔を調整して他Ｉ／Ｏがオーバーラン／アンダー
ランを発生するのを防止する事が可能となる。なお、図
９のＲＯＭ２１−２に格納するカウンタ２１−７のため
のカウント値は、回線速度によって図１のＴＲＣＦＩＦ
Ｏ１３にデータが蓄積されるまでの時間が変わるので、
回線速度、ＴＲＣＦＩＦＯ１３の容量等により定まる各
モジュールの属性により決定する必要がある。
、システムバスのトラフィック量の変化により、データ
転送間隔を調整して他Ｉ／Ｏがオーバーラン／アンダー
ランを発生するのを防止する事が可能となる。なお、図
９のＲＯＭ２１−２に格納するカウンタ２１−７のため
のカウント値は、回線速度によって図１のＴＲＣＦＩＦ
Ｏ１３にデータが蓄積されるまでの時間が変わるので、
回線速度、ＴＲＣＦＩＦＯ１３の容量等により定まる各
モジュールの属性により決定する必要がある。
【００３１】次に、本発明の第２発明について説明する
。図１３は、第２発明を示す実施例のブロック図である
。図のシステムは、大部分図１と同一で、ＴＲＣ監視手
段３１以外のブロックについては、重複する説明を省略
する。このＴＲＣ監視手段３１は、アンドゲート２２に
ＢＲＱＥＮＢを出力する一方、ＢＲＱＣＮＴＲＯＬ１５
からＴＲＣＢＲＱを受け入れ、ＴＲＣ１１からＴＲＣＣ
ＬＫを受け入れる構成とされている。
。図１３は、第２発明を示す実施例のブロック図である
。図のシステムは、大部分図１と同一で、ＴＲＣ監視手
段３１以外のブロックについては、重複する説明を省略
する。このＴＲＣ監視手段３１は、アンドゲート２２に
ＢＲＱＥＮＢを出力する一方、ＢＲＱＣＮＴＲＯＬ１５
からＴＲＣＢＲＱを受け入れ、ＴＲＣ１１からＴＲＣＣ
ＬＫを受け入れる構成とされている。
【００３２】図１４は、ＴＲＣ監視手段３１の内部ブロ
ック図を示している。ＴＲＣ監視手段３１は、本発明の
第２発明の要求間隔監視手段を構成し、ＴＲＣ１１の回
線速度を決定するクロック（ＴＲＣＣＬＫ）をカウンタ
３１−１のクロック入力用端子に受け入れる。図９にお
いて説明したと同様のシステムバスサイクルタイミング
生成回路３１−２のＢＵＳＣＹＣ出力は、ＪＫＦ／Ｆ３
１−３のクロックに入力され、カウンタ３１−１の出力
であるＢＲＱＳＥＴ信号をサンプルする構成となってい
る。カウンタ３１−１及びＪＫＦ／Ｆ３１−３のリセッ
ト入力には、図１３のＢＲＱＣＮＴＲＯＬ１５の出力す
るＴＲＣＢＲＱが入力するよう接続されている。これに
より、ＪＫＦ／Ｆ３１−３の出力するＢＲＱＥＮＢ信号
がアクティブになると、図１３のＢＲＱＣＮＴＲＯＬ１
５から出力されているＴＲＣＢＲＱ信号がアンドゲート
２２を通ってＢＲＱとしてシステムバス１に出力される
構成となっている。
ック図を示している。ＴＲＣ監視手段３１は、本発明の
第２発明の要求間隔監視手段を構成し、ＴＲＣ１１の回
線速度を決定するクロック（ＴＲＣＣＬＫ）をカウンタ
３１−１のクロック入力用端子に受け入れる。図９にお
いて説明したと同様のシステムバスサイクルタイミング
生成回路３１−２のＢＵＳＣＹＣ出力は、ＪＫＦ／Ｆ３
１−３のクロックに入力され、カウンタ３１−１の出力
であるＢＲＱＳＥＴ信号をサンプルする構成となってい
る。カウンタ３１−１及びＪＫＦ／Ｆ３１−３のリセッ
ト入力には、図１３のＢＲＱＣＮＴＲＯＬ１５の出力す
るＴＲＣＢＲＱが入力するよう接続されている。これに
より、ＪＫＦ／Ｆ３１−３の出力するＢＲＱＥＮＢ信号
がアクティブになると、図１３のＢＲＱＣＮＴＲＯＬ１
５から出力されているＴＲＣＢＲＱ信号がアンドゲート
２２を通ってＢＲＱとしてシステムバス１に出力される
構成となっている。
【００３３】図１５は図１３の回線１２からモジュール
３０がデータを受信した場合の動作シーケンスを示した
ものである。また、図１６はそのシステムバス使用タイ
ムチャートを示すものである。ＴＲＣ１１が回線からデ
ータを受信してＦＩＦＯ１６にデータを格納するまでの
シーケンスは従来方式と同様であり、その部分の図示を
省略した。図１５において、ＢＲＱＣＮＴＲＯＬ１５が
＊３でミスヒットした場合の動作が従来方式と異なる。
３０がデータを受信した場合の動作シーケンスを示した
ものである。また、図１６はそのシステムバス使用タイ
ムチャートを示すものである。ＴＲＣ１１が回線からデ
ータを受信してＦＩＦＯ１６にデータを格納するまでの
シーケンスは従来方式と同様であり、その部分の図示を
省略した。図１５において、ＢＲＱＣＮＴＲＯＬ１５が
＊３でミスヒットした場合の動作が従来方式と異なる。
【００３４】この実施例において、ＢＲＱＣＮＴＲＯＬ
１５がミスヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は
、ＴＲＣＢＲＱをアクティブにする。ＴＲＣＢＲＱがア
クティブになると、ＴＲＣ監視手段３１は、図１４のカ
ウンタ３１−１のカウントを開始する。カウンタ３１−
１は図１３のＴＲＣＦＩＦＯ１３の容量とシステムバス
の使用効率によりシステムにより任意に設定されるカウ
ント値を、ＴＲＣＢＲＱがアクティブになると自動的に
ローディングしカウントを開始する。カウンタ３１−１
はカウントアップするとＢＲＱＳＥＴ信号をアクティブ
にする。ＢＲＱＥＮＢ信号がアクティブになると図１５
に示すようにシステムバスに対しＢＲＱが出力される。
１５がミスヒットした場合、ＢＲＱＣＮＴＲＯＬ１５は
、ＴＲＣＢＲＱをアクティブにする。ＴＲＣＢＲＱがア
クティブになると、ＴＲＣ監視手段３１は、図１４のカ
ウンタ３１−１のカウントを開始する。カウンタ３１−
１は図１３のＴＲＣＦＩＦＯ１３の容量とシステムバス
の使用効率によりシステムにより任意に設定されるカウ
ント値を、ＴＲＣＢＲＱがアクティブになると自動的に
ローディングしカウントを開始する。カウンタ３１−１
はカウントアップするとＢＲＱＳＥＴ信号をアクティブ
にする。ＢＲＱＥＮＢ信号がアクティブになると図１５
に示すようにシステムバスに対しＢＲＱが出力される。
【００３５】図１４に示すＴＲＣ監視手段３１内のカウ
ンタ３１−１がカウント中、図１３のＴＲＣＦＩＦＯ１
３には、受信データが蓄積されていく。ＢＲＱを受信し
たＳＣＴＬ５はシステムバス上のバスアクセス要求の調
停後図１５に示すようにＢＡＣＫ信号を出力する。ＢＡ
ＣＫ信号を受信するとＢＲＱＣＮＴＲＯＬ１５は、ＦＩ
ＦＯ１６に格納されている受信データをＭＭ３に転送す
る指示を行う。データ転送後ＢＲＱＣＮＴＲＯＬ１５は
、ＤＭＡＣ１４にＤＭＡＡＣＫ２を出力する。ＤＭＡＣ
１４は、ＤＭＡＡＣＫ２受信により図１３のＴＲＣＦＩ
ＦＯ１３からＦＩＦＯ１６にデータ転送する。
ンタ３１−１がカウント中、図１３のＴＲＣＦＩＦＯ１
３には、受信データが蓄積されていく。ＢＲＱを受信し
たＳＣＴＬ５はシステムバス上のバスアクセス要求の調
停後図１５に示すようにＢＡＣＫ信号を出力する。ＢＡ
ＣＫ信号を受信するとＢＲＱＣＮＴＲＯＬ１５は、ＦＩ
ＦＯ１６に格納されている受信データをＭＭ３に転送す
る指示を行う。データ転送後ＢＲＱＣＮＴＲＯＬ１５は
、ＤＭＡＣ１４にＤＭＡＡＣＫ２を出力する。ＤＭＡＣ
１４は、ＤＭＡＡＣＫ２受信により図１３のＴＲＣＦＩ
ＦＯ１３からＦＩＦＯ１６にデータ転送する。
【００３６】以上がこの実施例における回線からデータ
を受信した場合の動作である。送信時においても受信と
同様のシーケンスで動作する。この第２発明によれば、
図１６（ａ）（ｂ）に示すように、回転速度が遅ければ
長いインターバルＢとなり回転速度が速ければ短いイン
ターバルＣとなる。このように回線速度によってインタ
ーバル長が変化するために、回線速度により図１３のＴ
ＲＣＦＩＦＯ１３に蓄積されるデータ量が変化する事が
なく、ミスヒットの確率が減少し転送効率が向上する。
を受信した場合の動作である。送信時においても受信と
同様のシーケンスで動作する。この第２発明によれば、
図１６（ａ）（ｂ）に示すように、回転速度が遅ければ
長いインターバルＢとなり回転速度が速ければ短いイン
ターバルＣとなる。このように回線速度によってインタ
ーバル長が変化するために、回線速度により図１３のＴ
ＲＣＦＩＦＯ１３に蓄積されるデータ量が変化する事が
なく、ミスヒットの確率が減少し転送効率が向上する。
【００３７】次に、本発明の第３発明の説明を行う。図
１７は、第３発明を示す実施例のブロック図である。図
のシステムのブロック構成は、図１に示すものと大部分
同一である。従って、重復部分の説明は省略するが、そ
のＢＵＳ監視手段４１の構成が異なっている。即ち、Ｂ
ＵＳ監視装置４１には、ＴＲＣ１１からＴＲＣＣＬＫが
入力するよう結線されている点が異なっている。
１７は、第３発明を示す実施例のブロック図である。図
のシステムのブロック構成は、図１に示すものと大部分
同一である。従って、重復部分の説明は省略するが、そ
のＢＵＳ監視手段４１の構成が異なっている。即ち、Ｂ
ＵＳ監視装置４１には、ＴＲＣ１１からＴＲＣＣＬＫが
入力するよう結線されている点が異なっている。
【００３８】図１８は、そのＢＵＳ監視装置の内部ブロ
ック図である。このＢＵＳ監視装置２は、その内部ブロ
ック自体、図９に示したものとほぼ同一で、同一部分に
は図９と同一符号を付した。ここで、図９と異なるのは
、カウンタ２１−７のカウントアップをシステムバスサ
イクルタイミング生成回路２１−３の出力に代えＴＲＣ
ＣＫにより行う点である。即ち、カウンタ２１−７に入
力されているクロックが回線速度を決定する回線クロッ
ク（ＴＲＣＣＬＫ）である事以外は、図９にて説明した
ハードウェア構成と同じである。但し、ＲＯＭ２１−２
に格納されているデータは、図９の実施例では、最大回
線速度により決定されたが、この実施例においては回線
速度に依存しない最適値が設定される。
ック図である。このＢＵＳ監視装置２は、その内部ブロ
ック自体、図９に示したものとほぼ同一で、同一部分に
は図９と同一符号を付した。ここで、図９と異なるのは
、カウンタ２１−７のカウントアップをシステムバスサ
イクルタイミング生成回路２１−３の出力に代えＴＲＣ
ＣＫにより行う点である。即ち、カウンタ２１−７に入
力されているクロックが回線速度を決定する回線クロッ
ク（ＴＲＣＣＬＫ）である事以外は、図９にて説明した
ハードウェア構成と同じである。但し、ＲＯＭ２１−２
に格納されているデータは、図９の実施例では、最大回
線速度により決定されたが、この実施例においては回線
速度に依存しない最適値が設定される。
【００３９】次にこの第３発明の動作を説明する。図１
７に示すモジュール４０が回線１２からデータを受信し
た場合の動作シーケンスは、図１１に示したとおりで、
図中＊４で示した処理以外は既に説明したのと全く同様
に動作する。この実施例においては、＊４の処理は、シ
ステムバスのＢＲＱの本数と回線速度により決定される
インターバルで、システムバスに対しＢＲＱを出力する
ことになる。これにより回転速度に比例してインターバ
ルが増減する。以上により、第３発明においては、回線
速度とシステムバス上のＢＲＱのアクティブ本数により
システムバスに対するＢＲＱの出力間隔が決定される。 本発明は以上の実施例に限定されない。上記各回路ブロ
ックは、それぞれ同様の機能を有する回路ブロックに置
き換えて良く、分割しても総合するようにしても差し支
えない。
７に示すモジュール４０が回線１２からデータを受信し
た場合の動作シーケンスは、図１１に示したとおりで、
図中＊４で示した処理以外は既に説明したのと全く同様
に動作する。この実施例においては、＊４の処理は、シ
ステムバスのＢＲＱの本数と回線速度により決定される
インターバルで、システムバスに対しＢＲＱを出力する
ことになる。これにより回転速度に比例してインターバ
ルが増減する。以上により、第３発明においては、回線
速度とシステムバス上のＢＲＱのアクティブ本数により
システムバスに対するＢＲＱの出力間隔が決定される。 本発明は以上の実施例に限定されない。上記各回路ブロ
ックは、それぞれ同様の機能を有する回路ブロックに置
き換えて良く、分割しても総合するようにしても差し支
えない。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、システムバスをバス監視手段が監視して、バス要
求信号送出中のモジュールが増加したとき自モジュール
のバス要求に対する遅延時間を長くしたので、システム
バスのトラフィック量の変化に速やかに追従し、通信制
御装置のデータ転送要求間隔の変化により他Ｉ／Ｏがオ
ーバーラン／アンダーランを発生するのを防止する事が
可能となる。また、データ転送間隔により遅延時間を変
化させ、常に、定量データがたまった状態でシステムバ
スを使用し、データ転送効率を高めることができる。
れば、システムバスをバス監視手段が監視して、バス要
求信号送出中のモジュールが増加したとき自モジュール
のバス要求に対する遅延時間を長くしたので、システム
バスのトラフィック量の変化に速やかに追従し、通信制
御装置のデータ転送要求間隔の変化により他Ｉ／Ｏがオ
ーバーラン／アンダーランを発生するのを防止する事が
可能となる。また、データ転送間隔により遅延時間を変
化させ、常に、定量データがたまった状態でシステムバ
スを使用し、データ転送効率を高めることができる。
【図１】本発明の第１発明実施例を示すデータ転送シス
テムブロック図である。
テムブロック図である。
【図２】従来のデータ転送システムブロック図である。
【図３】一般的な計算機システムブロック図である。
【図４】ＦＩＦＯの動作説明図である。
【図５】ＢＲＱＣＮＴＲＯＬ内部ブロック図である。
【図６】図２のシステムのシーケンスチャートである。
【図７】ＦＩＦＯヒット条件説明図である。
【図８】従来システムのシステムバス使用タイムチャー
トである。
トである。
【図９】ＢＵＳ監視手段の内部ブロック図である。
【図１０】ＢＵＳ監視手段のＲＯＭ内データ説明図であ
る。
る。
【図１１】本発明の第１発明のシステムシーケンスチャ
ートである。
ートである。
【図１２】本発明の第１発明のシステムバス使用タイム
チャートである。
チャートである。
【図１３】本発明の第２発明実施例ブロック図である。
【図１４】ＴＲＣ監視手段内部ブロック図である。
【図１５】本発明の第２発明のシステムシーケンスチャ
ートである。
ートである。
【図１６】本発明の第２発明のシステムバス使用タイム
チャートである。
チャートである。
【図１７】本発明の第３発明実施例を示すシステムブロ
ック図である。
ック図である。
【図１８】ＢＵＳ監視装置内部ブロック図である。
１ システムバス
５ システムコントローラ
１１ 制御部（ＴＲＣ）
１２ 回線
１３ ＴＲＣＦＩＦＯ
１４ ＤＭＡＣ
１５ ＢＲＱＣＮＴＲＯＬ
１６ ＦＩＦＯ
１７ ＢＵＳＩＮＦ
２０ モジュール
２１ ＢＵＳ監視手段
Claims (3)
- 【請求項１】 複数のモジュールがシステムバスに接
続され、このシステムバスを介してシステムコントロー
ラに対しバス要求信号を送出し、バス使用権を要求して
、前記システムコントローラからシステムバスを介して
使用許可を受信すると、前記モジュールが前記システム
バスを使用して相互にデータ転送を行うシステムにおい
て、前記各モジュールには、システムバスを介して他モ
ジュールが出力しているバス要求信号を受け入れるバス
監視手段が設けられ、このバス監視手段は、バス要求信
号送出中のモジュールの数を認識する要求数認識手段と
、自モジュールが発生するバス要求信号を遅延させるバ
ス要求遅延手段とを有し、このバス要求遅延手段は、バ
ス要求信号送出中のモジュールの数が増加したとき、前
記遅延時間を長くするよう制御されることを特徴とする
データ転送システム。 - 【請求項２】 複数のモジュールがシステムバスに接
続され、このシステムバスを介してシステムコントロー
ラに対しバス要求信号を送出し、バス使用権を要求して
、前記システムコントローラからシステムバスを介して
使用許可を入力すると、前記モジュールが前記システム
バスを使用してデータ転送を行うシステムにおいて、自
モジュールのデータ転送間隔を監視する要求間隔監視手
段が設けられ、この要求間隔監視手段は、自モジュール
が発生するバス要求信号を遅延させるバス要求遅延手段
を有し、このバス要求遅延手段は、自モジュールのデー
タ転送間隔が縮まったとき、前記遅延時間を長くするよ
う制御されることを特徴とするデータ転送システム。 - 【請求項３】 複数のモジュールがシステムバスに接
続され、このシステムバスを介してシステムコントロー
ラに対しバス要求信号を送出し、バス使用権を要求して
、前記システムコントローラからシステムバスを介して
使用許可を受信すると、前記モジュールが前記システム
バスを使用して相互にデータ転送を行うシステムにおい
て、前記各モジュールには、システムバスを介して他モ
ジュールが出力しているバス要求信号を受け入れるバス
監視手段が設けられ、このバス監視手段は、バス要求信
号送出中のモジュールの数を認識する要求数認識手段と
、自モジュールが発生するバス要求信号を遅延させるバ
ス要求遅延手段を有し、このバス要求遅延手段は、バス
要求信号送出中のモジュールの数が増加したとき、前記
遅延時間を長くするよう制御され、自モジュールのデー
タ転送間隔が縮まったとき、前記遅延時間を長くするよ
う制御されることを特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176159A JPH04372242A (ja) | 1991-06-20 | 1991-06-20 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176159A JPH04372242A (ja) | 1991-06-20 | 1991-06-20 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372242A true JPH04372242A (ja) | 1992-12-25 |
Family
ID=16008700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176159A Pending JPH04372242A (ja) | 1991-06-20 | 1991-06-20 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706281A (en) * | 1994-06-14 | 1998-01-06 | Hitachi, Ltd. | Data transfer system |
-
1991
- 1991-06-20 JP JP3176159A patent/JPH04372242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706281A (en) * | 1994-06-14 | 1998-01-06 | Hitachi, Ltd. | Data transfer system |
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