JPH04350707A - Automatic correcting circuit for lsi input clock duty - Google Patents

Automatic correcting circuit for lsi input clock duty

Info

Publication number
JPH04350707A
JPH04350707A JP3124113A JP12411391A JPH04350707A JP H04350707 A JPH04350707 A JP H04350707A JP 3124113 A JP3124113 A JP 3124113A JP 12411391 A JP12411391 A JP 12411391A JP H04350707 A JPH04350707 A JP H04350707A
Authority
JP
Japan
Prior art keywords
duty
section
variable
lsi
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3124113A
Other languages
Japanese (ja)
Inventor
Hirohiko Hashimoto
橋本 浩彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3124113A priority Critical patent/JPH04350707A/en
Publication of JPH04350707A publication Critical patent/JPH04350707A/en
Withdrawn legal-status Critical Current

Links

Abstract

PURPOSE:To automatically correct the duty of a clock varied by a duty varying party and a duty check part with respect to a duty automatic correcting circuit in an LSI clock input part. CONSTITUTION:A duty varying part 2 consisting of a capacitor 21, a variable resistance 22, a buffer 23, a resistance 24, and a stabilized power source 25 and a duty check part consisting of a threshold measuring part, a duty setting part 32, and a comparator 33 are provided, and a clock input signal is inputted to the duty varying part 2, and the output of this part 2 is detected by the duty check part 3, and check information from the duty check part 3 is returned to the duty varying part 2, and the variable resistance 22 of the duty varying part 2 is adjusted to vary the threshold voltage, and the varied clock signal is supplied to an LSI.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明はLSIクロック入力部に
おけるデューティ自動補正回路に関する。LSI回路に
おいては、クロック入力端子により外部からクロックを
入力して内部回路の処理に当てている。一般にLSI回
路に供給されるクロック信号は、クロックパルス発振器
から高速のクロック例えば150MHzの周波数のクロ
ックが使用され、50%のデューティ(Duty)によ
り“H”と“L”の交互のクロック信号を内部回路に供
給している。この使用されるクロックのデューティは回
路上50%であることが望ましい。しかし環境等の影響
により入力クロックのデューティは変動する場合がある
。したがってLSIの入力クロックのデューティは内部
回路を適性に作動させるため常時補正しておく必要があ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic duty correction circuit in an LSI clock input section. In an LSI circuit, a clock is input from the outside through a clock input terminal and used for processing internal circuits. Generally, the clock signal supplied to the LSI circuit is a high-speed clock from a clock pulse oscillator, for example, a clock with a frequency of 150 MHz, and internal clock signals are alternately "H" and "L" with a duty of 50%. supplying the circuit. The duty of this clock used is preferably 50% in terms of the circuit. However, the duty of the input clock may vary due to the influence of the environment and the like. Therefore, the duty of the input clock of the LSI must be constantly corrected in order to properly operate the internal circuit.

【0002】0002

【従来の技術】従来のLSIの入力クロックは、パッケ
ージ試験時に予めデューティを補正されている。クロッ
クパルス発振器からのクロック信号を試験器により閾値
電圧と比較しながら手動により直流電圧を調整してデュ
ーティを50%に補正していた。したがってクロックパ
ルスが一度固定されてしまうと、多数のLSIが共通に
クロック信号を使用するためLSI毎に入力クロックを
補正することはなかった。そのため途中で環境の変動等
によりクロックのデューティに変動が起こっても、その
まま入力されるためLSIの機能の一部が作動しなくな
る場合があった。
2. Description of the Related Art The duty of a conventional LSI input clock is corrected in advance during a package test. The duty was corrected to 50% by manually adjusting the DC voltage while comparing the clock signal from the clock pulse oscillator with the threshold voltage using a tester. Therefore, once the clock pulse is fixed, many LSIs use the clock signal in common, so there is no need to correct the input clock for each LSI. Therefore, even if there is a change in the clock duty due to changes in the environment or the like during the process, some of the functions of the LSI may not work because the clock is input as is.

【0003】0003

【発明が解決しようとする課題】従来のLSI入力クロ
ックはパッケージ試験時に手動でデューティを補正する
ため、一度固定されてしまうとあらゆる環境の変動によ
って起こった入力クロックデューティの変動によりLS
Iの機能に影響を与える場合があった。
[Problems to be Solved by the Invention] Conventional LSI input clocks manually correct the duty during package testing, so once it is fixed, the LSI input clock may change due to fluctuations in the input clock duty caused by various environmental changes.
In some cases, the function of I was affected.

【0004】本発明は、従来のようにクロック信号を固
定とせずに、自動的に且つ常にデューティを監視し補正
を行うことにより、LSIの機能を十分に満足させる条
件を整えることを目的とする。
An object of the present invention is to create conditions for fully satisfying the functions of an LSI by automatically and constantly monitoring and correcting the duty, instead of fixing the clock signal as in the past. .

【0005】[0005]

【課題を解決するための手段】本発明の原理構成図を図
1に示す。図において、1はデューティ補正回路、2は
デューティ可変部、3はデューティ検査部を示し、該デ
ューティ補正回路1はデューティ可変部2とデューティ
検査部3とからなり、クロック入力信号をデューティ可
変部2に入力し、デューティ可変部2の出力をデューテ
ィ検査部3で検出し、デューティ検査部3からの検査情
報をデューティ可変部2に還元して可変されたクロック
信号をLSIに供給するように構成する。
[Means for Solving the Problems] A diagram of the principle configuration of the present invention is shown in FIG. In the figure, 1 is a duty correction circuit, 2 is a variable duty section, and 3 is a duty inspection section. , the output of the duty variable section 2 is detected by the duty inspection section 3, the inspection information from the duty inspection section 3 is returned to the duty variable section 2, and the variable clock signal is supplied to the LSI. .

【0006】デューティ可変部2はコンデンサ21と可
変抵抗22とバッファ23と抵抗24と安定化電源25
とから構成され、デューティ検査部3はスレッショルド
測定部31とデューティ設定部32と比較器33とから
構成される。
The variable duty section 2 includes a capacitor 21, a variable resistor 22, a buffer 23, a resistor 24, and a stabilized power supply 25.
The duty test section 3 is composed of a threshold measurement section 31, a duty setting section 32, and a comparator 33.

【0007】[0007]

【作用】■  デューティ可変部2においては、入出力
ともECLレベルを例にとっており、コンデンサ21に
より正弦波の入力クロック信号の直流成分を除き、可変
抵抗22により新たにバイアスを与え、スレッショルド
(しきい値)を決める。 ■  可変抵抗22では、デューティ検査部3において
得た情報により、ある一定の幅で+又は−に変化させて
スレッショルドを調整する。 ■  デューティ検査部3では、スレッショルド測定部
31で現在出力されている正弦波のクロック信号のスレ
ッショルドを測定し、デューティ設定部32で設定した
設定値どおりであるかを比較器(オペアンプ)33によ
り比較し判定する。 ■  その結果をデューティ可変部2に送出し、設定値
通りであればデューティは変更せず、設定値通りでなけ
ればデューティを調整してバッファ23よりLSIに調
整されたクロック信号を出力する。
[Function]■ In the variable duty section 2, the ECL level is taken as an example for both the input and output, and the capacitor 21 removes the DC component of the sine wave input clock signal, and the variable resistor 22 applies a new bias to set the threshold. value). (2) In the variable resistor 22, the threshold is adjusted by changing it to + or - in a certain width based on the information obtained by the duty inspection section 3. ■ In the duty inspection section 3, the threshold measurement section 31 measures the threshold of the sine wave clock signal currently being output, and the comparator (op-amp) 33 compares the threshold to see if it matches the set value set in the duty setting section 32. and judge. (2) The result is sent to the duty variable section 2, and if it is the set value, the duty is not changed, and if it is not the set value, the duty is adjusted and the buffer 23 outputs the adjusted clock signal to the LSI.

【0008】[0008]

【実施例】本発明のデューティ補正回路のブロック構成
図実施例を図2に示す。図2(a)はデューティ可変部
のブロック構成図、図2(b)はデューティ検査部のブ
ロック構成図を示す。図2(a)において、21はコン
デンサC1、22は可変抵抗R1、23はバッファBU
FF、24は抵抗R2、25は安定化電源(−5.2V
) を示す。図2(b)において、31はスレッショル
ド測定部、32はデューティ設定部、34は+側比較器
、35は−側比較器を示す。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows a block diagram of an embodiment of a duty correction circuit according to the present invention. FIG. 2(a) is a block diagram of the duty variable section, and FIG. 2(b) is a block diagram of the duty checking section. In FIG. 2(a), 21 is a capacitor C1, 22 is a variable resistor R1, and 23 is a buffer BU.
FF, 24 is resistor R2, 25 is stabilized power supply (-5.2V
) is shown. In FIG. 2(b), 31 is a threshold measurement section, 32 is a duty setting section, 34 is a + side comparator, and 35 is a - side comparator.

【0009】図2(a)のデューティ可変部2において
、入力クロック信号は直流電圧に重畳した正弦波交流信
号により構成され、例えば直流電圧が基準−1.3V 
の場合は50%と50%のデューティのクロック信号が
送出され、直流電圧が−1.2V の場合は40%と6
0%のデューティのクロック信号が送出されるものとす
る。この入力クロック信号がA点に入力されるとコンデ
ンサC1により直流分をカットされ、正弦波の交流信号
だけが可変抵抗R1と安定化電源−5.2V との接続
点Dに送出される。D点は予めスレッショルド(しきい
値)−1.3V に可変抵抗R1により設定されており
、この直流電圧に重畳された正弦波交流信号がバッファ
23からC点に出力され、LSIにクロック信号として
送出される。しかし接続点Dにおける電圧がスレッショ
ルド値−1.3V より+側又は−側であるとC点から
の出力信号がデューティ検査部3で検査され、B点から
の該デューティ検査情報により可変抵抗R1を+側又は
−側に可変調整して、D点におけるスレッショルド直流
電圧を+側又は−側に可変して重畳する。従って入力ク
ロック信号の直流電圧が変動してデューティが変動して
いても、D点におけるスレッショルド直流電圧を調整す
ることによりC点からの出力クロック信号のデューティ
を50%に調整することが出来る。
In the duty variable section 2 of FIG. 2(a), the input clock signal is composed of a sinusoidal AC signal superimposed on a DC voltage, and for example, the DC voltage is set to a reference level of -1.3V.
In the case of , clock signals with a duty of 50% and 50% are sent out, and when the DC voltage is -1.2V, a clock signal with a duty of 40% and 6 is sent out.
It is assumed that a clock signal with a duty of 0% is sent. When this input clock signal is input to point A, the DC component is cut off by capacitor C1, and only a sinusoidal AC signal is sent to connection point D between variable resistor R1 and stabilized power source -5.2V. Point D is set in advance to a threshold of -1.3V by variable resistor R1, and the sine wave AC signal superimposed on this DC voltage is output from the buffer 23 to point C and sent to the LSI as a clock signal. Sent out. However, if the voltage at connection point D is on the + side or - side of the threshold value -1.3V, the output signal from point C is inspected by duty inspection section 3, and the variable resistor R1 is inspected based on the duty inspection information from point B. The threshold DC voltage at point D is variably adjusted to the + side or - side to be superimposed. Therefore, even if the DC voltage of the input clock signal fluctuates and the duty varies, by adjusting the threshold DC voltage at point D, the duty of the output clock signal from point C can be adjusted to 50%.

【0010】図2(b)のデューティ検査部3において
、スレッショルド測定部31は交流−直流変換回路から
なり、直流を重畳された正弦波のクロック信号を入力し
、平均値実効指示の直流分を出力してスレッショルド値
を送出する。従って前記の例において入力クロック信号
が50%と50%のデューティであれば−1.3V を
送出し、40%と60%のデューティであれば−1.2
V を送出する。ボルテージコンパレータは+側比較器
34と−側比較器35の2個の比較器から構成され、ス
レッショルド測定部31からの出力を+側比較器34の
+側入力端子に抵抗R3を通して挿入すると共に、−側
比較器35の−側入力端子にも抵抗R4を通して挿入す
る。またデューティ設定部32からのしきい値電圧は+
側比較器34の−側入力端子に、−側比較器35の+側
入力端子に設定する。+側比較器34においてスレッシ
ョルド測定部31からの入力電圧Vinがしきい値VR
EF より大きいときは比較器34からVout に+
電圧が出力され、デューティ可変部2の可変抵抗R1を
調整してD点のスレッショルドを下げるように調整する
。逆に、−側比較器35においてスレッショルド測定部
31からの入力電圧Vinがしきい値VREF より小
さいときは比較器35からVout に−電圧が出力さ
れ、デューティ可変部2の可変抵抗R1を調整してD点
のスレッショルドを上げるように調整する。
In the duty checking section 3 shown in FIG. 2(b), the threshold measuring section 31 is composed of an AC-DC converter circuit, inputs a sine wave clock signal on which DC is superimposed, and calculates the DC component of the average effective value indication. Output and send out the threshold value. Therefore, in the above example, if the input clock signal has a duty of 50% and 50%, it will send out -1.3V, and if it has a duty of 40% and 60%, it will send -1.2V.
Send V. The voltage comparator is composed of two comparators, a + side comparator 34 and a - side comparator 35, and the output from the threshold measuring section 31 is inserted into the + side input terminal of the + side comparator 34 through a resistor R3. It is also inserted through the resistor R4 to the - side input terminal of the - side comparator 35. Further, the threshold voltage from the duty setting section 32 is +
The negative side input terminal of the negative side comparator 34 is set to the positive side input terminal of the negative side comparator 35. In the + side comparator 34, the input voltage Vin from the threshold measuring section 31 is the threshold value VR.
When it is larger than EF, the comparator 34 outputs + to Vout.
The voltage is output, and the variable resistor R1 of the variable duty section 2 is adjusted to lower the threshold at point D. Conversely, when the input voltage Vin from the threshold measuring section 31 is smaller than the threshold value VREF in the negative side comparator 35, a negative voltage is output from the comparator 35 to Vout, and the variable resistor R1 of the variable duty section 2 is adjusted. Adjust to raise the threshold of point D.

【0011】[0011]

【発明の効果】本発明によりLSI入力クロック信号が
環境等の影響によりデューティが変動しても、デューテ
ィ自動補正回路により自動的に補正され、デューティ変
動によるLSI回路の動作を不安定にすることを防止出
来る。なお本発明はLSI入力クロックのみならず、正
弦波ならどのようなものでもデューティを安定にするこ
とが可能である。またデューティ検査部において、デュ
ーティのしきい値の設定値によりある程度の範囲でデュ
ーティを可変にすることも可能である。
[Effects of the Invention] According to the present invention, even if the duty of the LSI input clock signal fluctuates due to the influence of the environment, the duty automatic correction circuit automatically corrects it, thereby preventing the LSI circuit operation from becoming unstable due to duty fluctuation. It can be prevented. Note that the present invention can stabilize the duty not only with an LSI input clock but also with any sine wave. Further, in the duty inspection section, it is also possible to make the duty variable within a certain range by setting the duty threshold value.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】  本発明の原理構成図[Figure 1] Principle configuration diagram of the present invention

【図2】  実施例のブロック構成図[Figure 2] Block configuration diagram of the embodiment

【符号の説明】[Explanation of symbols]

1  デューティ補正回路 2  デューティ可変部 3  デューティ検査部 21  コンデンサ 22  可変抵抗 23  バッファ 24  抵抗 25  安定化電源 31  スレッショルド測定部 32  デューティ設定部 33,34,35  比較器 1 Duty correction circuit 2 Duty variable section 3 Duty inspection section 21 Capacitor 22 Variable resistance 23 Buffer 24 Resistance 25 Stabilized power supply 31 Threshold measurement section 32 Duty setting section 33, 34, 35 Comparator

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  LSIクロック入力部におけるデュー
ティ自動補正回路(1)において、コンデンサ(21)
と可変抵抗(22)とバッファ(23)と抵抗(24)
と安定化電源(25)とからなるデューティ可変部(2
)と、スレッショルド測定部(31)とデューティ設定
部(32)と比較器(33)とからなるデューティ検査
部(3)を設け、クロック入力信号を該デューティ可変
部(2)に入力し、デューティ可変部(2)の出力をデ
ューティ検査部(3)で検出し、該デューティ検査部(
3)からの検査情報をデューティ可変部(2)に還元し
、該デューティ可変部(2)の可変抵抗(22)を調整
してしきい値電圧を可変し、可変されたクロック信号を
LSIに供給することを特徴とするLSI入力クロック
デューティ自動補正回路。
[Claim 1] In the automatic duty correction circuit (1) in the LSI clock input section, a capacitor (21)
and variable resistor (22), buffer (23) and resistor (24)
and a stabilized power supply (25).
), a duty checking section (3) consisting of a threshold measuring section (31), a duty setting section (32), and a comparator (33), which inputs a clock input signal to the duty variable section (2) and determines the duty. The output of the variable section (2) is detected by the duty inspection section (3), and the output of the variable section (2) is detected by the duty inspection section (3).
The inspection information from 3) is returned to the variable duty section (2), the variable resistor (22) of the variable duty section (2) is adjusted to vary the threshold voltage, and the varied clock signal is sent to the LSI. An automatic LSI input clock duty correction circuit.
JP3124113A 1991-05-29 1991-05-29 Automatic correcting circuit for lsi input clock duty Withdrawn JPH04350707A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3124113A JPH04350707A (en) 1991-05-29 1991-05-29 Automatic correcting circuit for lsi input clock duty

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3124113A JPH04350707A (en) 1991-05-29 1991-05-29 Automatic correcting circuit for lsi input clock duty

Publications (1)

Publication Number Publication Date
JPH04350707A true JPH04350707A (en) 1992-12-04

Family

ID=14877247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3124113A Withdrawn JPH04350707A (en) 1991-05-29 1991-05-29 Automatic correcting circuit for lsi input clock duty

Country Status (1)

Country Link
JP (1) JPH04350707A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784880B2 (en) * 1999-12-09 2004-08-31 Seiko Epson Corporation Electro-optical device, clock signal adjusting method and circuit therefor, producing method therefor, and electronic equipment
JP2010087781A (en) * 2008-09-30 2010-04-15 Denso Corp Communication apparatus and clock-synchronous communication system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784880B2 (en) * 1999-12-09 2004-08-31 Seiko Epson Corporation Electro-optical device, clock signal adjusting method and circuit therefor, producing method therefor, and electronic equipment
JP2010087781A (en) * 2008-09-30 2010-04-15 Denso Corp Communication apparatus and clock-synchronous communication system
JP4656221B2 (en) * 2008-09-30 2011-03-23 株式会社デンソー Communication apparatus and clock synchronous communication system

Similar Documents

Publication Publication Date Title
Tsubaki et al. A 6.66-kHz, 940-nW, 56ppm/° C, fully on-chip PVT variation tolerant CMOS relaxation oscillator
KR100275987B1 (en) Semiconductor integrated circuit having a phase locked loop
JPH04350707A (en) Automatic correcting circuit for lsi input clock duty
JP2002351557A (en) Current generator
US20030179017A1 (en) Measuring power supply stability
JP4199191B2 (en) Method and apparatus for setting a slice level in a binary signal
JPH102930A (en) Ic tester
JPS62135270A (en) Control system of constant-voltage circuit
JPH08265112A (en) Duty ratio correction circuit
JP4299785B2 (en) Method and apparatus for detecting the amplitude of a signal
KR0154843B1 (en) Minimum power consumption current detecting circuit with temperature compensation
JPS63229376A (en) Level detection circuit
JP2000155139A (en) Current detecting device
CN116414182A (en) Clock control circuit
SU1411932A1 (en) Generator of symmetrical square pulses
JP5696884B2 (en) Contact input device
WO2022106617A1 (en) Amplitude regulator for crystal oscillator
US20030071648A1 (en) Minimum detector arrangement
JP2932545B2 (en) Reference voltage generation circuit
JPS5912569Y2 (en) Electromagnetic flowmeter converter checker
JP3285191B2 (en) Phase detection circuit
JPH03245064A (en) Overcurrent detecting circuit
JPH01262481A (en) Short-circuit detecting device for electrolytic capacitor
JPH04249774A (en) Signal detection circuit
KR910009045Y1 (en) Noise detecter circuit

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19980806