JPH04344935A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04344935A JPH04344935A JP3117768A JP11776891A JPH04344935A JP H04344935 A JPH04344935 A JP H04344935A JP 3117768 A JP3117768 A JP 3117768A JP 11776891 A JP11776891 A JP 11776891A JP H04344935 A JPH04344935 A JP H04344935A
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- JP
- Japan
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- prefetch
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- circuit
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- Pending
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- 230000015654 memory Effects 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 10
- 230000004913 activation Effects 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 230000000737 periodic effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリを有
する情報処理装置に関するものである。
する情報処理装置に関するものである。
【０００２】
【従来の技術】キャッシュメモリを用いた情報処理装置
では、キャッシュミスによる損失時間を削減するため、
プロセッサでデータが必要となる前に先行してキャッシ
ュメモリにデータを読み込むプリフェッチが行われる。 その方式として、従来よりキャッシュ内ハードウェアに
よるものと、特殊命令によるものとが知られている（例
えばコンピューティング・サーベイ「Ｃｏｍｐｕｔｉｎ
ｇ Ｓｕｒｖｅｙｓ，Ｖｏｌ．１４，Ｎｏ．３，Ｓｅ
ｐｔｅｍｂｅｒ １９８２ ページ４７３〜５３０
Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」）。キャッシュ内ハ
ードウェアによる方式としては、具体的には参照された
キャッシュブロックに続く次のブロックをプリフェッチ
する方式がある。また、特殊命令による方式としては、
プロセスが中断され、その後再開されるときに大量のデ
ータを転送するプリフェッチ命令を実行する方式と、プ
リフェッチ用ベースレジスタにアドレスをロードし、そ
のアドレス以降の数個の連続したブロックをプリフェッ
チする方式とがある。
では、キャッシュミスによる損失時間を削減するため、
プロセッサでデータが必要となる前に先行してキャッシ
ュメモリにデータを読み込むプリフェッチが行われる。 その方式として、従来よりキャッシュ内ハードウェアに
よるものと、特殊命令によるものとが知られている（例
えばコンピューティング・サーベイ「Ｃｏｍｐｕｔｉｎ
ｇ Ｓｕｒｖｅｙｓ，Ｖｏｌ．１４，Ｎｏ．３，Ｓｅ
ｐｔｅｍｂｅｒ １９８２ ページ４７３〜５３０
Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」）。キャッシュ内ハ
ードウェアによる方式としては、具体的には参照された
キャッシュブロックに続く次のブロックをプリフェッチ
する方式がある。また、特殊命令による方式としては、
プロセスが中断され、その後再開されるときに大量のデ
ータを転送するプリフェッチ命令を実行する方式と、プ
リフェッチ用ベースレジスタにアドレスをロードし、そ
のアドレス以降の数個の連続したブロックをプリフェッ
チする方式とがある。
【０００３】
【発明が解決しようとする課題】しかし、これらの方式
には次のような問題がある。すなわち、（１）有効でな
いブロックがプリフェッチされる確率が高く、その結果
、有効なデータがキャッシュメモリから追い出され、逆
にキャッシュヒット率の低下を招く場合がある。 （２）大量のデータをプリフェッチすることに伴い、プ
ロセッサ本来のキャッシュメモリおよび主記憶装置に対
するアクセスが妨害され、性能が低下する。
には次のような問題がある。すなわち、（１）有効でな
いブロックがプリフェッチされる確率が高く、その結果
、有効なデータがキャッシュメモリから追い出され、逆
にキャッシュヒット率の低下を招く場合がある。 （２）大量のデータをプリフェッチすることに伴い、プ
ロセッサ本来のキャッシュメモリおよび主記憶装置に対
するアクセスが妨害され、性能が低下する。
【０００４】本発明の目的は、このような問題を解決し
、無駄なプリフェッチによって有効なデータがキャッシ
ュメモリから追い出されることを防止し、かつプロセッ
サによる記憶手段へのアクセスが不必要に妨げられるこ
とがないようにした情報処理装置を提供することにある
。
、無駄なプリフェッチによって有効なデータがキャッシ
ュメモリから追い出されることを防止し、かつプロセッ
サによる記憶手段へのアクセスが不必要に妨げられるこ
とがないようにした情報処理装置を提供することにある
。
【０００５】
【課題を解決するための手段】本発明は、キャッシュメ
モリを有する情報処理装置において、プリフェッチアド
レス、プリフェッチの回数、プリフェッチアドレスの間
隔を表す情報、ならびに周期用フェッチ回数をそれぞれ
保持する第１〜第４の情報保持手段と、前記第３の情報
保持手段に保持された前記情報により、前記第１の情報
保持手段が保持する前記プリフェッチアドレスを更新す
るためのアドレス更新手段と、このアドレス更新手段に
よって更新された前記プリフェッチアドレスが、更新さ
れる前の前記プリフェッチアドレスと異なるブロックを
指すとき、プリフェッチを要求するための信号を出力す
るプリフェッチ要求手段と、プロセッサのフェッチ回数
が前記第４の情報保持手段が保持する前記周期用フェッ
チ回数に達するごとに前記アドレス更新手段を起動し、
前記プロセッサアドレスを更新させるアドレス更新起動
手段と、前記プロセッサの前記フェッチ回数が前記第２
の情報保持手段に保持された前記プリフェッチの回数に
達したとき、前記プリフェッチ要求手段が前記プリフェ
ッチ要求信号を出力することを抑止するプリフェッチ停
止手段とを備えたことを特徴とする。
モリを有する情報処理装置において、プリフェッチアド
レス、プリフェッチの回数、プリフェッチアドレスの間
隔を表す情報、ならびに周期用フェッチ回数をそれぞれ
保持する第１〜第４の情報保持手段と、前記第３の情報
保持手段に保持された前記情報により、前記第１の情報
保持手段が保持する前記プリフェッチアドレスを更新す
るためのアドレス更新手段と、このアドレス更新手段に
よって更新された前記プリフェッチアドレスが、更新さ
れる前の前記プリフェッチアドレスと異なるブロックを
指すとき、プリフェッチを要求するための信号を出力す
るプリフェッチ要求手段と、プロセッサのフェッチ回数
が前記第４の情報保持手段が保持する前記周期用フェッ
チ回数に達するごとに前記アドレス更新手段を起動し、
前記プロセッサアドレスを更新させるアドレス更新起動
手段と、前記プロセッサの前記フェッチ回数が前記第２
の情報保持手段に保持された前記プリフェッチの回数に
達したとき、前記プリフェッチ要求手段が前記プリフェ
ッチ要求信号を出力することを抑止するプリフェッチ停
止手段とを備えたことを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明による情報処理装置の一例を示
す。１はプリフェッチアドレスを保持するためのプリフ
ェッチアドレスレジスタ、２はプリフェッチアドレスの
間隔を表す数（以下、単にプリフェッチアドレス間隔と
いう）を保持するためのプリフェッチアドレス間隔レジ
スタ、３は周期用フェッチ回数を保持するための周期用
フェッチ回数レジスタである。４はプリフェッチの回数
を計数するためのプリフェッチ数計数回路で、動作開始
時にプリフェッチの回数を保持する。
説明する。図１に本発明による情報処理装置の一例を示
す。１はプリフェッチアドレスを保持するためのプリフ
ェッチアドレスレジスタ、２はプリフェッチアドレスの
間隔を表す数（以下、単にプリフェッチアドレス間隔と
いう）を保持するためのプリフェッチアドレス間隔レジ
スタ、３は周期用フェッチ回数を保持するための周期用
フェッチ回数レジスタである。４はプリフェッチの回数
を計数するためのプリフェッチ数計数回路で、動作開始
時にプリフェッチの回数を保持する。
【０００７】加算回路５は、プリフェッチタイミング信
号１９によって起動され、アドレスレジスタ１および間
隔レジスタ２がそれぞれ保持するプリフェッチアドレス
とプリフェッチアドレス間隔とを加算し、加算結果をプ
リフェッチアドレス信号１８として出力し、また加算結
果によってアドレスレジスタ１の内容を更新する。
号１９によって起動され、アドレスレジスタ１および間
隔レジスタ２がそれぞれ保持するプリフェッチアドレス
とプリフェッチアドレス間隔とを加算し、加算結果をプ
リフェッチアドレス信号１８として出力し、また加算結
果によってアドレスレジスタ１の内容を更新する。
【０００８】比較回路６は、プリフェッチタイミング信
号１９によって起動され、加算回路５からの更新後のプ
リフェッチアドレスとレジスタ１が保持する更新前のプ
リフェッチアドレスとを比較し、それらが異なるキャッ
シュブロックを指すとき、プリフェッチ表示回路７をセ
ットする。その結果、表示回路７はプリフェッチ要求信
号１７を出力する。
号１９によって起動され、加算回路５からの更新後のプ
リフェッチアドレスとレジスタ１が保持する更新前のプ
リフェッチアドレスとを比較し、それらが異なるキャッ
シュブロックを指すとき、プリフェッチ表示回路７をセ
ットする。その結果、表示回路７はプリフェッチ要求信
号１７を出力する。
【０００９】計数回路８は、プロセッサからフェッチ信
号１４を受け取るごとに、その計数値を１ずつ小さくし
、計数値が０になるとゲート回路１０に所定の信号を出
力する。ゲート回路１０はこの信号を受け取ると、プリ
フェッチタイミング信号１９を出力し、加算回路５およ
び比較回路６を起動する。また、このタイミング信号１
９が出力されたとき、計数回路８は周期用フェッチ回数
レジスタ３の値をプリセット値として取り込む。従って
、プロセッサのフェッチ回数が周期用フェッチ回数に達
するごとに、プリフェッチアドレスの更新が起動される
ことになる。
号１４を受け取るごとに、その計数値を１ずつ小さくし
、計数値が０になるとゲート回路１０に所定の信号を出
力する。ゲート回路１０はこの信号を受け取ると、プリ
フェッチタイミング信号１９を出力し、加算回路５およ
び比較回路６を起動する。また、このタイミング信号１
９が出力されたとき、計数回路８は周期用フェッチ回数
レジスタ３の値をプリセット値として取り込む。従って
、プロセッサのフェッチ回数が周期用フェッチ回数に達
するごとに、プリフェッチアドレスの更新が起動される
ことになる。
【００１０】プリフェッチ表示回路９は、プリフェッチ
を起動する命令が実行され、プリフェッチ起動信号１５
が入力されると、セットされ、その結果、計数回路８お
よびゲート回路１０が起動される。このときゲート回路
１０は初回のプリフェッチタイミング信号１９を出力す
る。プリフェッチ表示回路９は、後述する計数回路４か
らの信号によってリセットされる。
を起動する命令が実行され、プリフェッチ起動信号１５
が入力されると、セットされ、その結果、計数回路８お
よびゲート回路１０が起動される。このときゲート回路
１０は初回のプリフェッチタイミング信号１９を出力す
る。プリフェッチ表示回路９は、後述する計数回路４か
らの信号によってリセットされる。
【００１１】プリフェッチ数計数回路４は、プリフェッ
チ数信号１６によってプリフェッチの回数がプリセット
され、プリフェッチタイミング信号１９が入力されるご
とにその計数値を１づつ小さくする。そして計数値が０
になると、プリフェッチ表示回路９をリセットするため
の信号を出力する。従って、プリフェッチの回数が計数
回路４にプリセットされた回数に達すると、プリフェッ
チ要求信号１７は出力されなくなり、プリフェッチ動作
は停止する。
チ数信号１６によってプリフェッチの回数がプリセット
され、プリフェッチタイミング信号１９が入力されるご
とにその計数値を１づつ小さくする。そして計数値が０
になると、プリフェッチ表示回路９をリセットするため
の信号を出力する。従って、プリフェッチの回数が計数
回路４にプリセットされた回数に達すると、プリフェッ
チ要求信号１７は出力されなくなり、プリフェッチ動作
は停止する。
【００１２】次に、この情報処理装置で下記のプログラ
ムが実行される場合を例に動作を説明する。
ムが実行される場合を例に動作を説明する。
【００１３】ＤＯ １０ Ｉ＝１，Ｎ，ＬＤ１０
Ｓ＝Ｓ＋Ａ（Ｉ） （た
だし、Ｓ，Ａ（Ｉ）は単精度） プロセッサは、このループプログラムの前処理の命令に
従って、次の設定を行う。すなわち、プリフェッチ数計
数回路４にプリフェッチの回数として（Ｎ−１）÷ＬＤ
＋１を、周期用フェッチ回数レジスタ３に１を、プリフ
ェッチアドレス間隔レジスタ２にＬＤの値を、それぞれ
設定する。
Ｓ＝Ｓ＋Ａ（Ｉ） （た
だし、Ｓ，Ａ（Ｉ）は単精度） プロセッサは、このループプログラムの前処理の命令に
従って、次の設定を行う。すなわち、プリフェッチ数計
数回路４にプリフェッチの回数として（Ｎ−１）÷ＬＤ
＋１を、周期用フェッチ回数レジスタ３に１を、プリフ
ェッチアドレス間隔レジスタ２にＬＤの値を、それぞれ
設定する。
【００１４】そしてまず、配列Ａ（１）のアドレスがプ
リフェッチ開始アドレス信号１１として加算回路５に入
力され、またプリフェッチ起動信号１５がプリフェッチ
表示回路９に入力される。起動信号１５が入力されると
表示回路９はセットされるので、ゲート回路１０はタイ
ミング信号１９を出力し、加算回路５および比較回路６
を起動する。その結果、加算回路５は配列Ａ（１）のア
ドレスに初回の加算として０を加算し、加算結果である
配列Ａ（１）のアドレスをプリフェッチアドレス信号１
８として出力する。また、比較回路６は、加算回路５か
らの配列Ａ（１）のアドレスとレジスタ１の内容とを比
較する。この場合にはそれらは異なるブロックを指すの
で、比較回路６はプリフェッチ要求信号１７を出力する
。従って、上記ループプログラムの処理に入る前に配列
Ａ（１）のアドレスがプリフェッチされる。その後、レ
ジスタ１は、加算回路５から配列Ａ（１）のアドレスを
受け取って保持する。一方、計数回路８はゲート回路１
０がタイミング信号１９を出力したとき、レジスタ３が
保持する値１をプリセット値として取り込む。
リフェッチ開始アドレス信号１１として加算回路５に入
力され、またプリフェッチ起動信号１５がプリフェッチ
表示回路９に入力される。起動信号１５が入力されると
表示回路９はセットされるので、ゲート回路１０はタイ
ミング信号１９を出力し、加算回路５および比較回路６
を起動する。その結果、加算回路５は配列Ａ（１）のア
ドレスに初回の加算として０を加算し、加算結果である
配列Ａ（１）のアドレスをプリフェッチアドレス信号１
８として出力する。また、比較回路６は、加算回路５か
らの配列Ａ（１）のアドレスとレジスタ１の内容とを比
較する。この場合にはそれらは異なるブロックを指すの
で、比較回路６はプリフェッチ要求信号１７を出力する
。従って、上記ループプログラムの処理に入る前に配列
Ａ（１）のアドレスがプリフェッチされる。その後、レ
ジスタ１は、加算回路５から配列Ａ（１）のアドレスを
受け取って保持する。一方、計数回路８はゲート回路１
０がタイミング信号１９を出力したとき、レジスタ３が
保持する値１をプリセット値として取り込む。
【００１５】次に、配列Ａ（１）のアドレスをフェッチ
するためのフェッチ信号１４が出力されると、それは計
数回路８に与えられ、計数回路８はその計数値を１だけ
小さくする。その結果、計数値は０となるので、ゲート
回路１０は再びタイミング信号１９を出力する。これに
より、加算回路５および比較回路６が起動され、加算回
路５はレジスタ２が保持するプリフェッチアドレス間隔
ＬＤをレジスタ１が保持する配列Ａ（１）のアドレスに
加算する。加算結果は配列Ａ（１＋ＬＤ）のアドレスと
なり、それはプリフェッチアドレス信号１８として出力
され、また配列Ａ（１）のアドレスとは異なるブロック
を指すので、表示回路７はプリフェッチ要求信号１７を
出力する。
するためのフェッチ信号１４が出力されると、それは計
数回路８に与えられ、計数回路８はその計数値を１だけ
小さくする。その結果、計数値は０となるので、ゲート
回路１０は再びタイミング信号１９を出力する。これに
より、加算回路５および比較回路６が起動され、加算回
路５はレジスタ２が保持するプリフェッチアドレス間隔
ＬＤをレジスタ１が保持する配列Ａ（１）のアドレスに
加算する。加算結果は配列Ａ（１＋ＬＤ）のアドレスと
なり、それはプリフェッチアドレス信号１８として出力
され、また配列Ａ（１）のアドレスとは異なるブロック
を指すので、表示回路７はプリフェッチ要求信号１７を
出力する。
【００１６】このように、レジスタ３にプリフェッチア
ドレス間隔としてＬＤが設定されているので、ループ処
理に伴って配列Ａ（１），Ａ（１＋ＬＤ），Ａ（１＋２
ＬＤ），…のアドレスが順次フェッチされてフェッチ信
号１４が入力されるごとに、１つ先行した配列Ａ（１＋
ＬＤ），Ａ（１＋２ＬＤ），Ａ（１＋３ＬＤ），…のア
ドレスがプリフェッチされる。しかも比較回路６の働き
により、一つ前のプリフェッチでプリフェッチされたブ
ロックと同一のブロックに対するプリフェッチは省略さ
れ、また、プリフェッチの回数が、プリセットされたル
ープの回数に達すると、計数回路４は表示回路９をリセ
ットするので、ゲート回路１０はタイミング信号１９を
出力しなくなり、プリフェッチ動作は停止する。すなわ
ちループ内処理で必要なブロックのみが、処理に伴うフ
ェッチに先行し、かつループ処理に同期してプリフェッ
チされ、余分なプリフェッチは発生しない。
ドレス間隔としてＬＤが設定されているので、ループ処
理に伴って配列Ａ（１），Ａ（１＋ＬＤ），Ａ（１＋２
ＬＤ），…のアドレスが順次フェッチされてフェッチ信
号１４が入力されるごとに、１つ先行した配列Ａ（１＋
ＬＤ），Ａ（１＋２ＬＤ），Ａ（１＋３ＬＤ），…のア
ドレスがプリフェッチされる。しかも比較回路６の働き
により、一つ前のプリフェッチでプリフェッチされたブ
ロックと同一のブロックに対するプリフェッチは省略さ
れ、また、プリフェッチの回数が、プリセットされたル
ープの回数に達すると、計数回路４は表示回路９をリセ
ットするので、ゲート回路１０はタイミング信号１９を
出力しなくなり、プリフェッチ動作は停止する。すなわ
ちループ内処理で必要なブロックのみが、処理に伴うフ
ェッチに先行し、かつループ処理に同期してプリフェッ
チされ、余分なプリフェッチは発生しない。
【００１７】なお、図１の実施例ではプリフェッチアド
レスレジスタおよびプリフェッチアドレス間隔レジスタ
はそれぞれ１つずつ設けたが、これらのレジスタを増す
ことにより、ループ内処理で使用される配列が２つ以上
の場合にも対応することができる。
レスレジスタおよびプリフェッチアドレス間隔レジスタ
はそれぞれ１つずつ設けたが、これらのレジスタを増す
ことにより、ループ内処理で使用される配列が２つ以上
の場合にも対応することができる。
【００１８】
【発明の効果】以上説明したように本発明の情報処理装
置では、プリフェッチアドレス、プリフェッチ数、プリ
フェッチアドレス間隔、ならびに周期用フェッチ回数を
プログラムの処理に応じて設定でき、かつプログラムの
処理に同期し、必要なブロックのみを先行してプリフェ
ッチするので、無駄なプリフェッチによって有効なデー
タがキャッシュメモリから追い出されることがなく、ま
たプロセッサによる記憶手段へのアクセスが不必要に妨
げられることがない。
置では、プリフェッチアドレス、プリフェッチ数、プリ
フェッチアドレス間隔、ならびに周期用フェッチ回数を
プログラムの処理に応じて設定でき、かつプログラムの
処理に同期し、必要なブロックのみを先行してプリフェ
ッチするので、無駄なプリフェッチによって有効なデー
タがキャッシュメモリから追い出されることがなく、ま
たプロセッサによる記憶手段へのアクセスが不必要に妨
げられることがない。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
１ プリフェッチアドレスレジスタ
２ プリフェッチアドレス間隔レジスタ３ 周期用
フェッチ回数レジスタ ４ プリフェッチ数計数回路 ５ 加算回路 ６ 比較回路 ７ プリフェッチ要求表示回路 ８ 計数回路 ９ プリフェッチ表示回路 １０ ゲート回路
フェッチ回数レジスタ ４ プリフェッチ数計数回路 ５ 加算回路 ６ 比較回路 ７ プリフェッチ要求表示回路 ８ 計数回路 ９ プリフェッチ表示回路 １０ ゲート回路
Claims (3)
- 【請求項１】キャッシュメモリを有する情報処理装置に
おいて、プリフェッチアドレス、プリフェッチの回数、
プリフェッチアドレスの間隔を表す情報、ならびに周期
用フェッチ回数をそれぞれ保持する第１〜第４の情報保
持手段と、前記第３の情報保持手段に保持された前記情
報により、前記第１の情報保持手段が保持する前記プリ
フェッチアドレスを更新するためのアドレス更新手段と
、このアドレス更新手段によって更新された前記プリフ
ェッチアドレスが、更新される前の前記プリフェッチア
ドレスと異なるブロックを指すとき、プリフェッチを要
求するための信号を出力するプリフェッチ要求手段と、
プロセッサのフェッチ回数が前記第４の情報保持手段が
保持する前記周期用フェッチ回数に達するごとに前記ア
ドレス更新手段を起動し、前記プロセッサアドレスを更
新させるアドレス更新起動手段と、前記プロセッサの前
記フェッチ回数が前記第２の情報保持手段に保持された
前記プリフェッチの回数に達したとき、前記プリフェッ
チ要求手段が前記プリフェッチ要求信号を出力すること
を抑止するプリフェッチ停止手段とを備えたことを特徴
とする情報処理装置。 - 【請求項２】前記アドレス更新手段は、前記第１および
第３の情報保持手段の保持内容を加算する加算手段を備
えたことを特徴とする請求項１記載の情報処理装置。 - 【請求項３】前記プリフェッチ要求手段は、前記アドレ
ス更新手段によって更新された後の前記プリフェッチア
ドレスと、更新される前の前記プリフェッチアドレスと
を比較する比較手段を備えたことを特徴とする請求項１
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117768A JPH04344935A (ja) | 1991-05-23 | 1991-05-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117768A JPH04344935A (ja) | 1991-05-23 | 1991-05-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344935A true JPH04344935A (ja) | 1992-12-01 |
Family
ID=14719846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117768A Pending JPH04344935A (ja) | 1991-05-23 | 1991-05-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105074655A (zh) * | 2013-01-21 | 2015-11-18 | 高通股份有限公司 | 用于取消对循环的数据预取请求的方法和设备 |
| US10031852B2 (en) | 2016-04-14 | 2018-07-24 | Fujitsu Limited | Arithmetic processing apparatus and control method of the arithmetic processing apparatus |
| WO2019202287A1 (en) * | 2018-04-16 | 2019-10-24 | Arm Limited | An apparatus and method for prefetching data items |
-
1991
- 1991-05-23 JP JP3117768A patent/JPH04344935A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105074655A (zh) * | 2013-01-21 | 2015-11-18 | 高通股份有限公司 | 用于取消对循环的数据预取请求的方法和设备 |
| US10031852B2 (en) | 2016-04-14 | 2018-07-24 | Fujitsu Limited | Arithmetic processing apparatus and control method of the arithmetic processing apparatus |
| WO2019202287A1 (en) * | 2018-04-16 | 2019-10-24 | Arm Limited | An apparatus and method for prefetching data items |
| US11392383B2 (en) | 2018-04-16 | 2022-07-19 | Arm Limited | Apparatus and method for prefetching data items |
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