JPH043436A - Ｃｃｄ遅延線 - Google Patents

Ｃｃｄ遅延線

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JPH043436A
JPH043436A JP2103101A JP10310190A JPH043436A JP H043436 A JPH043436 A JP H043436A JP 2103101 A JP2103101 A JP 2103101A JP 10310190 A JP10310190 A JP 10310190A JP H043436 A JPH043436 A JP H043436A
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JP
Japan
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gate electrode
register
charge
delay line
signal
Prior art date
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Application number
JP2103101A
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Inventor
Takashi Mitsuida
高 三井田
Yoshimitsu Kudo
吉光 工藤
Hideki Muto
秀樹 武藤
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Fujifilm Holdings Corp
Original Assignee
Fuji Photo Film Co Ltd
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Publication date
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Priority to US07/685,773 priority patent/US5115155A/en
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    • G11C—STATIC STORES
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    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
    • G—PHYSICS
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    • G11C—STATIC STORES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はビデオ信号処理用のＣＣＤ遅延線に関する。
〔従来の技術〕
ＣＣＤ遅延線は、入力信号に歪みや変動を与えることな
く高精度で遅延して出力するという優れた特性が要求さ
れる。ちなみに、ＣＣＤ遅延線は、転送効率や高ダイナ
ミツクレンジを実現するために、入力信号に所謂呼び水
としての適当なオフセットを付加して転送するが、周囲
温度の変動に伴ってこのオフセットが変動することによ
り入力信号に歪みや変動を与えるという問題があり、特
に映像機器等で使用する遅延線は、画質等の良否を決定
づけるので、従来から優れた特性のＣＣＤ遅延線の開発
が望まれていた。
従来、かかる問題点を解決するためのビデオ信号処理用
のＣＣＤ遅延線として、特願昭６３−２１８５９４号の
ものがある。
このＣＣＤ遅延線は半導体製造技術によって例えば半導
体チップとして形成されるものであり、第８図に示すよ
うな構成を有している。尚、同図は、設計上のレイアウ
トの表現法と回路記号を併用して示している。
まず構成を説明すると、第８図において、１は埋込ＣＣ
Ｄ　（ＢＣＣＤ）から成るＣＣＤ遅延線の本体部分であ
り、所定タイミングの転送駆動信号に同期して信号電荷
の伝播を行うことで、信号の遅延を実現する。
２は入力ハイアス調整手段としての入力クランプ回路で
あり、容量素子３を介して入力されるビデオ信号Ｓｖ内
に含まれる同期信号によりハイアスレベルをクランプす
ることで、該ビデオ信号Ｓｖに最適のオフセットを付与
して遅延線本体部分ｌへ供給するものである。
更に、人力クランプ回路２は、後述する温度補償用回路
が接続している。
温度補償用回路は、第１のレジスタ１４と第２のレジス
タ１５及び差動増幅器１１等を有している。
まず、第１のレジスタ１４は埋込ＣＣＤ　（ＢＣＣＤ）
から成り、シンクチンプ・バイアス点となるＮ゛形不純
物層２６ａから注入される信号電荷を、ゲート電極１８
ａ、１９ａ、２０ａ、２１ａ２２ａ、２３ａ、２４ａ、
２５ａに印加される所定タイミングの駆動信号ＩＧ、、
ＩＧ２．　　φＺＡ　＋Ｃ，，Ｃ２，φ、、φ、、、Ｏ
Ｃに同期して、終端部のＮ゛形不純物のフローティング
・デイフュージョン２９ａへ転送する。
尚、２７ａ、２８ａは夫々転送路の途中に埋設されたＮ
゛形不純物層である。
第２のレジスタ１５は、入力部を除いて第１のレジスタ
１４と同一の構造を有している。即ち、入力部は、２か
所のシンクチンプ・バイアス点となるＮ゛形不純物層３
２．３３とＮ゛形不純物層２７ｂの間を夫々駆動信号Ｉ
Ｇ＋　、Ｇ３に同期してオン・オフ動作させるための第
１のゲート電極３０と第２のゲート電極３１が設けられ
た構造となっている。そして、Ｎ゛形不純物層２７ｂに
続いて設けられたゲート電極１９ｂ、２０ｂ２１ｂ、２
２ｂ、２３ｂ、２４ｂ、２５ｂに印加される所定タイミ
ングの駆動信号１　’Ｃ＋　、　　Ｔ　Ｇｚφ！Ａ　、
ｃ＋　、Ｇ２　φ、、φｔｍ、ＯＧに同期して、終端部
のＮ＋形不純物のフローティング・デイフュージョン２
９ｂへ信号電荷を転送するように構成されている。尚、
２８ｂは転送路中の途中に埋設されたＮ°形不純物層で
ある。
そして、第１のレジスタ１４のＮ゛形不純物層２６ａは
差動増幅器２ａの非反転入力接点に接続し、第２のレジ
スタ１５のＮ１形不純物層３２３３に夫々所定の定電圧
源１６．１７が接続している。
更に、第１のレジスタ１４のフローティング・デイフュ
ージョン２９ａは、リセット信号Ｒ３Ｔに同期してスイ
ッチングトランジスタＱＩ、がオンとなることにより、
電源電圧Ｖｃｃの電位にリセットされるようになってお
り、更に、フローティング・デイフュージョン２９ａに
発生した信号をバンファアンプ７、サンプルホールド回
路を構成するスイッチングトランジスタＱ４１及び容量
素子９に転送し、容量素子９に現れる信号を差動増幅器
１１の反転入力接点に供給する構成となっている。
第２のレジスタ１５のフローティング・デイフュージョ
ン２９ｂは、電源Ｖｃｃに接続するスインチングトラン
ジスタＱ　＋　ｂが接続すると共に、ハ。
ファアンプ８を介して、サンプルホールド回路を構成す
るスイッチングトランジスタＱ　４ｂ及び容量素子１０
に接続し、更に、容量素子１０に現れる信号を差動増幅
器１１の非反転入力接点に供給する構成となっている。
そして、差動増幅器１１の出力接点が、ローパスフィル
タを構成する抵抗１２及び容量素子１３を介して第ルジ
スタ１４のＮ゛形不純物層２６ａに帰還している。
尚、クランプ回路２の差動増幅器２ａの反転入力接点と
出力接点との間にクランプ・ダイオード２ｂが接続する
と共に、該反転入力接点は容量素子３の出力側接点に接
続している。
次に、第９図に示すタイミングチャートと共に従来例の
動作を説明する。
まず、第１．第２のレジスタ１４．１５のフローティン
グデイフュージョン２９ａ、２９ｂは、所定周期τで発
生するリセット信号Ｒ３Ｔに同期してＶｃｃの電位にリ
セットされる。尚、周期τは、信号電荷を１ステ一ジ分
だけ出力側へ転送させる期間であり、この周期τの動作
を繰返すことによって、信号電荷を順次に出力側へ転送
させる。
まず、第１のレジスタ１４は、時点ｔ１において“Ｈ“
レベル（”　Ｈ”レベルが５ボルト）となるゲート信号
ＩＣ，がゲート電極１８ａに印加されることにより、Ｎ
１形不純物層２６ａの印加電圧Δｑに相当する電荷ｑ１
がＮ゛形不純物層２７ａに蓄積され、この電荷ｑ１を出
力側へ転送する。
第２のレジスタ１５は、Ｎ゛形不純物層３２に３ボルト
、Ｎ゛形不純物層３３に５ボルトの直流電圧源１６．１
７が接続されており、まず、時点ｔ、でゲート信号ＩＣ
，を印加することにより、Ｎ゛形不純物層３２下とゲー
ト電極３０下のポテンシャルレベルに差を発生させて、
Ｎ゛形不純物層３２からＮ゛形不純物層２７ｂへ電荷を
注入する。そして、再び、ゲート電極１８ａを”　Ｌ　
”レベルにすることによって、Ｎ＋形不純物層３２下の
ポテンシャルレベルとＮ“形不純物層２７ｂのポテンシ
ャレベルの差に相当する量の電荷ｑをＮ゛形不純物層２
７ｂ下に蓄積する。次に、時点ｔ　ｚで“°Ｈ”レベル
（“Ｈｏ”レベルカ３．５ボルト）となるゲート信号Ｇ
３をゲート電極３１へ印加してゲート電極３１下のポテ
ンシャルレベルを深くすることにより、Ｎ゛形不純物層
２７ｂの電荷ｑ′の一部ｑ”をＮ゛形不純物層３３ヘオ
ーハーフ口一で流出させ、残りの電荷ｑｂ（＝ｑｑ”）
をＮ゛形不純物層２７ｂ下に保持する。
即ち、ゲート電極３１下のポテンシャルレベルとＮ゛形
不純物層２７ｂ下のポテンシャルレベルの差に相当する
電荷ｑ、が計量されることとなる。
そして、夫々第１．第２のレジスタ１４．１５が各信号
電荷ｑ、とｑｂを、同一のタイミングで１ステ一ジ分だ
け出力側へ転送する。フローティング・デイフュージョ
ン２９ａ、２９ｂに到達した信号電荷は、サンプルホー
ルド回路を構成するトランジスタＱ　４　ｍと容量素子
９及びトランジスタＱ　４ｂと容量素子１０でホールド
されて差動増幅器１１の各入力接点へ供給され、差動増
幅器１１からは、電荷量の差に相当する差信号Δｑが出
力される。そして、この差信号Δｑは第１のレジスタ１
４に帰還される。
このように、この従来技術は、第１．第２のレジスタ１
４．１５の各入力部で計量した信号電荷を同一条件で転
送し、転送後の信号電荷量の差に相当する差信号を第１
のレジスタへ帰還させることにより、温度変動に追従し
た差信号を発生することができ、この差信号でクランプ
回路を制御することによって、ビデオ信号Ｓｖを温度補
償する最適なバイアスレベルに設定してＣＣＤ遅延線本
体１へ供給するとするものである。
〔発明が解決しようとする課題］ しかしながら、このような従来のＣＣＤ遅延線にあって
は、前記第２のレジスタ１５のＮ゛形不純物２７ｂに規
定量の信号電荷ｑｂを計量して保持する構造となってい
るが、このフローティング状態のＮ゛形不純物２７ｂに
は寄生容量が存在するので、Ｎ゛形不純物２７ｂの電位
変動に伴って計量誤差を生じることとなり、規定の信号
電荷を精度良く発生させることが出来ない場合があった
。
本発明は、このような課題に鑑みて成されたものであり
、温度補償回路中に設けられている第１と第２のレジス
タに注入する信号電荷の計量を高精度で行うことができ
る入力部を備えたＣＣＤ遅延線を提供することを目的と
する。
〔課題を解決するための手段〕
このような目的を達成するために本発明は、埋込ＣＣＤ
を遅延線本体とし、被遅延信号をクランプして該遅延線
本体に供給する入力バイアス調整手段と、該遅延線本体
と同一構造の埋込ＣＣＤの転送路を有する第ルジスタと
、該遅延線本体及び第ルジスタと同一構造の埋込ＣＣＤ
の転送路を有する第２レジスタと、該第ルジスタより出
力される電荷量を検出する第１の電荷量検出手段と、該
第２レジスタより出力される電荷量を検出する第２の電
荷量検出手段と、上記第１．第２の電荷量検出手段にて
検出された電荷量の差に応して上記入力バイアス調整手
段のバイアス調整量を制御すると共に、該差に相当する
電圧を上記第ルジスタの入力接点に印加する制御手段と
を備えたＣＣＤ遅延線を対象とする。
そして、上記第２のレジスタの入力部は、所定の第１の
電位に設定された第１の拡散層と、該第１の電位より高
い第２の電位に設定された第２の拡散層と、該第１．第
２の電位の中間電位に設定され且つ電荷転送路に接続す
る計量用ゲート電極と、該第１の拡散層と計量用ゲート
電極との間に設けられた第１のゲート電極と、該第２の
拡散層と計量用ゲート電極との間に設けられた第２のゲ
ート電極とを具備し、且つ、上記第１のゲート電極と第
２のゲート電極に交互に所定電圧の制御信号を印加する
ことにより、該第２のゲート電極下のポテンシャルと計
量用ゲート電極下のポテンシャルとの差に相当する電荷
を計量用ゲート電極下に発生させることで転送電荷を計
量することとした。
〔作用］ このような構成を有する本発明のＣＣＤ遅延線によれば
、各レジスタの入力部に注入する信号電荷を、ゲート電
極下のポテンシャル井戸のレベル差を利用して計量する
ようにした結果、従来のようなフローティング状態の不
純物層の容量結合に起因するポテンシャルレベルの変動
を招かないことから、常に規定量の信号電荷を計量する
ことが可能となり、より精度の高い温度補償を実現する
ことができる。
〔実施例〕
以下、本発明によるＣＣＤ遅延線の一実施例を図面と共
に説明する。
第１図は実施例構成図であり、第８図と同−又は相当す
る部分を同一符号で示している。
まず、第８図との相違点を第１図に基づいて説明すると
、第１のレジスタ１４の入力部に形成されているゲート
電極１８ａと１９ａの間に計量用ゲート電極Ｇａが形成
され、一方、第２のレジスタ１５の入力部に形成されて
いるゲート電極３０゜３１と１９ｂの間に計量用ゲート
電極ｃｂが形成されている。そして、両ゲート電極Ｇａ
、Ｇｂに一定電圧Ｇ４　（４ボルト）が印加される。
更に断面構造を説明すると、第２図において、第１のレ
ジスタ１４は長手方向に１８ａ、Ｇａ。
１９ａ〜２５ａのゲート電極を配置し、シンクチンプ・
バイアス点となるＮ゛形不純物層２６ａ、ゲート電極２
１ａと２２ａの間にＮ゛形不純物層２８ａ及び、終端部
にフローティング・デイフュージョン２９ａが形成され
、ゲート電極１９ａとＮ゛形不純物層２８ａの間にＮ−
形不純物層が形成されることで埋込ＣＣＤが形成され、
ゲート電極２２ａからフローティング・デイフュージョ
ン２・９ａまでの領域に表面ＣＣＤが形成されている。
そして、所定レベル及び所定周期の制御信号ＩＧ、、Ｇ
４．ＩＧ２．　φ２Ａ　、　Ｇ＋　、　Ｇ２　、　　φ
１Ａ、φｚｍ、ＯＧに同期してＮ゛形不純物層２６ａか
らフローティング・デイフュージョン２９ａまで信号電
荷を転送する。
次に第２レジスタ１５は、第３図に示すように、第２レ
ジスタ１４の入力部を除いて同一の構造を有し、夫々の
ゲート電極Ｇｂ、１９ｂ〜２５ｂがゲート電極Ｇａ、１
９ａ〜２５ａに対応し、Ｎ゛形不純物層２８ｂ、２９ｂ
がＮ゛形不純物層２８ａ、２９ａに対応している。そし
て制御信号ＩＧ、、Ｇ、、ＩＧ２．　　φ２Ａ、Ｇ、、
Ｇ２．　　φ。
φ２Ｂ　＋○Ｇは共通に印加されるようになっている。
次に、かかる構造のＣＣＤ遅延線の動作を、第４図〜第
７図に示すポテンシャ・プロフィールに基づいて説明す
る。尚、駆動信号のタイミングは第９図に示すのと同様
であり、第４図〜第７図は適宜の時点でのポテンシャ・
プロフィールを示すものとする。
基準側の第１のレジスタ１４は第９図に示す周期τに同
期して従来同様の電荷転送動作を行い、一方、参照側の
第２のレジスタ１５も同一周期τで転送動作するが、次
に説明するシンク・チップ時のバイアス点を設定するた
めの動作によって信号電荷の計量が繰り返される。
即ち、第２のレジスタ１５において、第９図のある時点
ｔｌで夫々の制御信号ＩＣ，、Ｇ、。
ＩＧ、、　　φ２Ａが“Ｈ”、”Ｌ”＋　、　　ｕ　Ｌ
　ＩＩ　、　　ｒ“ＨＩＴの論理値レベルになると、第
４図に示すように、１．５ボルトに設定されている不純
物層３２のポテンシャル・レベルよりゲート電極３０下
のポテンシャル・レベルが下がるので、不純物層３２か
らゲート電極Ｇ４下のポテンシャル井戸へ電荷が流入す
る。又、制御信号ＩＧ２と６３は共に゛′Ｌ゛レヘルレ
ベるので、ゲート電極１９ｂ及びゲート電極３１下がポ
テンシャル障壁となり、第４図に示すように電荷ｑ゛が
ゲート電極Ｇ４下のポテンシャル井戸に蓄積される。
次に時点ｔ２において、夫々の制御信号ＩＣ。
Ｇ３．ＩＧＺ、　　φ２．が“Ｌ゛、“Ｈ””、”Ｌ’
“”Ｈ”の論理レベルとなると、第５図に示すように、
ゲート電極３１下のポテンシャル・レベルが下がり、電
荷ｑ”の一部　１１が不純物層３３ヘオーバーフローし
て流出する。この時、制御信号ＩＧ１は“Ｌ”レベルで
あるから、ゲート電極３０下はポテンシャル障壁となり
、不純物層３１とゲート電極Ｇ４下のポテンシャル井戸
の間は遮断される。この結果、ゲート電極Ｇ３下のポテ
ンシャル・レベルとゲート電極Ｇ４下のポテンシャル井
戸のポテンシャル・レベルの差に相当する信号電荷９．
がゲート電極Ｇ４下のポテンシャル井戸に蓄積される。
即ち、電荷ｑ、は、ゲート電極３１とｃｂに印加される
電圧の差（４−３，５＝０．５ボルト）に比例した電荷
量ｑｂ（＝ｑｑ“）となり、所定量の電荷の計量が完了
する。
次に時点ｔ３において、夫々の制御信号ＩＣ。
Ｇ、、ＩＧ２　φ２Ａが“Ｌ″“、”Ｌ””、　“Ｈ′
”１１　Ｌ　ＩＩの論理レベルとなると、第６図に示す
ように、ゲート電極３０．３１下のポテンシャル・レベ
ルが上がって不純物層３２．３３とゲート電極Ｇ４下の
ポテンシャル井戸との間が遮断状態となり、同時にゲー
ト電極１９ｂ下のポテンシャル・レベルが下がるので信
号電荷ｑ、が該ゲート電極１９ｂ下へ移動する。
次に時点ｔ４において、夫々の制御信号ＩＣ，。
Ｇ、、ＩＧ２　　φ２Ａが°ｌ　ＨＩＩ、“′Ｌ”、Ｌ
”。
Ｈ”の論理レベルとなると、第７図に示すように、ゲー
ト電極１９ｂ下のポテンシャル・レベルが上がり、ゲー
ト電極２Ｏｂ下のポテンシャル・レベルが下がるので、
信号電荷ｑ、は更にゲート電極２Ｏｂ下へ転送される。
そして、このように各レジスタ１４．１５の入力部から
所定周期で毎に規定量の電荷ｑｓ＋　　ｑｂを注入する
と共に、順次に出力側へ転送する動作を繰返し、周期τ
毎に夫々のフローティングデイフュージョン２９ａ、２
９ｂに到達した電荷の電荷量の差を差動増幅器１１で検
出し、差信号Δｑで帰還をかけると同時に、クランプ回
路２を自動制御する。
尚、この実施例では、第９図に示すように、所定の時点
においてのみゲート信号Ｇ、を“Ｈ”レベル（３，５ボ
ルト）に設定するように制御するが、ゲート電極３１に
常時３．５ボルトの直流電圧を印加することで、同様の
計量動作を行うことができるので、回路の簡素化等のた
めにこの直流電圧を印加する回路構成としてもよい。
以上述べたように、この実施例によれば、ゲート電極３
１のポテンシャル・レベルとゲート電極Ｇ４下のポテン
シャル井戸のポテンシャル・レベルのレベル差に相当す
る信号電荷ｑ、は、製造プロセスのバラツキや温度変動
等があっても相対的なポテンシャル・レベルの変化によ
って常時一定となるので、基準側の第１のレジスタ１４
の最大取扱電荷量９つに対する第２のレジスタ１５の最
大取扱電荷量ｑ、の比率を常時一定にして、精度良く遅
延線本体のバイアス制御を行うことができる。
〔発明の効果〕
以上説明したように本発明によれば、温度補償回路中の
各レジスタの入力部に注入する信号電荷を、ゲート電極
下のポテンシャル井戸のレベル差を利用して計量するよ
うにした結果、従来のような容量結合に起因するポテン
シャルレベルの変動を招かないことから、常に規定量の
信号電荷を計量することが可能となり、より精度の高い
温度補償を実現することができる。
【図面の簡単な説明】
第１図は本発明の実施例構成図； 第２図及び第３図は第１図の要部継断面図、第４図ない
し第７図はポテンシャル・プロフィール；第８図は従来
例の構成図、 第９図は駆動信号のタイミングチャートである。 図中の符号； １：ｃｃＤ遅延線本体 ２：クランプ回路 ３．９，１０，１３：容量素子 ７．８：バッファアンプ ２ａ、１１：差動増幅器 １４：第１のレジスタ １５：第２のレジスタ １６．１７：定電圧源 ３０：第１のゲート電極 ３１：第２のゲート電極 ３２：第１の不純物拡散層 ３３：第２の不純物拡散層 Ｇａ、Ｇｂ：計量用ゲート電極 第 図 第 図 第 図 第 図 第 図 第 因 第 図

Claims (1)

  1. 【特許請求の範囲】 　埋込ＣＣＤを遅延線本体とし、被遅延信号をクランプ
    して該遅延線本体に供給する入力バイアス調整手段と、
    該遅延線本体と同一構造の埋込ＣＣＤの転送路を有する
    第１のレジスタと、該遅延線本体及び第１のレジスタと
    同一構造の埋込ＣＣＤの転送路を有する第２のレジスタ
    と、該第１のレジスタより出力される電荷量を検出する
    第１の電荷量検出手段と、該第２のレジスタより出力さ
    れる電荷量を検出する第２の電荷量検出手段と、 上記第１、第２の電荷量検出手段にて検出された電荷量
    の差に応じて上記入力バイアス調整手段のバイアス調整
    量を制御すると共に、該差に相当する電圧を上記第１の
    レジスタの入力接点に印加する制御手段とを備えたＣＣ
    Ｄ遅延線において、前記第２のレジスタの入力部は、所
    定の第１の電位に設定された第１の拡散層と、該第１の
    電位より高い第２の電位に設定された第２の拡散層と、
    該第１、第２の電位の中間電位に設定され且つ電荷転送
    路に接続する計量用ゲート電極と、該第１の拡散層と計
    量用ゲート電極との間に設けられた第１のゲート電極と
    、該第２の拡散層と計量用ゲート電極との間に設けられ
    た第２のゲート電極とを具備し、上記第１のゲート電極
    と第２のゲート電極に交互に所定電圧の制御信号を印加
    することにより、該第２のゲート電極下のポテンシャル
    と計量用ゲート電極下のポテンシャルとの差に相当する
    電荷を計量用ゲート電極下に発生させることで転送電荷
    を計量することを特徴とするＣＣＤ遅延線。
JP2103101A 1990-04-20 1990-04-20 Ｃｃｄ遅延線 Pending JPH043436A (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3208829B2 (ja) * 1992-04-06 2001-09-17 ソニー株式会社 電荷結合装置
US5955907A (en) * 1995-03-03 1999-09-21 Advantest Corp. Temperature compensation circuit and method for providing a constant delay
US20020175890A1 (en) * 2001-05-23 2002-11-28 Matsushita Electric Industrial Co., Ltd Liquid crystal driver device and liquid crystal driver unit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139784A (en) * 1977-08-02 1979-02-13 Rca Corporation CCD Input circuits
US4199691A (en) * 1978-06-16 1980-04-22 Rca Corporation CCD Multiple channel network
US5029189A (en) * 1983-12-09 1991-07-02 Sony Corporation Input structure for charge coupled devices with controllable input bias
US4725748A (en) * 1985-05-06 1988-02-16 Tektronix, Inc. High speed data acquisition utilizing multiple charge transfer delay lines
US4951302A (en) * 1988-06-30 1990-08-21 Tektronix, Inc. Charge-coupled device shift register

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