JPH04336346A - Memory access system - Google Patents

Memory access system

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Publication number
JPH04336346A
JPH04336346A JP3137218A JP13721891A JPH04336346A JP H04336346 A JPH04336346 A JP H04336346A JP 3137218 A JP3137218 A JP 3137218A JP 13721891 A JP13721891 A JP 13721891A JP H04336346 A JPH04336346 A JP H04336346A
Authority
JP
Japan
Prior art keywords
bits
address
data
input
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3137218A
Other languages
Japanese (ja)
Inventor
Seiichiro Asari
浅利 誠一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3137218A priority Critical patent/JPH04336346A/en
Publication of JPH04336346A publication Critical patent/JPH04336346A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To expand memory capacity with the same software by processing operation bits, address bits, and data by specific bit respectively. CONSTITUTION:When one address of an EEPROM consists of 16 bits, the address should be synchronized with a clock signal at the time of input from a serial input terminal 11. Then eight clocks from the beginning are prescribed as operation bits. Following eight clocks are prescribed as address bits. Further, following eight bits and eight bits following them are prescribed as data. A function for 'write' is executed and the input data are stored in a memory array 7. When a function for 'read' is executed, the input signal consists of an address bit following the operation bits and data in the memory array 7 corresponding to an address as the input signal inputted in synchronism with the clock signal from the serial output terminal 12 is outputted.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】この発明はマイクロコンピュータ
の記憶手段として用いられる例えばEEPROM(El
ectrically Erasarable and
 Programmable Read Only M
emory) のメモリアクセス方式に関するものであ
る。
[Industrial Field of Application] The present invention relates to an EEPROM (El
electrically Erasable and
Programmable Read Only M
This is related to the memory access method of ``emory''.

【0002】0002

【従来の技術】近年、半導体ICの応用分野の広がりは
大きくなっており、特にワンチップマイクロコンピュー
タによる製品の進歩は著しい。その中でマイクロコンピ
ュータとのキッドとして使用されるEEPROMの役割
は、だんだんと大きくなりつつある。EEPROMはメ
モリセルに比較的に高い電圧をかける必要があるため、
初期の頃は高電圧専用端子が必要であったが、最近では
昇圧回路を内蔵することにより単一電源で動作可能とな
り、さまざまな分野への展開がなされている。
2. Description of the Related Art In recent years, the field of application of semiconductor ICs has been expanding, and in particular, the progress of products based on one-chip microcomputers has been remarkable. In this context, the role of EEPROM, which is used as a component with microcomputers, is gradually becoming larger. EEPROM requires a relatively high voltage to be applied to the memory cells, so
In the early days, a dedicated high-voltage terminal was required, but recently, by incorporating a booster circuit, it has become possible to operate with a single power supply, and it is being used in a variety of fields.

【0003】しかしながら、(特に民生分野においては
)システムにおけるEEPROMに記憶しておくデータ
はまだ容量にして、1Kビット〜2Kビット程度であり
、さらに重要なことはマイクロコンピュータの負担を減
らすために、できるかぎりインターフェイスを少なくす
ることである。したがって、シリアル入出力をもったE
EPROMが当然のことながら求められる仕様となって
くる。
However, (especially in the consumer field) the data stored in the EEPROM in the system still has a capacity of about 1K bits to 2K bits, and more importantly, in order to reduce the burden on the microcomputer, The goal is to reduce the number of interfaces as much as possible. Therefore, E with serial input/output
EPROM will naturally become a required specification.

【0004】図4は従来のシリアル入出力型EEPRO
Mの構成を示すブロック図である。図4において、1は
処理のスタートタイミング信号を出力するスタートタイ
ミング回路、2は各構成要素へのタイミング信号(クロ
ック信号)を発生するタイミング回路、3はデータの書
き込み又は読み出しを行うためのファンクション動作モ
ードを決めるオペレーションビットを格納するモードレ
ジスタ、4はデータの書き込み又は読み出しの対象とな
るアドレスを示すアドレスビットを格納するアドレスレ
ジスタ、5はデータを格納するデータレジスタ、6はモ
ードレジスタ3およびデータレジスタ5の出力を増幅す
るセンス回路、7はデータを記憶するメモリアレイ、8
はアドレスレジスタ4の出力をデコードするデコーダ、
11はオペレーションビット,アドレスビット,データ
などをシリアルで入力するシリアル入力端子、12はデ
ータをシリアルで出力するシリアル出力端子、13はク
ロック信号を入力するクロック端子である。
FIG. 4 shows a conventional serial input/output type EEPRO.
FIG. 2 is a block diagram showing the configuration of M. In FIG. 4, 1 is a start timing circuit that outputs a processing start timing signal, 2 is a timing circuit that generates a timing signal (clock signal) to each component, and 3 is a function operation mode for writing or reading data. 4 is an address register that stores address bits indicating the address to which data is to be written or read; 5 is a data register that stores data; 6 is a mode register 3 and a data register 5; Sense circuit that amplifies the output; 7 is a memory array that stores data; 8
is a decoder that decodes the output of address register 4,
11 is a serial input terminal to which operation bits, address bits, data, etc. are serially input; 12 is a serial output terminal to which data is serially output; and 13 is a clock terminal to which a clock signal is input.

【0005】図3は図4のシリアル入出力型EEPRO
Mのファンクション動作モードを示す波形図である。
FIG. 3 shows the serial input/output type EEPRO shown in FIG.
FIG. 3 is a waveform diagram showing the function operation mode of M.

【0006】次に図3および図4を参照して従来例の動
作について説明する。EEPROMの基本的なファンク
ション動作モードとして、「読み出し」や「書き込み」
などがあるが、それらを認識するために、まず入力信号
としてスタートビットをシリアル入力端子11から1ビ
ット入力する。次に基本的なファンクション動作モード
を決めるオペレーションコードをシリアル入力端子11
から2ビット〜4ビット入力する。これらのスタートビ
ットとオペレーションビットを入力するときは、クロッ
ク信号の立ち上がり、もしくは立ち下がりに同期して行
われる。スタートビットはスタートタイミング回路1に
入力され、スタートタイミング回路1を駆動させ、タイ
ミング発生回路2からタイミング信号(クロック信号)
を発生させる。また、オペレーションビットはモードレ
ジスタ3に格納される。
Next, the operation of the conventional example will be explained with reference to FIGS. 3 and 4. The basic functional operation modes of EEPROM are "reading" and "writing".
etc., but in order to recognize them, one start bit is first inputted from the serial input terminal 11 as an input signal. Next, input the operation code that determines the basic function operation mode to the serial input terminal 11.
Input 2 to 4 bits from . These start bits and operation bits are input in synchronization with the rising or falling edge of the clock signal. The start bit is input to the start timing circuit 1, drives the start timing circuit 1, and generates a timing signal (clock signal) from the timing generation circuit 2.
to occur. Further, the operation bit is stored in the mode register 3.

【0007】次にはシリアル入力端子11から入力信号
としてアドレスが入力され、例えばROM容量が102
4ビット(EEPROMの1アドレスが16ビット構成
とした場合)であれば、以下のごとくアドレスの6ビッ
トが入力される。
Next, an address is input as an input signal from the serial input terminal 11. For example, if the ROM capacity is 102
If it is 4 bits (if one address of the EEPROM has a 16-bit configuration), 6 bits of the address are input as shown below.

【0008】オペレーションビットが「読み出し」を示
すときには、上記処理の後にクロック信号の立ち上がり
、もしくは立ち下がりに同期してデータがメモリアレイ
7からデータレジスタ5へ、そしてシリアル出力端子1
2からシリアルで出力データとして出力される。オペレ
ーションビットが「書き込み」を示すときには、アドレ
スに続き更に入力信号としてデータをシリアル入力端子
11から入力する。そして、そのデータはメモリアレイ
7に記憶される。なお、アドレスやデータを入力すると
き、ビットのLSB,MSBは逆になる場合もある。
When the operation bit indicates "read", the data is transferred from the memory array 7 to the data register 5 and then to the serial output terminal 1 in synchronization with the rising or falling edge of the clock signal after the above processing.
2 is serially output as output data. When the operation bit indicates "write", data is further input from the serial input terminal 11 as an input signal following the address. The data is then stored in the memory array 7. Note that when inputting an address or data, the LSB and MSB of the bits may be reversed.

【0009】[0009]

【発明が解決しようとする課題】ところで、上述したよ
うな従来の動作仕様であれば同じシステムにおいてEE
PROMの容量を拡張しようとした場合(例えば1Kビ
ットから2Kビットに拡張)、上記に示したアドレスの
ビット数が増えてしまい、例えばせっかくの1Kビット
の容量で作ったソフトウェア(プログラム)の財産を生
かせないという問題点があった。
[Problem to be Solved by the Invention] By the way, if the conventional operating specifications as mentioned above are used, the EE
If you try to expand the PROM capacity (for example, from 1K bits to 2K bits), the number of bits at the address shown above will increase, and the property of the software (program) created with the 1K bit capacity will be lost. There was a problem that it could not be used.

【0010】この発明は、上記のような問題点を解決す
るためになされたもので、メモリ容量の拡張に対しても
ソフトウェア上でのコンパチビリティをもったシリアル
入出力型EEPROMなどの記憶装置のメモリアクセス
方式を提供することを目的とする。
The present invention was made to solve the above-mentioned problems, and it is a storage device such as a serial input/output type EEPROM that has software compatibility even when memory capacity is expanded. The purpose is to provide a memory access method.

【0011】[0011]

【課題を解決するための手段】この発明に係るメモリア
クセス方式は、オペレーションビットとアドレスビット
とデータをそれぞれ所定ビットごとに処理を行うもので
ある。
A memory access method according to the present invention processes operation bits, address bits, and data for each predetermined bit.

【0012】0012

【作用】オペレーションビットとアドレスビットとデー
タはそれぞれ同じビット数で処理されるので、メモリ容
量の拡張に対してソフトウェアのコンパチビリティをも
たらすことができる。
[Operation] Since operation bits, address bits, and data are each processed with the same number of bits, software compatibility can be achieved with expansion of memory capacity.

【0013】[0013]

【実施例】図2はこの発明の一実施例に係るメモリアク
セス方式を採用したシリアル入出力型EEPROMの構
成を示すブロック図である。図2において、図4に示す
構成要素に対応するものには同一の符号を付し、その説
明を省略する。図2において、9はモードレジスタ3と
アドレスレジスタ4とデータレジスタ5の各入力に対す
る入力バッファ回路、10はセンス回路6の出力に対す
る出力バッファ回路である。
Embodiment FIG. 2 is a block diagram showing the structure of a serial input/output type EEPROM employing a memory access method according to an embodiment of the present invention. In FIG. 2, components corresponding to those shown in FIG. 4 are designated by the same reference numerals, and their explanations will be omitted. In FIG. 2, 9 is an input buffer circuit for each input of the mode register 3, address register 4, and data register 5, and 10 is an output buffer circuit for the output of the sense circuit 6.

【0014】図1は図2のシリアル入出力型EEPRO
Mのファンクション動作モードを示す波形図である。
FIG. 1 shows the serial input/output type EEPRO shown in FIG.
FIG. 3 is a waveform diagram showing the function operation mode of M.

【0015】次に図1および図2を参照してこの実施例
の動作について説明する。ここで説明するのは、EEP
ROMの1アドレスが16ビット構成の場合である。シ
リアル入力端子11から入力信号を入力するときにはク
ロック信号に同期しなければならない。図1においては
クロック信号の立ち上がりに同期させて入力させる例を
示している。最初から8クロック分をオペレーションビ
ットと規定する。次の8クロック分をアドレスビットと
規定する。そしてさらに次の8ビットおよびその次の8
ビットをデータと規定する。以上述べた例では「書き込
み」なるファンクションを実行し入力データがメモリア
レイ7に記憶されることになる。
Next, the operation of this embodiment will be explained with reference to FIGS. 1 and 2. What we will explain here is EEP
This is a case where one address of the ROM has a 16-bit configuration. When inputting an input signal from the serial input terminal 11, it must be synchronized with a clock signal. FIG. 1 shows an example in which the input signal is synchronized with the rising edge of the clock signal. Eight clocks from the beginning are defined as operation bits. The next eight clocks are defined as address bits. and then the next 8 bits and the next 8 bits
Bits are defined as data. In the example described above, the function "write" is executed and the input data is stored in the memory array 7.

【0016】「読み出し」なるファンクションを実行す
るときは入力する信号は、オペレーションビットに続く
アドレスビットまでとし、シリアル出力端子12からク
ロック信号に同期して入力した入力信号としてのアドレ
スに対応したメモリアレイ7のデータが出力データとし
て出力される。
When executing the "read" function, the input signals are up to the address bit following the operation bit, and the memory array corresponding to the address as the input signal input from the serial output terminal 12 in synchronization with the clock signal is input. 7 data is output as output data.

【0017】アドレスに対応するビットは、8ビットで
あるためたとえば以下のように入力される。 このように入力されれば、64アドレス*16ビットの
EEPROMを示すことになる。したがって、このよう
に考えれば同じ8クロックで2アドレス〜256アドレ
スを表現できることになり、入力信号はすべてソフトウ
ェア(プログラム)上でコンパチビリティをもつことに
なる。
Since the bits corresponding to the address are 8 bits, they are input as follows, for example. If input in this way, it will indicate an EEPROM of 64 addresses * 16 bits. Therefore, considering this, 2 to 256 addresses can be expressed with the same 8 clocks, and all input signals have compatibility on software (programs).

【0018】上記実施例では8ビットごとの処理を示し
たが、8ビットに限らず他のビット数でもよい。例えば
4ビット処理を行えば(1アドレス16ビットの場合)
2アドレス〜16Kアドレスが同じクロック数で処理で
きるし、16ビット処理を行えば2アドレス〜64Kア
ドレスまでが可能となる。
[0018] In the above embodiment, processing is performed every 8 bits, but the number of bits is not limited to 8 bits and may be any other number of bits. For example, if you perform 4-bit processing (if one address is 16 bits)
2 addresses to 16K addresses can be processed with the same number of clocks, and if 16 bit processing is performed, 2 addresses to 64K addresses can be processed.

【0019】[0019]

【発明の効果】以上のように本発明によれば、オペレー
ションビットとアドレスビットとデータをそれぞれ所定
ビットごとに処理を行うようにしたので、同じクロック
数、すなわち同じソフトウェアでメモリ容量の拡張がで
き、したがってシステムの変更が容易にできるという効
果が得られる。
[Effects of the Invention] As described above, according to the present invention, since the operation bit, address bit, and data are processed for each predetermined bit, the memory capacity can be expanded using the same number of clocks, that is, the same software. , Therefore, it is possible to easily change the system.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】この発明の一実施例に係るメモリアクセス方式
によるシリアル入出力型EEPROMのファンクション
動作モードを示す波形図である。
FIG. 1 is a waveform diagram showing functional operation modes of a serial input/output type EEPROM using a memory access method according to an embodiment of the present invention.

【図2】この実施例によるEEPROMの構成を示すブ
ロック図である。
FIG. 2 is a block diagram showing the configuration of an EEPROM according to this embodiment.

【図3】従来のメモリアクセス方式によるシリアル入出
力型EEPROMのファンクション動作モードを示す波
形図である。
FIG. 3 is a waveform diagram showing functional operation modes of a serial input/output type EEPROM using a conventional memory access method.

【図4】この従来例によるEEPROMの構成を示すブ
ロック図である。
FIG. 4 is a block diagram showing the configuration of an EEPROM according to this conventional example.

【符号の説明】[Explanation of symbols]

11  シリアル入力端子 12  シリアル出力端子 13  クロック端子 11 Serial input terminal 12 Serial output terminal 13 Clock terminal

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】  クロック信号に同期して、データの書
き込み又は読み出しを行うためのファンクション動作モ
ードを決めるオペレーションビット、次いでデータの書
き込み又は読み出しの対象となるアドレスを示すアドレ
スビットをシリアル入力端子にシリアルで入力し、書き
込みのときは次いで上記シリアル入力端子にデータを入
力し、読み出しのときはシリアル出力端子からデータを
出力するように構成された記憶装置において、上記オペ
レーションビットと上記アドレスビットと上記データを
それぞれ所定ビットごとに処理を行うことを特徴とする
メモリアクセス方式。
Claim 1: In synchronization with a clock signal, an operation bit that determines a function operation mode for writing or reading data, and then an address bit indicating an address to which data is to be written or read are serially connected to a serial input terminal. In a storage device configured to input data to the serial input terminal when writing, and output data from the serial output terminal when reading, the operation bit, the address bit, and the data are input. A memory access method characterized in that processing is performed for each predetermined bit.
【請求項2】  上記処理を行うべき所定ビットは1か
ら16ビットであることを特徴とする請求項1のメモリ
アクセス方式。
2. The memory access method according to claim 1, wherein the predetermined bits to be processed are 1 to 16 bits.
JP3137218A 1991-05-13 1991-05-13 Memory access system Pending JPH04336346A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3137218A JPH04336346A (en) 1991-05-13 1991-05-13 Memory access system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3137218A JPH04336346A (en) 1991-05-13 1991-05-13 Memory access system

Publications (1)

Publication Number Publication Date
JPH04336346A true JPH04336346A (en) 1992-11-24

Family

ID=15193548

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3137218A Pending JPH04336346A (en) 1991-05-13 1991-05-13 Memory access system

Country Status (1)

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JP (1) JPH04336346A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11507595A (en) * 1995-06-16 1999-07-06 アルコア アルミニオ ソシエダッド アノニマ High speed roll casting and products
JP4682485B2 (en) * 2001-09-06 2011-05-11 株式会社デンソー Memory control device and serial memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11507595A (en) * 1995-06-16 1999-07-06 アルコア アルミニオ ソシエダッド アノニマ High speed roll casting and products
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