JPH04335566A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04335566A JPH04335566A JP3135610A JP13561091A JPH04335566A JP H04335566 A JPH04335566 A JP H04335566A JP 3135610 A JP3135610 A JP 3135610A JP 13561091 A JP13561091 A JP 13561091A JP H04335566 A JPH04335566 A JP H04335566A
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- JP
- Japan
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- memory
- wafers
- semiconductor
- memory device
- semiconductor substrates
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Links
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に大容量でかつ小型化に適したＳＲＡＭ、ＤＲＡ
Ｍ等の半導体メモリ装置に関する。
し、特に大容量でかつ小型化に適したＳＲＡＭ、ＤＲＡ
Ｍ等の半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は、記憶の最小単位で
あるメモリセルを中心に構成され、この単位セルが平面
的に規則正しくアレイ状に配列された構成となっている
。そして、〔○ワード×○ビット〕で１ウエハ上の形成
となるため、大容量メモリにおける占有セル面積は大き
くなる一方である。
あるメモリセルを中心に構成され、この単位セルが平面
的に規則正しくアレイ状に配列された構成となっている
。そして、〔○ワード×○ビット〕で１ウエハ上の形成
となるため、大容量メモリにおける占有セル面積は大き
くなる一方である。
【０００３】
【発明が解決しようとする課題】このため、半導体メモ
リ装置のさらに大容量化及び高集積化を目指す上では、
従来のように、単にウエハ（半導体基板）上にメモリセ
ルを構成するだけでは、自ずと限界が生じることになる
。そこで、本発明は、少なくとも２枚のウエハの貼り合
わせ構造により、メモリ容量の倍増に伴う高集積化及び
小型化を可能とした半導体メモリ装置を提供することを
目的とする。
リ装置のさらに大容量化及び高集積化を目指す上では、
従来のように、単にウエハ（半導体基板）上にメモリセ
ルを構成するだけでは、自ずと限界が生じることになる
。そこで、本発明は、少なくとも２枚のウエハの貼り合
わせ構造により、メモリ容量の倍増に伴う高集積化及び
小型化を可能とした半導体メモリ装置を提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明による半導体メモ
リ装置は、互いに重ね合わされかつ対向する少なくとも
一方の主面に凹部が形成された少なくとも２枚の半導体
基板と、２枚の半導体基板の一方の凹部に形成された第
１のメモリ形成領域と、２枚の半導体基板の他方の前記
凹部に対応する位置に形成された第２のメモリ形成領域
と、２枚の半導体基板上の各メモリ領域以外の領域の相
互に対応する位置に形成された第１，第２のメモリ拡張
用パッドと、２枚の半導体基板の少なくとも一方の側壁
に形成された外部接続用パッドとを具備し、２枚の半導
体基板が前記凹部に充填された絶縁性樹脂によって相互
に貼り合わされた構成となっている。
リ装置は、互いに重ね合わされかつ対向する少なくとも
一方の主面に凹部が形成された少なくとも２枚の半導体
基板と、２枚の半導体基板の一方の凹部に形成された第
１のメモリ形成領域と、２枚の半導体基板の他方の前記
凹部に対応する位置に形成された第２のメモリ形成領域
と、２枚の半導体基板上の各メモリ領域以外の領域の相
互に対応する位置に形成された第１，第２のメモリ拡張
用パッドと、２枚の半導体基板の少なくとも一方の側壁
に形成された外部接続用パッドとを具備し、２枚の半導
体基板が前記凹部に充填された絶縁性樹脂によって相互
に貼り合わされた構成となっている。
【０００５】
【作用】本発明による半導体メモリ装置において、２枚
の半導体基板の少なくとも一方に形成された凹部内及び
他方の半導体基板の対応位置にそれぞれメモリセルを形
成し、２枚の半導体基板を貼り合わせることで、メモリ
容量を倍増化し、これに伴い高集積化及び小型化を図る
。また、半導体基板の側壁に外部接続用パッドを形成す
ることで、ワイヤボンディングによるワイヤ自体のスト
レスを緩衝し、その分の高さを不要とすることでパッケ
ージの薄型化を図る。
の半導体基板の少なくとも一方に形成された凹部内及び
他方の半導体基板の対応位置にそれぞれメモリセルを形
成し、２枚の半導体基板を貼り合わせることで、メモリ
容量を倍増化し、これに伴い高集積化及び小型化を図る
。また、半導体基板の側壁に外部接続用パッドを形成す
ることで、ワイヤボンディングによるワイヤ自体のスト
レスを緩衝し、その分の高さを不要とすることでパッケ
ージの薄型化を図る。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による半導体メモリ装置の
一実施例を示す断面図である。図において、本発明によ
る半導体メモリ装置は、例えば２枚のウエハ（半導体基
板）１，２の貼り合わせ構造によって構成されている。 すなわち、これらウエハ１，２は各々、対向する主面の
対応する位置に好ましくは両側面が斜面状となる溝状の
凹部３，４を有し、これら凹部３，４の各底部には、例
えばｘＭビットのＳＲＡＭ、ＤＲＡＭ等のメモリセル５
，６が形成されている。
に説明する。図１は、本発明による半導体メモリ装置の
一実施例を示す断面図である。図において、本発明によ
る半導体メモリ装置は、例えば２枚のウエハ（半導体基
板）１，２の貼り合わせ構造によって構成されている。 すなわち、これらウエハ１，２は各々、対向する主面の
対応する位置に好ましくは両側面が斜面状となる溝状の
凹部３，４を有し、これら凹部３，４の各底部には、例
えばｘＭビットのＳＲＡＭ、ＤＲＡＭ等のメモリセル５
，６が形成されている。
【０００７】一方のウエハ１の主面には、トレンチ（溝
）構造の配線路７ａ，７ｂが形成され、これら配線路７
ａ，７ｂにはメモリ拡張用パッド８及び出力用パッド９
が配され、かつメモリセル５の各パッドとの電気的接続
が配線路７ａ，７ｂを介してなされている。また、ウエ
ハ１の側壁には外部接続用パッド１０が形成され、かつ
メモリセル５の各パッドとの電気的接続が配線路７ｂを
介してなされている。同様に、他方のウエハ２において
も、配線路１１ａ，１１ｂが形成され、これら配線路１
１ａ，１１ｂには、メモリ拡張用パッド８及び出力用パ
ッド９と対向する位置にメモリ拡張用パッド１２及び出
力用パッド１３が配され、かつメモリセル６の各パッド
との電気的接続が配線路９ａ，９ｂを介してなされてい
る。
）構造の配線路７ａ，７ｂが形成され、これら配線路７
ａ，７ｂにはメモリ拡張用パッド８及び出力用パッド９
が配され、かつメモリセル５の各パッドとの電気的接続
が配線路７ａ，７ｂを介してなされている。また、ウエ
ハ１の側壁には外部接続用パッド１０が形成され、かつ
メモリセル５の各パッドとの電気的接続が配線路７ｂを
介してなされている。同様に、他方のウエハ２において
も、配線路１１ａ，１１ｂが形成され、これら配線路１
１ａ，１１ｂには、メモリ拡張用パッド８及び出力用パ
ッド９と対向する位置にメモリ拡張用パッド１２及び出
力用パッド１３が配され、かつメモリセル６の各パッド
との電気的接続が配線路９ａ，９ｂを介してなされてい
る。
【０００８】この２枚のウエハ１，２は、凹部３，４が
対向するように相互に貼り合わされるのであるが、その
貼り合わせに際しては、メモリ拡張用パッド８と１２及
び出力用パッド９と１３が半田１４ａ，１４ｂ等によっ
て互いに電気的に接続されるとともに、凹部２，３に充
填された絶縁性の例えば熱硬化樹脂１５の作用によって
相互に貼り合わされることになる。
対向するように相互に貼り合わされるのであるが、その
貼り合わせに際しては、メモリ拡張用パッド８と１２及
び出力用パッド９と１３が半田１４ａ，１４ｂ等によっ
て互いに電気的に接続されるとともに、凹部２，３に充
填された絶縁性の例えば熱硬化樹脂１５の作用によって
相互に貼り合わされることになる。
【０００９】次に、本発明による半導体メモリ装置の製
造方法につき、その工程順に図２〜図７の各工程図に基
づいて説明する。先ず、シリコンウエハ１，２を２枚準
備し、図２に示すように、一方のウエハ１には例えば「
＋」マーク２１を例えば４ケ所に付し、他方のウエハ２
にはウエハ１の「＋」マーク２１に対応する位置に位置
決め孔２２を穿設し、この位置決め孔２２の周囲にこれ
より大なる「＋」マークを付する（図２に示す如き「○
」と「＋」の組合せ）。
造方法につき、その工程順に図２〜図７の各工程図に基
づいて説明する。先ず、シリコンウエハ１，２を２枚準
備し、図２に示すように、一方のウエハ１には例えば「
＋」マーク２１を例えば４ケ所に付し、他方のウエハ２
にはウエハ１の「＋」マーク２１に対応する位置に位置
決め孔２２を穿設し、この位置決め孔２２の周囲にこれ
より大なる「＋」マークを付する（図２に示す如き「○
」と「＋」の組合せ）。
【００１０】次に、図３に示すように、ウエハ１，２上
に平面的に規則正しくアレイ状に配列された単位セル２
３，２４毎に、側面が斜面形状となるトレンチ状の凹部
３，４を形成するとともに、トレンチ構造の配線路７ａ
，７ｂ，１１ａ，１１ｂを形成する。さらに、これら配
線路７ａ，７ｂ及び１１ａ，１１ｂの各底部には電気配
線をなすとともに、メモリ拡張用パッド８と出力用パッ
ド９及びメモリ拡張用パッド１２と出力用パッド１３を
それぞれ形成する。そして、凹部３，４の底面の破線で
示す領域がメモリ領域となる。
に平面的に規則正しくアレイ状に配列された単位セル２
３，２４毎に、側面が斜面形状となるトレンチ状の凹部
３，４を形成するとともに、トレンチ構造の配線路７ａ
，７ｂ，１１ａ，１１ｂを形成する。さらに、これら配
線路７ａ，７ｂ及び１１ａ，１１ｂの各底部には電気配
線をなすとともに、メモリ拡張用パッド８と出力用パッ
ド９及びメモリ拡張用パッド１２と出力用パッド１３を
それぞれ形成する。そして、凹部３，４の底面の破線で
示す領域がメモリ領域となる。
【００１１】次いで、図４に示すように、ウエハ１，２
の各凹部３，４のメモリ領域に例えばｘＭビットのメモ
リセル５，６を形成する。続いて、図５に示すように、
メモリ拡張用パッド８と出力用パッド９及びメモリ拡張
用パッド１２と出力用パッド１３にそれぞれ半田１４ａ
，１４ｂを盛り、さらに図６に示すように、メモリセル
５，６上に絶縁性の熱硬化樹脂１５を充填する。続いて
、図７に示すように、ウエハ１とウエハ２を凹部３，４
が形成された主面同士が対向するように向かい合わせに
し、４ケ所のクロスポイント（２１と２２）を合わせて
一体化する。そして、加圧アニール（Ａｎｎｅａｌ）後
、ダイシング組立処理にてチップ状に切断することによ
り、図１に示す如き半導体メモリ装置が完成する。
の各凹部３，４のメモリ領域に例えばｘＭビットのメモ
リセル５，６を形成する。続いて、図５に示すように、
メモリ拡張用パッド８と出力用パッド９及びメモリ拡張
用パッド１２と出力用パッド１３にそれぞれ半田１４ａ
，１４ｂを盛り、さらに図６に示すように、メモリセル
５，６上に絶縁性の熱硬化樹脂１５を充填する。続いて
、図７に示すように、ウエハ１とウエハ２を凹部３，４
が形成された主面同士が対向するように向かい合わせに
し、４ケ所のクロスポイント（２１と２２）を合わせて
一体化する。そして、加圧アニール（Ａｎｎｅａｌ）後
、ダイシング組立処理にてチップ状に切断することによ
り、図１に示す如き半導体メモリ装置が完成する。
【００１２】上述したように、２枚のウエハ１，２のト
レンチ状の凹部３，４内にメモリセル５，６を形成し、
配線をトレンチ構造の配線路７，１１内で行い、２枚の
ウエハ１，２を貼り合わせた構造とすることにより、ウ
エハ２枚分の厚みにはなるものの、メモリ容量を倍増化
でき、これに伴う高集積化及び小型化が可能となる。ま
た、配線を配線路７，１１内で行い、かつ凹部３，４の
両側面を傾斜状としたことで、断線事故の発生等の心配
もない。なお、本発明による半導体メモリ装置は、メモ
リセル５，６がウエハ１，２内に挟み込まれたいわゆる
クローズド構造であるため、紫外線を照射することによ
って記憶情報の消去が可能なＥＰＲＯＭ以外の、ＳＲＡ
ＭやＤＲＡＭ等に適している。
レンチ状の凹部３，４内にメモリセル５，６を形成し、
配線をトレンチ構造の配線路７，１１内で行い、２枚の
ウエハ１，２を貼り合わせた構造とすることにより、ウ
エハ２枚分の厚みにはなるものの、メモリ容量を倍増化
でき、これに伴う高集積化及び小型化が可能となる。ま
た、配線を配線路７，１１内で行い、かつ凹部３，４の
両側面を傾斜状としたことで、断線事故の発生等の心配
もない。なお、本発明による半導体メモリ装置は、メモ
リセル５，６がウエハ１，２内に挟み込まれたいわゆる
クローズド構造であるため、紫外線を照射することによ
って記憶情報の消去が可能なＥＰＲＯＭ以外の、ＳＲＡ
ＭやＤＲＡＭ等に適している。
【００１３】次に、図１における外部接続用パッド１０
の形成方法につき、図８の工程図に基づいて説明する。 先ず、ウエハ１（ウエハ２も同様とする）にメモリセル
５を形成するに際し、図８（Ａ）に示すように、隣り合
う単位セル間に例えば１００μｍ×２００μｍ×１００
μｍの寸法のトレンチ２５を配線路７と共に形成し、こ
のトレンチ２５内に例えばアルミニウム（Ａｌ）を埋め
込む。次に、図８（Ｂ）に示すように、ウエハ１上にト
レンチ２５の長手方向の略中間に幅Ｗの帯状の空間部を
残してレジスト２６を形成してエッチングする。そして
、ダイシング組立処理にてウエハ１をチップ状に切断す
る際に、図８（Ｂ）の破線Ｃに沿って切断することによ
り、図８（Ｃ）に示すように、チップの側壁に対して凹
んだ状態でアルミニウム（Ａｌ）からなる外部接続用パ
ッド１０が形成される。
の形成方法につき、図８の工程図に基づいて説明する。 先ず、ウエハ１（ウエハ２も同様とする）にメモリセル
５を形成するに際し、図８（Ａ）に示すように、隣り合
う単位セル間に例えば１００μｍ×２００μｍ×１００
μｍの寸法のトレンチ２５を配線路７と共に形成し、こ
のトレンチ２５内に例えばアルミニウム（Ａｌ）を埋め
込む。次に、図８（Ｂ）に示すように、ウエハ１上にト
レンチ２５の長手方向の略中間に幅Ｗの帯状の空間部を
残してレジスト２６を形成してエッチングする。そして
、ダイシング組立処理にてウエハ１をチップ状に切断す
る際に、図８（Ｂ）の破線Ｃに沿って切断することによ
り、図８（Ｃ）に示すように、チップの側壁に対して凹
んだ状態でアルミニウム（Ａｌ）からなる外部接続用パ
ッド１０が形成される。
【００１４】上述したように、外部接続用パッド１０を
形成する際に、トレンチ２５内に埋め込まれたアルミニ
ウム層に帯状の空間部を形成し、この空間部にて切断す
ることにより、チップ側面にてアルミニウムによる短絡
事故の発生等を未然に防止できることになる。また、現
行パッケージでは、図１０に示すように、チップ表面の
パットに対してワイヤボンディングが行われることから
、ワイヤ自体の曲げストレスやパッケージの薄型化を図
る上で不利であったが、チップ側面に外部接続用パッド
１０を形成したことにより、この外部接続用パッド１０
と外部回路とをワイヤボンディングによって接続する際
に、図９に示すように、ワイヤ自体の曲げストレスを緩
衝できるとともに、パッケージの薄型化も図れることに
なる。
形成する際に、トレンチ２５内に埋め込まれたアルミニ
ウム層に帯状の空間部を形成し、この空間部にて切断す
ることにより、チップ側面にてアルミニウムによる短絡
事故の発生等を未然に防止できることになる。また、現
行パッケージでは、図１０に示すように、チップ表面の
パットに対してワイヤボンディングが行われることから
、ワイヤ自体の曲げストレスやパッケージの薄型化を図
る上で不利であったが、チップ側面に外部接続用パッド
１０を形成したことにより、この外部接続用パッド１０
と外部回路とをワイヤボンディングによって接続する際
に、図９に示すように、ワイヤ自体の曲げストレスを緩
衝できるとともに、パッケージの薄型化も図れることに
なる。
【００１５】なお、上記実施例においては、２枚のウエ
ハ１，２を貼り合わせるとしたが、ウエハの枚数は２枚
に限定されるものではなく、ウエハの枚数を増やすこと
によってメモリ容量のより増大、これに伴う更なる高集
積化が望めることになる。また、上記実施例では、２枚
のウエハ１，２の双方に溝状の凹部３，４を形成した場
合について説明したが、２枚のウエハ１，２を貼り合わ
せたときに、メモリセル５，６同士がぶつかり合わない
ようにできれば良い訳であるから、２枚のウエハ１，２
の少なくとも一方に凹部を形成することも可能である。
ハ１，２を貼り合わせるとしたが、ウエハの枚数は２枚
に限定されるものではなく、ウエハの枚数を増やすこと
によってメモリ容量のより増大、これに伴う更なる高集
積化が望めることになる。また、上記実施例では、２枚
のウエハ１，２の双方に溝状の凹部３，４を形成した場
合について説明したが、２枚のウエハ１，２を貼り合わ
せたときに、メモリセル５，６同士がぶつかり合わない
ようにできれば良い訳であるから、２枚のウエハ１，２
の少なくとも一方に凹部を形成することも可能である。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
２枚のウエハの少なくとも一方に溝状の凹部を形成し、
この凹部内にメモリセルを形成し、配線をトレンチ構造
の配線路内で行って２枚のウエハを貼り合わせた構造と
したので、メモリ容量を倍増化でき、これに伴う高集積
化及び小型化が図れることになる。
２枚のウエハの少なくとも一方に溝状の凹部を形成し、
この凹部内にメモリセルを形成し、配線をトレンチ構造
の配線路内で行って２枚のウエハを貼り合わせた構造と
したので、メモリ容量を倍増化でき、これに伴う高集積
化及び小型化が図れることになる。
【図１】本発明による半導体メモリ装置の一実施例を示
す断面図である。
す断面図である。
【図２】本発明による半導体メモリ装置の製造工程を示
す工程図（その１）である。
す工程図（その１）である。
【図３】本発明による半導体メモリ装置の製造工程を示
す工程図（その２）である。
す工程図（その２）である。
【図４】本発明による半導体メモリ装置の製造工程を示
す工程図（その３）である。
す工程図（その３）である。
【図５】本発明による半導体メモリ装置の製造工程を示
す工程図（その４）である。
す工程図（その４）である。
【図６】本発明による半導体メモリ装置の製造工程を示
す工程図（その５）である。
す工程図（その５）である。
【図７】本発明による半導体メモリ装置の製造工程を示
す工程図（その６）である。
す工程図（その６）である。
【図８】外部接続用パッドの製造工程を示す工程図であ
る。
る。
【図９】外部接続用パッドと外部回路とのワイヤボンデ
ィングの状態を示す斜視図である。
ィングの状態を示す斜視図である。
【図１０】現行パッケージの一例の斜視図である。
１，２ ウエハ
３，４ 溝状の凹部
５，６ メモリセル
８，１２ メモリ拡張用パッド
９，１３ 出力用パッド
１０ 外部接続用パッド
１５ 絶縁性の熱硬化樹脂
２３，２４ 単位セル
２５ トレンチ
Claims (1)
- 【請求項１】 互いに重ね合わされかつ対向する少な
くとも一方の主面に凹部が形成された少なくとも２枚の
半導体基板と、前記２枚の半導体基板の一方の凹部に形
成された第１のメモリ形成領域と、前記２枚の半導体基
板の他方の前記凹部に対応する位置に形成された第２の
メモリ形成領域と、前記２枚の半導体基板上の各メモリ
領域以外の領域の相互に対応する位置に形成された第１
，第２のメモリ拡張用パッドと、前記２枚の半導体基板
の少なくとも一方の側壁に形成された外部接続用パッド
とを具備し、前記２枚の半導体基板が前記凹部に充填さ
れた絶縁性樹脂によって相互に貼り合わされたことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135610A JPH04335566A (ja) | 1991-05-10 | 1991-05-10 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135610A JPH04335566A (ja) | 1991-05-10 | 1991-05-10 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335566A true JPH04335566A (ja) | 1992-11-24 |
Family
ID=15155839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135610A Pending JPH04335566A (ja) | 1991-05-10 | 1991-05-10 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013268A2 (de) * | 2000-08-03 | 2002-02-14 | Robert Bosch Gmbh | Baugruppe, insbesondere wafer-baugruppe |
-
1991
- 1991-05-10 JP JP3135610A patent/JPH04335566A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013268A2 (de) * | 2000-08-03 | 2002-02-14 | Robert Bosch Gmbh | Baugruppe, insbesondere wafer-baugruppe |
| WO2002013268A3 (de) * | 2000-08-03 | 2002-09-12 | Bosch Gmbh Robert | Baugruppe, insbesondere wafer-baugruppe |
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