JPH04330554A

JPH04330554A - 並列プロセッサ

Info

Publication number: JPH04330554A
Application number: JP3129361A
Authority: JP
Inventors: Danieru Hirisu Daburiyuu; ダブリュー．ダニエル　ヒリス
Original assignee: Individual
Current assignee: Individual
Priority date: 1991-05-31
Filing date: 1991-05-31
Publication date: 1992-11-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列プロセッサを用い
るコンピュータ、特に、従来よりも非常に数多くの並列
プロセッサを用いるコンピュータに関する。

【０００２】

【従来の技術】典型的なデジタルコンピュータは、中央
処理装置（ＣＰＵ）、データを記憶するメモリ及びコン
ピュータを制御するためのプログラム、そして、種々の
入出力装置とを持つ。記憶されたプログラムは、ＣＰＵ
が、コンピュータに入力されるデータに基づいて、計算
、転送、または論理演算を行なうようにするための一連
の指令となる。このようなデータは、究極的には入力装
置からコンピュータに入れられ、ＣＰＵ演算の結果は、
出力装置に供給される。典型的なコンピュータでは、こ
の一連の指令は、一時に一つずつ直列的に行なわれる。

【０００３】デジタルコンピュータが用いられてきた４
０年余りの間に、コンピュータ及びそれを動かすプログ
ラムはより複雑になってきた。直列式コンピュータにお
ける複雑さは、そのメモリ及びそこに記憶されるプログ
ラム及び／又はデータの規模が大きくなってきたことで
増してきている。しかし、ある意味では、これらのより
複雑化した直列式コンピュータは、より効率の悪いもの
になってきている。どの時間にも、直列式コンピュータ
のごくわずかな部分が利用されているだけである。何故
ならＣＰＵによって実行される命令は、二，三のメモリ
ロケーションからしか得られず、また、データを二，三
の他のロケーションに向けるのみである。さらに、コン
ピュータが、そのメモリの規模において機能が良くなる
につれ、メモリから出力を発生する能力の点では、にぶ
くなってきている。何故なら、メモリからデータを検索
するのに要する時間は、メモリに記憶したデータの量と
共に増加するからである。

【０００４】直列式コンピュータにおけるこれらの問題
点は、直列式コンピュータの初期における発達に多大な
貢献をしたジョン・フォンニューマンの名前をとって、
フォンニューマン障害と呼ばれてきた。Ｊ．バッカスに
よる論文「プログラミングをフォンニューマン形式から
開放出来るか？」（ＡＣＭの通信第２１巻第８号、第６
１３ページ、１９７８年８月）を参照されたい。

【０００５】これらの問題点は、コンピュータを用いて
意味結合ネットワークとよばれる相互関係ネットワーク
に記憶された知識を検索することの多い人工知能の分野
において、特に深刻である。この知識を検索するために
、ネットワーク全体を探査することもあり得る。また、
他の記憶された情報から、希望する事実を推論しなけれ
ばならないこともあるだろう。このような検索を行なう
ために、二，三の単純な演算を、プログラムの演算時間
の大部分にわたって何回も繰り返すことになる。この演
算は下記のことを含む。

【０００６】１．大きさ又は数字的順序といったパラメ
ータに従って一組のデータを分類する。

【０００７】２．特定の構造を持つサブセット又はサブ
グラフのためにデータ又はグラフの指定された組み合わ
せを探索する。

【０００８】３．提言の組み合わせに対してパターンの
突き合わせをする。

【０００９】４．記憶されている情報の意味結合ネット
ワークから事実を推論する。

【００１０】このような演算を一時に一つずつ行なうこ
とは、コンピュータの時間及び機能という点で非常な浪
費となる。その結果、人工知能における多数の問題が、
現在入手可能な直列式コンピュータでは、アドレスされ
ないでいる。しかし、これらの問題は解決策を緊急に要
する。例えば、画像処理のような基本的な問題なのであ
る。

【００１１】換言すると、このような演算を並行して行
なうことが出来れば、演算に要する時間を減少させるこ
とが出来る。このようなことの有利さは良く認識されて
いる。例えば、『ＶＬＳＩ方式の導入』第８章における
Ｃ．ミード及びＬ．コンウェイの「高度兼用方式」（ア
ヂソンウェズレー、１９８０年）、及びその中に引用さ
れた参考文献、Ｗ．Ｄ．ヒリスによる「結合装置」（マ
サチュセッツ工科大学人工知能研究室メモ、第６４６番
、１９８１年９月）、及びその中に引用されている参考
文献、そして、Ａ．ローゼンフェルドによる論文「細胞
状アレイを用いる並行画像処理」（『コンピュータ』第
１６巻、第１号、第１４ページ、１９８３年１月）を参
照すると良い。

【００１２】程度の差はあるが、これらの文献では、デ
ータの並行演算を行なうための装置についての一般概念
を述べている。例えば、ヒリスとローゼンフェルドは、
同一のプロセッサ／メモリのアレイで、それぞれがデー
タを記憶するに必要なハードウェアと、それを処理する
ハードウェアとを持つものを考えている。しかし、プロ
セッサ／メモリとその制御との相互結合を含む完全演算
コンピュータについて明確な詳細を述べることがこれら
の論文の目的ではない。

【００１３】

【発明の要約】我々は、プロセッサ／メモリのアレイ、
及び、データをアレイ内の１つのプロセッサ／メモリか
ら他のプロセッサ／メモリへ送るための少なくとも２ｎ
　個のノードを持つｎ−次元パターンで、それらのプロ
セッサ／メモリを相互結合させる手段からなる並行プロ
セッサアレイを考案した。都合の良いことに、ｎ−次元
パターンは、１５次元のブール立方体である。

【００１４】各プロセッサ／メモリは、読み出し／書き
込みメモリと、少なくとも一部は読み出し／書き込みメ
モリで読んだデータ及び命令情報とに基づく出力を作る
プロセッサとからなる。相互結合手段は、メッセージパ
ケット内のアドレス情報に従って、１つのプロセッサ／
メモリから他のプロセッサ／メモリへ径路指定されるア
ドレスされたメッセージパケットを生成する手段と、パ
ケット内のアドレス情報に従ってメッセージパケットを
径路指定するためにｎ−次元パターン内の各ノードにあ
る径路指定回路とからなる。

【００１５】本発明の好ましい実施例では、プロセッサ
／メモリは、２次元パターンでも相互結合され、その場
合は、各プロセッサ／メモリは、２次元パターンで隣り
合わせているプロセッサ／メモリと直接相互結合される
。

【００１６】現在可能な技術では、そのようなプロセッ
サ／メモリは、これらの相互結合手段で結合されると、
１００万個以上も並行して操作できる。

【００１７】メッセージパケット内のアドレス情報は、
メッセージパケットが送られるノードに対して相対であ
り、アドレスの各数字が、メッセージパケットの、メッ
セージパケットが送られるノードからの１次元における
相対変位を意味していることが望ましい。ｎ−次元の各
次元に対して、径路指定回路が、メッセージパケットが
その次元内の行き先に到達したかどうかを決め、もし到
達せず、また、その次元内の他のノードが使用出来る場
合には、そのノードへ径路指定するための論理を作る。最初の行き先決定論理から他のノードへの結合が不可能
な時、または、最初の行き先決定論理が、メッセージパ
ケットがその次元内の行き先に到達したと決定した時に
は、径路指定回路が、メッセージパケットが、第２の次
元での行き先に到達したかどうかを決定するための似た
ような論理にメッセージパケットを導く。さらに、径路
指定回路は、行き先ノードに到達したメッセージパケッ
トをそのノードのプロセッサ／メモリに導く論理と、接
続抵触によって径路指定出来なかったメッセージパケッ
トを記憶する手段とを含む。

【００１８】好都合なことに行き先決定論理及び各次元
の径路指定論理は、ｎ−次元パターンの全てのノードに
わたって同時に演算される。その結果、メッセージパケ
ットは、単一の径路指定サイクルの間にｎ−次元パター
ン全体に径路指定される。加えて、各径路指定回路は小
さいので、数個のプロセッサ／メモリと共に１個の集積
回路チップ上に組み立てられる。

【００１９】すなわち、本発明処理チップは、複数の処
理チップを含む処理アレイからなるデジタル・コンピュ
ータ・システムで使用されることを目的とした処理チッ
プ（３５）であって、該処理チップは複数のプロセッサ
／メモリ回路を含んでおり、各プロセッサ／メモリ回路
はプロセッサ回路（図９）　とメモリ回路（図１０）を
含んでいて、該プロセッサ回路はそれに関連するメモリ
回路から受け取ったデータを、該プロセッサ回路のすべ
てに並列に受信されたプロセッサ制御信号に従って処理
して、処理データを出力し、該メモリ回路はデータを格
納するための複数のレジスタを備えており（各レジスタ
は１ビット線２５５　に接続されたセル２５２　の集合
である）、該メモリ回路の各レジスタは、メモリ回路の
すべてに並列に受信されたレジスタ・アドレス信号（線
１５２、　１５４に現われる）を固有にコード化するこ
とによって定義されたアドレスによって識別され、該メ
モリ回路はメモリ制御信号を受けると、これに応えて、
該レジスタ・アドレス信号によって識別されたレジスタ
から格納データを並列に、処理のためにその関連プロセ
ッサに送ると共に、その関連プロセッサから受け取った
処理データを該レジスタ・アドレス信号によって識別さ
れたレジスタに格納するようにしたことを特徴とする。

【００２０】ここで、各々の該レジスタは、少なくとも
１つのデータ記憶セル（２５２）　を含み、各データ記
憶セルは、データ・ビットを記憶するための少なくとも
１つの動的メモリ・データ・ビット格納手段からなるこ
とを特徴とする。

【００２１】あるいはまた、各プロセッサ／メモリ回路
ごとに、各レジスタは、各々に少なくとも１つのデータ
・ビットを格納する複数の個別的にアドレス指定可能な
データ記憶セル（２５２）　と、レジスタ・データ転送
通路（２５５）　と、該メモリ回路のすべてにおける該
レジスタのすべてに並列に受信されたセル・アドレス信
号を受けて、該データ記憶セルのうち選択したものと該
レジスタ・データ転送通路との間のデータ転送を制御す
るためのセル読み書き制御回路（２６１、　２６７）と
を備えており、該メモリ回路は、該レジスタのすべての
レジスタ・データ転送通路に接続されて、該レジスタ・
アドレス信号を受けると、それに応えて、該レジスタ・
データ転送通路と該プロセッサ回路との間のデータと処
理データの転送を選択的に制御するためのレジスタ・セ
レクタ回路（２７５、　２７６）を含んでいることを特
徴とする。

【００２２】ここで、各レジスタは、該レジスタ・セレ
クタ回路に接続されて、読取りフェーズ期間に該レジス
タ・データ転送通路からのデータをバッファに入れ、処
理フェーズ期間に該レジスタ・セレクタ回路からのデー
タをバッファに入れるためのデータ・バッファ回路（２
６４）　を含み、該データ・バッファは書込みフェーズ
期間にバッファに入れたデータを結合して該レジスタ・
データ転送通路上に送出するようになっており、該セル
読み書き制御回路は、各々がセルと関連づけられた複数
のセル転送回路（２６１、　２６７）から構成され、セ
ル・アドレス信号を受けたとき、それに応えて、読取り
フェーズ期間にその関連レジスタから該レジスタ・デー
タ転送通路へのデータ転送を制御し、書込みフェーズ期
間に該レジスタ・データ転送通路からその関連セルへの
データ転送を制御してそこにデータを格納するようにし
たことを特徴とする。

【００２３】ここで、各々の該データ・バッファ回路は
、該レジスタ・セレクタ回路に接続されたデータ記憶手
段（２６６）　であって、該レジスタ・アドレス信号を
受けて該レジスタ・セレクタ回路から転送されるデータ
を受け入れて記憶するためのデータ記憶手段と、該読取
りフェーズを定義する読取り信号を受けて、レジスタ転
送データ通路（２６５）　からのデータを該データ記憶
手段と該レジスタ・セレクタ回路に結合するための読取
りゲート（２６７）　と、該書込みフェーズを定義する
書込み信号を受けて、該データ記憶手段からのデータを
該レジスタ転送データ通路と結合してセルに記憶するた
めの書込みゲート（２６７）　とを含むことを特徴とす
る。

【００２４】ここで、各レジスタは、該レジスタのすべ
てのプリ・チャージ回路に並列に受信されたプリ・チャ
ージ信号（”ＰＣ”）を受けて、該読取りフェーズの前
に該レジスタ・データ転送通路をプリ・チャージ状態に
するためのプリ・チャージ回路（２７１）　をさらに含
むことを特徴とする。

【００２５】さらにまた、該処理チップは、該プロセッ
サ制御信号を受けて、デコード化したプロセッサ制御信
号を発生するプロセッサ制御信号デコード回路（１５０
）　をさらに含み、各々の該プロセッサ回路は該データ
信号と該デコード化したプロセッサ制御信号を受けて該
処理データを生成することを特徴とする。

【００２６】ここで、各々の該プロセッサ回路は、その
関連メモリ回路から送られてきたデータを受けて、デコ
ード化データ信号を発生するデータ信号デコーダと、該
デコード化データ信号と該デコード化プロセッサ制御信
号を受けて該処理データを生成する処理データ生成回路
とを含むことを特徴とする。

【００２７】ここで、該処理データ信号生成回路は、デ
ータをコード化した形で表わしたデータ信号をメモリ回
路から受け取り、デコード化プロセッサ制御信号を該プ
ロセッサ制御信号デコード化回路から受け取ると、各々
が選択的に励起される複数の一致ゲートから構成され、
該データ信号デコーダは、メモリ回路から受け取ったデ
ータのさまざまなコード化に対応する該データ信号を生
成することを特徴とする。

【００２８】ここで、該処理データ信号生成回路は、和
信号生成回路（２８４）　とキャリ信号生成回路（２８
６）　とを含み、各々は複数の一致ゲート（２８４、　
２８６に示すトランジスタ）から構成され、該デコード
化プロセッサ制御信号は該和信号生成回路の一致ゲート
の励起を制御するための和デコード化プロセッサ制御信
号と、該キャリ信号生成回路の一致ゲートの励起を制御
するためのキャリ・デコード化プロセッサ制御信号を含
んでいることを特徴とする。

【００２９】さらにまた、該制御回路から経路指定制御
信号を受けると、それに応えて、該プロセッサ回路で生
成されたメッセージ・パケットを選択的に受信して相互
接続手段を経由して転送し、宛先ＩＤが該処理チップの
プロセッサ／メモリ回路を示しているパケットをそのプ
ロセッサ／メモリ回路に送るためのグローバル経路指定
インタフェース回路（２００）　をさらに含んでいるこ
とを特徴とする。

【００３０】さらにまた、本発明は、以下の諸項目に記
載の発明をも要旨とするものである。

【００３１】（Ａ）並列処理アレイ（１）複数の通信リンク（３８、　３９）を介して相互
に接続された複数の通信ノード（１８０、　２００）か
らなり、該通信リンクは該通信リンクを利用して、アド
レス情報に従って他の該通信ノードとの間でメッセージ
（図５）の受け渡しを行なうようにした通信ネットワー
クと、各々が通信ノードに接続された複数のプロセッサ
（３６）から構成され、各プロセッサはコマンドを受け
ると、それに応えてデータを処理し、そこに接続された
通信ノードに転送すべきメッセージを生成することによ
り、該通信ネットワークを利用してメッセージを転送す
ることを開始し、さらに各プロセッサは、その中で選択
された状態を表わす状況信号（”ＧＬＯＢＡＬ”）を生
成するようにしたプロセッサ・アレイ（３０）と、該プ
ロセッサに接続され、選択された状態をもつ合成状況信
号を、該プロセッサによって生成された状況信号の状態
に応じて生成するための状況信号合成回路（１２４）　
とから構成されていることを特徴とする並列処理アレイ
。

【００３２】（２）（１）の記載において、該通信ノー
ドの少なくとも一部は、各々が複数の該プロセッサに接
続され、該通信ノードの該一部の各々は、そこに接続さ
れたプロセッサによって転送のために生成されたメッセ
ージの１つひとつを複数の転送サイクルの間に反復的に
選択するための選択回路を備えていることを特徴とする
並列処理アレイ。

【００３３】（３）（２）の記載において、該通信ノー
ドの各々は、そこに接続された他の該通信ノードの回線
割当て回路からと、その選択回路からメッセージを受信
する通信リンク割当て回路（２０５、　２２０）を備え
、各々の該通信リンク割当て回路は、各々がメッセージ
を選択された他の通信ノードに転送するための複数の通
信リンクに接続され、各々の該通信リンク割当て回路は
、各メッセージに含まれるアドレス情報からそこに接続
された通信リンクの１つを識別し、識別された通信リン
クを利用してメッセージを送信するようにしたことを特
徴とする並列処理アレイ。

【００３４】（４）（３）の記載において、各通信ノー
ドは、そのノードの通信リンク割当て回路に接続された
バッファ（２１５）　をさらに備えており、転送サイク
ル期間に、複数の受信メッセージが同じ通信リンクに割
り当てられたかどうかを通信リンク割当て回路が判定し
、もし割り当てられていれば、該複数の受信メッセージ
の１つを該通信リンクを利用して転送し、該複数の受信
メッセージの残りを該バッファに入れておくようにした
ことを特徴とする並列処理アレイ。

【００３５】（５）（４）の記載において、各々の該転
送サイクル期間に、ある通信ノードのバッファが１つま
たは２つ以上のメッセージを受け入れている場合には、
その通信ノードの通信リンク割り当て回路はさらに、バ
ッファに入っているメッセージの少なくとも１つを該バ
ッファから受信して、それを転送サイクル期間に使用す
るようにしたことを特徴とする並列処理アレイ。

【００３６】（６）（３）の記載において、各々の回線
割当て回路はさらに、受信したメッセージに含まれるア
ドレス情報から、回線割当て回路の通信ノードが宛先ノ
ードであるどうかを判定し、そうであれば、そのメッセ
ージをメッセージ・イジェクタ（２１０）　に転送し、
そこからそのメッセージを該通信ノードに接続されたプ
ロセッサの１つに転送するようにしたことを特徴とする
並列処理アレイ。

【００３７】（７）（６）の記載において、該メッセー
ジ・イジェクタはプロセッサ識別回路を備えており、該
プロセッサ識別回路は、そこに接続された回線割当て回
路からメッセージを受信するとそれを受けて、そのメッ
セージに含まれるプロセッサＩＤに応じて、該通信ノー
ドに接続されたプロセッサの１つを識別し、該メッセー
ジ・イジェクタからそのメッセージを識別したプロセッ
サに転送するようにしたことを特徴とする並列処理アレ
イ。

【００３８】（８）（２）の記載において、各プロセッ
サは、そのメッセージが転送されたあと、メッセージが
転送されたことを示す状態にその状況信号をセットし、
該状況信号合成回路は、該プロセッサからの状況信号を
受けて、該プロセッサのすべてがそれぞれのメッセージ
を転送したことを示す状態にセットされた合成状況信号
を生成するようにしたことを特徴とする並列処理アレイ
。

【００３９】（９）（８）の記載において、該状況信号
合成回路は、該合成状況信号を該プロセッサからの該状
況信号の論理機能として生成し、該論理機能はブール代
数のＯＲ機能からなることを特徴とする並列処理アレイ
。

【００４０】（１０）（１）の記載において、さらに、
該プロセッサによる制御演算と並行に、コマンドを該プ
ロセッサに送るための制御プロセッサ（１０、２０）を
備えており、該制御プロセッサは、該状況信号合成回路
から受信した合成状況信号の状態に応じて動作するよう
にしたことを特徴とする並列処理アレイ。

【００４１】（１１）複数の通信リンク（３８、　３９
）を介して相互に接続された複数の通信ノード（１８０
、　２００）からなり、該通信リンクは該通信リンクを
利用して、アドレス情報に従って他の該通信ノードとの
間でメッセージ（図５）の受け渡しを行ない、各通信ノ
ードはさらに、その中で選択された状態を表わす状況信
号（”ＧＬＯＢＡＬ”）を生成するようにした通信ネッ
トワークと、各々が通信ノードに接続された複数のプロ
セッサ（３６）から構成され、各プロセッサはコマンド
を受けると、それに応えてデータを処理し、そこに接続
された通信ノードに転送すべきメッセージを生成するこ
とにより、該通信ネットワークを利用してメッセージを
転送することを開始するようにしたプロセッサ・アレイ
（３０）と、該通信ノードに接続され、選択された状態
をもつ合成状況信号を、該通信ノードによって生成され
た状況信号の状態に応じて生成するための状況信号合成
回路（２４）とから構成されていることを特徴とする並
列処理アレイ。

【００４２】（Ｂ）経路指定装置（１）並列コンピュータを構成する複数のプロセッサと
接続するための経路指定装置であって、複数の経路指定
ノード（１８０、　２００）からなり、そのうちの少な
くとも一部は少なくとも１つのプロセッサに接続され、
該経路指定ノードは複数の通信リンクによって相互接続
されて、各メッセージに含まれるアドレス情報に従って
メッセージの経路を指定することを容易化し、各メッセ
ージはさらに少なくとも１つのプロトコル・ビットを含
み、各経路指定ノードは、該プロトコル・ビットの存在
を検出するためのプロトコル・ビット検出回路（６１０
）　と、アドレスを検査して、経路指定ノードがメッセ
ージの宛先ノードであるかどうかを判定するアドレス検
出回路（６２０、　６１２）と、プロトコル検出回路が
プロトコル・ビットの存在を検出し、アドレス検出回路
がその経路指定ルードが宛先であると判定したとき、メ
ッセージを接続されたプロセッサに結合するためのメッ
セージ送出回路（２２０、　１８０）とからなる経路指
定装置。

【００４３】（Ｃ）経路指定装置（１）コンピュータ・システムを構成する複数の処理エ
レメント（３６）と接続するための経路指定装置であっ
て、該複数の処理エレメントはメッセージを生成し（図
５）、各メッセージはアドレス・エレメントと少なくと
も１つのデータ・エレメントを含む一連のメッセージ・
エレメントから構成され、各々の処理エレメントはメッ
セージ・エレメントを直列に送信する手段（１２３）　
とメッセージ・エレメントを直列に受信する手段（１２
２）　とを備えており、該経路指定装置は、メッセージ
のそれぞれのアドレス部分の内容に従って、該処理エレ
メントからメッセージ・エレメントを直列に受信すると
共に、メッセージ・エレメントを該処理エレメントに直
列に送信するように接続されており、さらに、該経路指
定装置は複数の通信リンク（３８、　３９）によって相
互に接続された複数の経路指定ノード（１８０、　２０
０）から構成され、該経路指定ノードの少なくとも一部
は同じく該処理エレメントに接続され、該経路指定ノー
ドは各々は、各々が通信リンクまたは処理エレメントか
らメッセージのメッセージ・エレメントを直列に受信す
るように接続された複数の入力回路（４０５）　と、各
々がメッセージのメッセージ・エレメントを通信リンク
または処理エレメントに直列に結合するように接続され
た複数の出力回路（４１５）　と、該入力回路に接続さ
れ、該入力回路に受信されたメッセージの該直列に受信
されたアドレス・エレメントを直列にデコードして、各
メッセージごとに出力回路を識別するためのスイッチ（
４００）　であって、該スイッチは該入力回路の少なく
とも一部と、該入力回路に受信されたメッセージのため
に識別された出力回路とを結ぶ経路を確立し、該スイッ
チは、メッセージの直列に受信したメッセージ・エレメ
ントのすべてが転送されるまでその経路を維持するよう
にしたスイッチとを備えていることを特徴とする経路指
定装置。

【００４４】（２）（１）の記載において、メッセージ
・エレメントの各々はビットである経路指定装置。

【００４５】（３）（１）の記載において、各経路指定
ノードは、該スイッチに接続されたメッセージ・バッフ
ァ（２１５）　をさらに備え、該スイッチは、そこで同
時にデコードされた複数のメッセージからのアドレス・
エレメントが同じ出力回路を表わしているかどうかを判
定し、もしそうならば該メッセージの１つのメッセージ
・エレメントを受信した入力回路と該バッファとを結ぶ
経路を確立し、該バッファに該メッセージを入れ、バッ
ファに入れたメッセージを入力回路と結合するようにし
た経路指定装置。

【００４６】（４）（１）の記載において、該通信リン
クは、該経路指定ノードを多次元に相互接続することを
特徴とするコンピュータ・システム。

【００４７】（Ｄ）　配列（１）ある特定の個数の経路指定ノードをもつ経路指定
装置で使用されることを目的とし、各ノードは所定数の
通信リンクを通して複数の他のノードに接続されて、各
メッセージに含まれるアドレス指定情報に従って、ある
ノードのメッセージを別のノードに結合し、該経路指定
ノードはロジック・セルの配列から構成され、該ロジッ
ク・セルは通信リンクの個数に対応する複数の列と少な
くとも１つの列からなる配列に配置され、該ロジック・
セル（４００）　は各々が、隣接の行のセルからメッセ
ージを受信するための隣接行メッセージ受信回路（Ｌ　
ＩＮ信号とＬＰ　ＩＮ　信号を送るためのライン）と、
隣接の列のセルからメッセージを受信するための隣接列
メッセージ受信回路（４５０、　４５２）と、隣接の列
のセルからのメッセージを送信するための隣接列メッセ
ージ送信回路（４９２、　４９４）と、隣接の行のセル
にメッセージを送信するための隣接行メッセージ送信回
路（Ｕ　ＯＵＴ　信号とＵＰ　ＯＵＴ信号を送るための
ライン）と、該メッセージ出力の１つにメッセージを送
信するためのメッセージ出力回路（５００）　と、該連
接行メッセージ受信回路と該隣接列メッセージ受信回路
に受信されたメッセージを、該隣接行メッセージ送信回
路、該隣接列メッセージ送信回路または該メッセージ出
力回路に選択的に送るためのロジック回路（４８０、４
９０、５０２、４７０、４７２、４６０、４６２、４６
４、４６６、４７６、４７８）とを備えていることを特
徴とする配列。

【００４８】（２）（１）の記載において、該ロジック
・セルは複数の行に配列され、該配列はさらに、配列の
一方の縁を構成する列に沿ったロジック・セルからメッ
セージを受信し、配列の他方の縁を構成する列に沿った
ロジック・セルにメッセージを送信するように各々が接
続された複数の記憶回路と処理回路を含んでいることを
特徴とする配列。

【００４９】（３）（２）の記載において、各々が該通
信リンクの１つに接続された複数の受信回路（４０５）
　をさらに含んでおり、各々の該メッセージ受信手段は
、配列の一方の縁を構成する行に沿ったロジック・セル
の隣接行メッセージ受信手段に接続されて、該ノードの
他のメッセージ受信手段からのメッセージをそのメッセ
ージ受信手段に結合するようにしたことを特徴とする配
列。

【００５０】（４）（３）の記載において、各々の該ロ
ジック手段は、該隣接行メッセージ受信手段に接続され
て、該隣接列メッセージ受信手段がメッセージを受信し
ているかどうかを判断するメッセージ存在検出回路（４
８０、　４９０）と、該隣接行メッセージ受信手段と該
隣接列メッセージ受信手段に受信されたメッセージを、
該隣接列メッセージ送信手段または該隣接行メッセージ
送信手段に選択的に結合し、それによって該メッセージ
を隣接のセルにまたは該メッセージ出力回路に送信し、
該メッセージ存在検出回路が行なった判断に応じて該メ
ッセージを別のノードに送るようにしたことを特徴とす
る配列。

【００５１】（５）（４）の記載において、各メッセー
ジ存在検出回路は、該隣接列メッセージ受信回路がメッ
セージを受信しているかどうかを示す隣接行メッセージ
存在信号（”ＡＦ”）を、隣接行のセルと結合し、各メ
ッセージ送り先ロジック回路は、メッセージを該隣接列
メッセージ送信手段、隣接行メッセージ送信手段または
該メッセージ出力回路に送ることを制御する際に該隣接
行メッセージ存在信号を使用することを特徴とする配列
。

【００５２】（６）（５）の記載において、メッセージ
送り先ロジック回路は、該隣接列メッセージ受信回路と
該隣接行メッセージ受信回路に接続されて、そこからの
メッセージを該隣接列メッセージ受信回路に選択的に結
合するためのマルチプレクサ回路（４６０、４６２、４
７６）　と、該隣接行メッセージ存在信号と該隣接メッ
セージ受信回路がメッセージと受信したことを受けて該
マルチプレクサ回路を制御するためのマルチプレクサ制
御回路（４７０、　４７２）を含むことを特徴とする配
列。

【００５３】（７）（２）の記載において、該記憶回路
と処理回路の各々は、バッファ回路と、該配列の一方の
側に沿ったロジック・セルの隣接列メッセージ送信回路
に接続されて、そこからメッセージを受信し、それを該
バッファと結合してバッファに入れるためのメッセージ
結合回路と、メッセージ・ソースに接続されて、バッフ
ァ回路かメッセージ結合回路のどちらかからのメッセー
ジを該配列の他方の側に沿ったロジック・セルの輪れつ
列メッセージ受信回路に選択的に結合するためのソース
・セレクタとを含むことを特徴とする配列。

【００５４】（Ｅ）並列コンピュータ（１）複数のプロセッサ（３６）からなり、各プロセッ
サはアレイ内の他のプロセッサに送るためのデータを生
成するようにしたプロセッサ・アレイ（３０）と、該プ
ロセッサ・アレイ内の該プロセッサに接続されて、アレ
イ内の任意の対の該プロセッサ間でデータをメッセージ
の形体で転送することを可能にする経路指定手段（１８
０、２００、３８、３９）　と、該プロセッサの各々を
アレイ内の近接のプロセッサと相互に接続して、各プロ
セッサと該近接のプロセッサの少なくとも１つとの間で
データを同時に転送することを可能にする通信リンク（
２８６、　２８７、２９０）と、該経路指定手段を経由
してデータをメッセージ形体で送信し、該近接プロセッ
サとのデータを該通信リンクを経由して送信するように
該プロセッサを選択的にイネーブルするための制御回路
（２０）とを備えていることを特徴とする並列コンピュ
ータ。

【００５５】（２）（１）の記載において、各通信リン
クは、各プロセッサに関連する伝送回線（２８７）　と
、該制御回路による制御を受けて、そこで生成されたデ
ータを該伝送回線上に送出するようにプロセッサをイネ
ーブルするための送信ゲート（２８６）　と、各々が近
接プロセッサに関連する伝送回線に接続されて、そこに
接続された伝送回線からのデータを、該制御回路の制御
のもとで受信することを可能にする複数の受信ゲート（
２９０）　とを含むことを特徴とする並列コンピュータ
。

【００５６】（３）（２）の記載において、複数の集積
回路チップ（３５）からなり、各チップは少なくとも１
つのプロセッサを構成し、各チップのプロセッサの１つ
の送信ゲートに接続された通信リンクはデータ転送端子
（１１３、１１４、１１５）　に接続されて、他の２つ
のチップのプロセッサの受信ゲート（１０４、１０６、
１１０）　にデータを送信し、該他の２つのチップとの
データを通信リンクを経由して転送するようにしたこと
を特徴とする並列コンピュータ。

【００５７】（４）（３）の記載において、各チップは
、各々が該送信ゲートと該データ転送端子との間に接続
された複数のゲート・ドライバ（１１７、１１８、１１
９）　をさらに含んでおり、該ゲート・ドライバは、該
プロセッサで生成されたデータを、該制御回路からの方
向制御信号を受けて該データ転送端子の各々に転送する
ことを選択的に制御するようにしたことを特徴とする並
列コンピュータ。

【００５８】（５）（４）の記載において、各々の該プ
ロセッサは、和信号とキャリ信号を発生する算術論理演
算機構（２８０）　を含んでおり、該キャリ信号はそれ
ぞれのプロセッサによって生成されたデータを構成して
いることを特徴とする並列コンピュータ。

【００５９】（６）（１）の記載において、該経路指定
手段は複数のノード（２００、１８０）　を含み、各ノ
ードはメッセージ転送ネットワーク内の他のノードにつ
ながる経路指定通信リンク（３８、３９）　に接続され
、各メッセージ（図５）は複数のアドレス桁をもつアド
レス（「セル・アドレス」）を含み、各アドレスは選択
された状態をもち、該経路指定通信リンクの１つと関連
づけられており、各々の該ノードは、メッセージを受信
する受信回路（４０５）と、受信したメッセージのアド
レス桁の少なくとも一部の状態を判別し、選択された状
態をもつその経路指定通信リンクに関連するアドレス桁
に応じて、該経路指定通信リンクの１つをそのメッセー
ジと関連づけるための通信リンク関連付け回路（４００
）　と、メッセージを関連の経路指定通信リンクを利用
して送信するためのメッセージ送信回路（４１５）　と
を備えていることを特徴とする並列コンピュータ。

【００６０】（７）（６）の記載において、該メッセー
ジ送信回路は、そこを経由してメッセージが送信される
経路指定通信リンクのアドレス桁を補数化することを特
徴とする並列コンピュータ。

【００６１】（８）（６）の記載において、該通信リン
ク関連付け回路に接続されたメッセージ記憶手段（４２
０）　を備え、該通信リンク関連付け回路は、同時に受
信した複数のメッセージが１つの経路指定通信リンクと
関連づけられいるかどうかを判別し、もし関連があれば
、少なくとも１つを該メッセージ記憶手段と結合し、そ
のあと該メッセージ記憶手段は記憶されたメッセージを
該通信リンク関連付け回路に戻すように転送することを
特徴とする並列コンピュータ。

【００６２】（９）（７）の記載において、該通信リン
ク関連付け回路は、メッセージが経路指定通信リンクの
どれとも関連づけられていないかどうかをさらに判別す
ることでき、該ノードは、それらのメッセージを受信し
、それらを関連づけられているプロセッサと結合するた
めのメッセージ抽出手段（２１０）　をさらに含んでい
ることを特徴とする並列コンピュータ。

【００６３】（１０）（６）の記載において、該通信リ
ンク関連付け回路は、所定のメッセージ転送状態を検出
するためのメッセージ転送状態検出手段を備えており、
該通信リンク関連付け回路は、経路指定通信リンクのう
ち、そのアドレス桁が選択した状態になっていない通信
リンクとそのメッセージを関連づけ、該メッセージ送信
回路はそこを経由してメッセージが送信される経路指定
通信リンクに関連するアドレス桁を補数化することを特
徴とする並列コンピュータ。

【００６４】

【実施例】読者の便宜のため、本発明の好ましい実施例
の説明を、下記の区分に分ける。

【００６５】Ａ．システムの全体的説明Ｂ．並行処理Ｉ
Ｃの全体的説明Ｃ．プロセッサ／メモリの説明Ｄ．通信インタフェース装置の説明Ｅ．径路指定回路の説明Ｆ．例Ｇ．代替案Ａ．システムの全体的説明図１に示されるように、本発明は、本体コンピュータ１
０，マイクロコントローラ２０，並行処理集積回路３５
のアレイ３０，データソース４０，第１バッファ及びマ
クチプレクサ／デマルチプレクサ５０、第１，第２，第
３及び第４の双方向バス制御回路６０，６５，７０，７
５，第２バッファ及びマルチプレクサ／デマルチプレク
サ８０、及び、データシンク９０を含むコンピュータシ
ステムにおいて実行される。本体コンピュータ１０は、
デジタル　　エクイップメント　　コーポレーション（
Ｄｉｇｉｔａｌ　　Ｅｑｕｉｐｍｅｎｔ　　Ｃｏｒｐ．
）製造のＶＡＸコンピュータのような、適合するように
プログラムされ、市販されている汎用コンピュータでよ
い。マイクロコントローラ２０は、３２ビット並列バス
２２によってアレイ３０に与えられる命令の順序付けを
するための従来からあるデザインの命令シーケンサであ
る。バス２２中の３２回線の１回線は、アレイ３０にＲ
ＥＳＥＴ信号を与え、３回線はタイミング信号を出し、
他の２８回線は、命令の伝送に使われる。アレイ３０の
各並行処理ＩＣ３５をアドレス指定するための追加のア
ドレス指定信号は、バス２４上のアレイに与えられる。マイクロコントローラ２０は、アレイ３０から回線２６
上の信号を受け取る。この信号は、データ出力及び状態
情報として用いることの出来る一般目的または大域的信
号である。バス２２及び回線２６は、各ＩＣ３５に並列
に接続される。その結果、マイクロコントローラ２０か
らの信号は、アレイ３０内の各ＩＣ３５に同時に与えら
れ、回線２６上のマイクロコントローラ２０に与えられ
る信号は、アレイのＩＣ３５の全てからの信号出力を統
合して形成される。

【００６６】アレイ３０は、３２，７６８（＝２１５）
個の同一なＩＣ３５を持ち、各ＩＣ３５は３２（＝２５
　）個の同一プロセッサ／メモリ３６を持つ。このよう
にして全体のアレイ３０は１，０４８，５７６（＝２２
０）個の同一プロセッサ／メモリ３６を含む。

【００６７】プロセッサ／メモリ３６は、２つの形状寸
法に構成され、相互結合される。一番目のものは、従来
からある２次元の格子パターンで、プロセッサ／メモリ
は方形アレイ内に構成され、アレイ内の最も近くにある
４個のプロセッサ／メモリに接続される。第２のものは
、１５次元のブールｎ−次元立方体である。２次元の格
子パターンのプロセッサ／メモリを接続するには、アレ
イ３０のＩＣ３５を２５６（＝２８　）行と１２８（＝
２３　）列の長方形アレイに構成し、各ＩＣの３２のプ
ロセッサ／メモリは、４（＝２２　）行で８（＝２３　
）列の長方形アレイ内に接続される。その結果、アレイ
３０の１，０４８，５７６個のプロセッサ／メモリ３６
が、１０２４（２１０）行と１０２４列の正方形内で接
続される。便宜上、この正方形のアレイの側面を、北、
東、南及び西とする。各プロセッサ／メモリをその最も
近くにある４個のプロセッサ／メモリに接続するには、
各プロセッサ／メモリを、各行、各列の隣接するプロセ
ッサ／メモリとの間を電気導体で接続すれば、アレイの
端にあるもの以外のＩＣの最も近くにある４個のＩＣを
、それぞれ北、東、南及び西の隣接する４個のＩＣであ
ると認識されるようになる。

【００６８】２次元アレイの列及び行にある各プロセッ
サ／メモリは、第１次元での列番号又は位置を表わすた
めに最初の数字を、また、２次元での行番号又は位置を
表わすために二番目の数字を用いて系統的に番号付けを
することによって識別しても良い。例えば、もし、左端
又は最西端の列をゼロとして列に番号付けし、底部又は
最南端の行をゼロとして行の番号付けをすると、底部左
端又は南西の角に近い９個のプロセッサ／メモリは、０
，２　　　　　　１，２　　　　　　２，２０，１　　
　　　　１，１　　　　　　２，１０，０　　　　　　
１，０　　　　　　２，０と識別又はアドレス指定され
、上部右端又は北東角にあるプロセッサ／メモリは、１
０２３，１０２３の数字で識別される。このような数字
の組の各々は、連想プロセッサ／メモリのアドレスと言
われるようになる。

【００６９】この番号付けのため、２次元アレイ内のい
ずれかのプロセッサ／メモリの最も近い４個は、そのア
ドレスを作る２つの数の１個だけが、そのプロセッサ／
メモリのアドレスと１だけ違うアドレスを持つというこ
とが認識されるだろう。例えば、アドレス１，１を持つ
プロセッサ／メモリの最も近い４個は、それぞれ北、東
、南及び西にアドレス１，２；２，１；１，０；０，１
の４個のプロセッサ／メモリである。

【００７０】図１に図式的に示されるように、アレイ３
０の２次元格子パターンは、第１，第２，−３及び第４
の双方向バス制御回路６０，６５，７０，７５に向かっ
て、アレイ３０の北，東，南及び西の端を越えて、第１
，第２バッファ５０，８０まで伸びている。特に、アレ
イの４端の各々にある１０２４個のプロセッサ／メモリ
３６の各々は、１０２４個の双方向導線６１，６６，７
１，７６のうちの１本で、バス制御回路６０，６５，７
０，７５にそれぞれ、接続されている。

【００７１】データソース４０は、高速データバス４１
を経てバッファ及びマルチプレクサ／デマルチプレクサ
５０に入力データを送る。データソース４０は、コンピ
ュータ端子、通信回線、視覚、聴覚又は触角入力、レー
ダー又はソナー装置、ディスクファイル又はその組合わ
せ等のどのようなデータ源でもよい。実例をあげると、
データバス４１は、３２ビット幅のバスで、バッファ５
０は、各々３２ビット容量を持つ３２個の直列入力、並
列出力シフトレジスタでよい。このような構成において
、バス４１の各回線は、別個の直列入力シフトレジスタ
に供給するので、従来からの多重化又は多重分離の必要
がない。バス４１内の回線数が、シフトレジスタの数と
異なる場合は、多重化又は多重分離回路が、バス４１の
個々のデータ回線からバッファ５０内のシフトレジスタ
の直列入力にデータを分散するために用いられる。

【００７２】バッファ５０は、１０２４個の回線バス５
１上の並列データを、バス制御回路６０，６５，７０，
７５のうちの１つに入れ、それが、バス６１，６６，７
１又は７６を経て接続されている側のアレイの外端にあ
るプロセッサ／メモリに、それらのデータを与える。

【００７３】アレイ３０からのデータは、アレイの一端
に沿っているプロセッサ／メモリからバス制御回路６０
，６５，７０，７５のうちの１つに、バス６１，６６，
７１又は７６のうちの１本に並列に与えられ、バス制御
回路はバッファ８０への入力に接続されているバス８１
へ向けてデータを切り換える。バッファ８０の出力は、
データシンク９０に接続されている高速データバス８６
である。実例をあげると、バッファ８０は、各々が３２
ビット容量を持つ３２の並列入力、直列出力シフトレジ
スタのアレイで、データバス８６は３２ビット幅のバス
でよい。この構造では、従来からの多重化又は多重分離
の必要がない。バス８６内のデータ回線の数が、バッフ
ァ８０内のシフトレジスタの数と異なる場合は、多重化
又は多重分離回路が、シフトレジスタの直列出力から、
バス８６の各データ回線へデータを送るために用いられ
る。データシンク９０は、コンピュータ端子、通信回線
、ディスプレー、プリンタ、プロッタ、音声シクセサイ
ザ、機械的装置、ロボット、ディスクファイル、または
それらの組合わせのようなデータ源のどれでも良い。

【００７４】アレイ３０を通るデータの流れの方向は、
マイクロコンピュータ２０及びバス制御回路６０，６５
，７０，７５によって制御され、東から西へ、北から南
、又は、その逆であってもよい。図２に示すように、各
バッファ６０，６５，７０又は７５は、１０２４個のセ
レクタ１０，００１、１０，００２、１０，００３……
１１，０２４を持つ。各セレクタへの信号入力のうちの
１つは、バス５０からのデータバス５１の回線のうちの
１本である。他の２本の信号入力は、アレイ３０からの
出力である。ある場合には、入力はセレクタと同じ行又
は列にあるアレイからの出力である。他の場合には、入
力はセレクタのすぐ隣の行又は列のアレイからの出力で
ある。最下部のセレクタの場合には、セレクタへの入力
のうち２本は接地している。４本の入力セレクタ回線の
各々は、４本の信号入力のうちの１本を選び、各セレク
タからの出力になる。４本の入力セレクタ回線上の信号
は、マイクロコントローラ２０によって生成される。

【００７５】この配置の結果として、各バッファは、４
組の信号、即ち、バッファ５０からのデータ入力、アレ
イ３０からの再循環データ、アレイ３０内の隣接する行
又は列からの再循環データ、そして、全てのゼロの４組
の信号のうちの１組をアレイに送ることもある。隣接す
る行又は列からの再循環データの場合には、バッファは
、実際に、アレイの全ての個別プロセッサ／メモリを、
アレイの１０２４行又は列を螺旋状に通る１本の回線に
相互結合させてしまっている。

【００７６】上記の相互結合の２次元格子は、例えば計
算の初期段階のように、アレイ３０に大量のデータを書
き込むため、また、例えば、処理を中断し、アレイの状
態を記憶させる必要のある場合に、アレイの内容を読み
出すためには、役立つ。しかし、この相互結合アレイは
、２次元アレイ中のプロセッサ／メモリ３６間の任意の
方向への敏速なデータ中継は行なえない。その上、アレ
イの端と特定のプロセッサ／メモリとの間にデータを移
動させるには、その端と問題のプロセッサ／メモリとの
間にある全てのプロセッサ／メモリにデータをシフト移
動する必要があり、５００個以上ものプロセッサ／メモ
リにシフト移動を行なう必要も出てくる。非常に高速で
このようなシフト移動を行なえる場合でも、５００回以
上もこうしたシフトを行なう必要があると、全操作を非
常に遅いものにしてしまう。こうしたシフトを、同時に
無作為でばらばらな方向で大量のプロセッサ／メモリに
ついて行なうことも煩雑さも加わって、妥当な費用でそ
のように大きなプロセッサ／メモリの２次元格子を運転
することは不可能になる。

【００７７】本発明においては、第２形状寸法に従って
プロセッサ／メモリ３６を作り、相互結合することによ
って、この問題点を緩和している。特にＩＣ３５は、１
５次元のブールｎ−立方体の形に作られ、相互結合され
ている。各ＩＣは論理経路系を持ち、その相互結合網を
通るメッセージの径路指定を制御しており、また各ＩＣ
内では、３２プロセッサ／メモリにバス接続が用意され
、１００万個以上のプロセッサ／メモリのどれもが、他
のどれに対してもメッセージを送ることが出来る。その
上、大量のメッセージがいつでも送られ、無作為の方向
へ径路指定出来る。

【００７８】ＩＣ３５のこの接続パターンを理解するた
めに、０から３２，７６７番までＩＣに番号を付け、表
Ｉのように１５個の２進数字を用いる２進法で、これら
の数字又はアドレスを表わすのが良い。

【００７９】

【表Ｉ】

【００８０】２次元格子の相互結合に関して上に述べた
概念は、１５次元格子の相互結合に関しても充分通用す
るものである。各プロセッサ／メモリ３６を、２つの数
字を用いて、その１つが２次元格子の第１次元での位置
を示し、他の１つが第２次元での位置を示したように、
ブール１５−立方体の１５次元のそれぞれにおけるＩＣ
の位置を識別するために、番号を使うことが出来る。し
かしｎ−立方体ではＩＣは、各次元において２つのみの
異なる位置、０および１のうちのどちらかをとることが
出来る。このように、表Ｉに書かれたような２進法での
１５個の数字によるＩＣアドレスは、ｎ−立方体の１５
次元でのＩＣの位置も示すのである。便宜状、１５個の
２進数字の最左端の数字を、第１次元のＩＣの位置を示
すものとして用い、その順番で、最右端の数字が、第１
５次元でのＩＣの位置を示すものとする。

【００８１】その上、２進数字が０又は１の２つの値し
か持つことが出来ず、各ＩＣは１５個の２進数字によっ
て独自に識別されるので、各ＩＣには、自分のアドレス
と１個の数字が違うだけの２進アドレスを持つ他のＩＣ
が１５個あることになる。我々はこれらの数字が一字し
か違わない１５個のＩＣを、最初のＩＣの最も近い隣接
者と呼ぶ。ハミング距離の数学的定義を知っている人々
は、最初のＩＣがその１５個の最も近い隣接者の各々か
ら、ハミング距離１だけ離れていることに気づくだろう
。１個のＩＣとそれに最も近い１５個の隣接者のアドレ
スの２例を表ＩＩに示す。

【００８２】

【表ＩＩ】

【００８３】ブール１５−立方体の形にＩＣ３５を接続
するには、各ＩＣをそれに最も近い１５個の隣接ＩＣに
接続する。図１および図２では、この接続が１５本の入
力回線３８及び１５本の出力回線３９で図式的に示され
ているが、実際の接続径路は、図がますます複雑になる
ので描かれてはいない。各ＩＣ３５へのこれら１５本の
入力回線３８のそれぞれは、ブール１５−立方体の１５
次元のうちの異なる１つと関連しており、同様に、各Ｉ
Ｃ３５からの１５本の出力回線３９のそれぞれは、違う
次元と関連している。

【００８４】ブールｎ−立方体の相互結合パターンを正
しく認識するには、３次元及び４次元のブールｎ−立方
体内のＩＣ３５′のアレイに用いられる相互結合を考え
ると良い。図３は、３次元のブールｎ−立方体の図式的
描写である。８個の頂点又はノードと１２のへりを持つ
従来からある立方体とみなされるであろう。この立方体
の３次元はローマ数字Ｉ，ＩＩ，ＩＩＩ　で識別される
。頂点のそれぞれに、ＩＣ３５′があり、各ＩＣからは
３本の出力回路３９′が出て、立方体の３次元に沿って
、そのＩＣの３個の最も近い隣接ＩＣまで伸びている。後に明らかになるように、各ＩＣ３５′にはそれに最も
近い３個の隣接ＩＣからの出力回線である３本の入力回
線３８′もある。下部左端の頂点は、このシステムの原
点と仮定され、従って、この頂点のＩＣが図３の３次元
立方体の第１，第２及び第３次元中の０ポジション又は
アドレスを持つことになる。このアドレス０００と書か
れる。各ＩＣは、各次元内の２つだけのポジションのう
ちの１つにあるので、他のＩＣは、図３に示されるよう
に０及び１の３桁の数字の他の組み合わせから成るアド
レスを持つ。

【００８５】図４は、４次元のブールｎ−立方体を示す
。このような立方体には、１６個の頂点と３２個の稜が
ある。ここでも、１個のＩＣ３５′は各頂点又はノード
に置かれ、入力回線３８′及び出力回線３９′によって
最も近い隣接ＩＣに接続される。しかしこの場合には各
ＩＣには４個の最も近い隣接ＩＣがあり、従って、４−
立方体の４次元に沿って伸びる４本の入力回線と４本の
出力回線を持つことになる。ブール４−立方体内の各Ｉ
Ｃの位置は、図４に示したように４桁の２進数字で識別
され、この４立方体の４次元は、図４に示されるように
、ローマ数字のＩ，ＩＩ，ＩＩＩ，ＩＶで識別される。

【００８６】より高次元の立方体へのこのパターンの外
挿法も明らかにされる。どの場合にも、次に高い次元で
は、頂点の数が２倍になり、各ＩＣは１個余分な最も近
い隣接ＩＣを持つことになる。従って、ブール１５−立
方体は、３２，７６８の頂点を持ち、各頂点にＩＣを１
個持つことになり、１５個の最も近い隣接ＩＣを持つよ
うになる。

【００８７】ブール１５−立方体の相互結合パターンに
通信を行なわせるには、コンピュータシステムが、処理
サイクルと径路指定サイクルの両方を持つように操作す
る。計算は処理サイクルの間に行なわれる。径路指定サ
イクルの間に、計算の結果がメッセージパケットの形に
編成され、これらのメッセイージパケットは、パケット
の一部となっているアドレス情報に従って、各ＩＣ中の
回路系を径路指定することによって、１つのＩＣから次
のＩＣへ径路指定されて行く。メッセージパケットの様
式は図５に描かれているが、それは、ＩＣアドレス１５
ビット、書式ビットが１ビット、ＩＣアドレスを複写す
る他の１５ビット、ＩＣ中のプロセッサ／メモリへのア
ドレスが５ビット、メッセージの３２ビットと誤り検出
の１ビットの合計７３ビットから成り立つことがわかる
。誤り訂正のために追加のビットを加えても良い。実例
として、各ビットの持続時間は、１から１０メガヘルツ
（ＭＨｚ）の周波数に応じて、０．１から１マイクロ秒
である。図５には、システムに用いられる基本的クロッ
ク信号ＰＨＩ１及びＰＨＩ２も示されている。これらの
信号は、各々がメッセージパケットの１ビットと同じ周
期と周波数を持つ、非重複２相クロックである。

【００８８】メッセージパケット内では、ＩＣアドレス
情報は、行き先ＩＣのアドレスに対して相対である。最
初は、メッセージ源であるＩＣのアドレスとその行き先
のアドレスとの相違又は変位である。例えば、原始ＩＣ
のアドレス０１０１０１０１０　　１０１　　０１０で
あり、行き先ＩＣのアドレスが１１１　　１１１１１１
　　１１１　　１１１であると、原始ＩＣで生成された
相対アドレスは、１０１０１０　　１０１　　０１０　
　１０１となる。この相対アドレスが、原始及び行き先
のアドレスの排他的論理和（ＸＯＲ）になることが明ら
かになる。相対アドレス中の１−ビットが、メッセージ
パケットが正しい位置にない次元を識別し、従って、行
き先ＩＣに到達しようとメッセージパケットが移動する
次元を識別することも明らかになる。このように、偶数
番号の次元において、原始及び行き先ＩＣのアドレスが
同じであるような上記の例においては、メッセージはそ
れらの次元の正しい位置にすでに置かれている。しかし
、原始及び行き先ＩＣのアドレスが違う奇数番号の次元
では、それらの次元のための相対アドレス内に１−ビッ
トが存在することは、その次元において、メッセージパ
ケットを１つのＩＣから他のＩＣへ移動させる必要があ
ることを意味する。

【００８９】メッセージが１つのＩＣから他のＩＣへ径
路指定される時に、相対アドレスは各移動を考慮に入れ
るため更新される。このことは、メッセージパケットが
移動される次元と関連する２重ＩＣアドレス中のビット
を考えると都合良く行なわれる。その結果、メッセージ
パケットが行き先ＩＣへ到着すると２重ＩＣアドレス中
のビットは全てゼロになる。

【００９０】全てのＩＣ中の径路指定回路系は、同一に
なっていて、同じ径路指定サイクルを用いて同期的に操
作される。ＩＣアドレスは１５ビット持つ７３ビットの
メッセージパケットの図５の例として、径路指定サイク
ルの長さは基礎的クロック信号ＰＨＩ１の８８サイクル
である。各径路指定サイクルの１回目の間に、各ＩＣに
おける径路指定回路系が径路指定回路系内の各メッセー
ジパケットのＩＣアドレスの最初のコピーの先行ビット
をテストして、そのレベルを決める。この位置に１−ビ
ットがあり、第１次元に関連しているＩＣからの出力回
線がふさがっていない場合、メッセージパケットは、第
１次元出力回線から、第１次元内でそのＩＣに最も近い
隣接ＩＣまで径路ＩＣまで径路指定される。メッセージ
パケットアドレスの先行ビットが０−ビットであると、
メッセージパケットは、第１次元内の正しい位置にある
ので、同じＩＣ内にとどまる。その結果、１回目の間に
、ＩＣの径路指定回路間のメッセージの流れは第１次元
に沿ったものになる。

【００９１】メッセージパケット内のＩＣアドレスの最
初のコピーの先行ビットは、その後で破棄される。メッ
セージパケットが他のＩＣに径路指定されたとすると、
２重ＩＣアドレス内の対応するアドレスビットが、そう
した動きを償うために補足される。

【００９２】２回目のアドレス時間には、各ＩＣの径路
指定回路系は、再び、ＩＣに存在するメッセージパケッ
トの先行ビットをテストする。しかし、このビットは、
メッセージパケットが、第２次元の正しい位置にあるか
どうかを表示するビットである。もし、このビットが１
−ビットで、第２次元出力回路がふさがっていなければ
、メッセージパケットは、第２次元出力回線上を、第２
次元中のそのＩＣに最も近い隣接ＩＣに向かって径路指
定される。もし、最初のビットが０−ビットであると、
メッセージパケットはＩＣ内にとどまる。

【００９３】この過程は、１５回のアドレス時間の間続
き、その最後に、メッセージパケットの最初の１５のア
ドレスビットが使い切られる。しかし、必要とされる出
力回線が利用出来れば、ブール１５−立方体を通る径路
が確立され、メッセージパケットの残りを転送すること
が出来る。

【００９４】この径路指定機構の実例は、図４のブール
４−立方体を参考にして示される。メッセージが、アド
レス１１１１を持つ原始ＩＣ３５′から、アドレス００
１０を持つ行き先ＩＣ３５′へ送られる。装置アドレス
又は行き先ＩＣの変位は、原始および行き先ＩＣのアド
レスの排他的論理和を取ることによって得られる。従っ
て、相対アドレスは、メッセージパケットを第１，第２
，第４次元で移動させ、第３次元では移動してはならな
いことを表わす１１０１になる。それから、原始ＩＣに
ある径路指定回路は、相対アドレスの最初のコピーの最
初のビットを調べて１−ビットを識別し、もしこの出力
回路が利用出来れば、メッセージを第１次元に沿ってＩ
Ｃ０１１１に径路指定し、ＩＣアドレスの最初のコピー
の最初のビットを破棄し、複製ＩＣアドレス内の最初の
１−ビットを補充する。２回目のアドレス時間内に、ア
ドレスが０１１１のＩＣにある径路指定回路が、残りの
３個のアドレスビットの最初のものを調べて、再び１−
ビットを見つけ出す。従って、出力回線が利用出来れば
、径路指定回路はメッセージパケットをアドレスが００
１１であるＩＣに送り、第２次元での動きを表示するＩ
Ｃアドレスの最初のコピー内の１−ビットを破棄し、そ
の動きが起きたことを示すために複製ＩＣアドレス内に
１−ビットを補充する。

【００９５】３回目のアドレス時間中に、アドレス００
１１にある径路指定回路が、残りの２個のアドレスビッ
トの最初のものを調べて０−ビットを識別する。このＩ
Ｃにメッセージパケットを保持し０−ビットを破棄する
。４回目のアドレス時間には、アドレス００１１にある
径路指定回路が残りのアドレスビットを調べて１−ビッ
トを識別する。従って、それはメッセージパケットを出
力回線に沿ってＩＣ００１０まで径路指定し、ＩＣアド
レスの最初のコピーの最後のビットを破棄し、複製ＩＣ
アドレスの最後のビットを補充する。

【００９６】ＩＣ００１０に到達すると、径路指定回路
は、テストする複製ＩＣアドレス内のどの１−ビットで
も無ければそれを察知し、従って、メッセージパケット
がその行き先に到達したことがわかる。それからメッセ
ージパケットは、アドレスがメッセージパケット内に明
記されているプロセッサ／メモリに運ばれる。径路指定
過程についての詳細は、図１４〜図１９を参照して下記
で述べられる。

【００９７】Ｂ．並行処理ＩＣの全体的説明各ＩＣは非
常に大きい規格の集積回路（超ＬＳＩ）として単一のシ
リコンチップ上に組み立てられる。図６に示すように、
これらのチップの６４（＝２６　）個が各チップパッケ
ージ１００に入れられ、各印刷配線回路（ＰＣ）板１３
０上に取り付けられ、相互結合される。このような３２
，７６８個のＩＣにそなえて、５１２（＝２９　）枚の
印刷配線回路板が、適当な枠体内に取り付けられる。従
来からある配線取り付け具１３２が、２次元格子及びブ
ール１５−立方体構造の双方において、これらの配線板
を相互結合する。図６に示した構成では、ＩＣの最も近
い隣接ＩＣのうち６個が、それと共に同じＰＣ板に取り
付けられ、他の９個は違うＰＣ板に取り付けられる。

【００９８】９７本のピン１０２がそれぞれのパッケー
ジ上に付けられ、そのチップをＰＣ板上の他のチップと
システムの他の部分に接続している。これらの９７本の
ピンが運ぶ信号を表ＩＩＩ　に示す。ＩＯ−Ｉ２７，リ
セット，ＰＨＩ１，ＰＨＩ２及びＫシンクと名付けられ
たピンはバス２２に接続され、命令信号，リセット信号
及びタイミング信号，ＰＨＩ１，ＰＨＩ２及びＫシンク
をマイクロコントローラ２０から受ける。ＣＳ０及びＣ
Ｓ１ピンは、両方のピンでの信号が低い時にチップをア
ドレス付けするチップ選択ピンである。これらのピンを
選択する信号はバス２４によってアレイ３０に与えられ
る。Ｎ０−７、ＳＷ０−７及びＥ０−７ピンは、北，南，西
及び東の隣接するチップ上の最も近いプロセッサ／メモ
リへの接続を行なう。Ｃｕｂｅ　Ｉｎ　０−１４及びＣ
ｕｂｅ　Ｏｕｔ０−１４ピンは、ブール１５立方体内の
最も近い隣接プロセッサ／メモリへの接続を行なう。グ
ローバルピンは、回線２６を越えてマイクロコントロー
ラ２０に接続される。ＬＥＤピンは、活性化されている
時に発光ダイオードを駆動してチップに視覚信号を生成
させる出力を提供する。この信号を用いてテストや監視
を行い、また計算の結果を表示したりすることも出来る
。６本の接地及び電源ピンは、チップに接地及び電源接
続をする。

【００９９】

【表ＩＩＩ】

【０１００】図７及び図８は、アレイ３０の３２，７６
８個の同一のＩＣ３５のうちの１個をブロック図で描い
ている。図７に示すように、１個のＩＣの３２のプロセ
ッサ／メモリ３６は、８列で４行のアレイ内で接続され
ている。そして、便宜上、このアレイの稜は、北，東，
南及び西と識別されている。図７には個別のプロセッサ
／メモリの空間関係が描かれていないが、図２０のチッ
プ配置図に見られるように、それらの空間関係は異なっ
ている。図７にもどると、各プロセッサは、Ｎ，Ｅ，Ｓ
及びＷとラベルを付けた入出端子を通じて、北，東，南
及び西の最も近い隣接者と接続されている。また、各プ
ロセッサはデイジーとラベルを付けた入力端子を通じて
１つの回線内にデイジーチェーンにつながれている。各
プロセッサからこれら５個の入力端子への出力は、最も
近い隣接者のＮ，Ｅ，Ｓ及びＷ入力端子と、チェーン内
に次のプロセッサ／メモリのデイジー入力端子とに接続
されている出力端子キャリー上にある。後に明らかにな
るように、デイジーチェーンは下部左端角に始まり、第
１列目を上へ行き、２列目は下行し、３列目は上へ行き
というように進んで、アレイの下部右端角に達する。

【０１０１】８本の双方向回線１０４が、このプロセッ
サ／メモリアレイから北のＮ０−７チップピンに伸び、
さらに８本の双方向回線１０６がプロセッサアレイから
南のＳＷ０−７に伸びる。これらの８本の回線１０６の
うち４本は、西からの４本の双方向回線１０８と多重化
される。さらに４本の双方向回線１１０が、アレイから
東のＥ０−３チプピンへ伸びる。これらの回線の読み取
り／書き取り機能は、書き取り回線１１３，１１４，１
１５によって制御され、それらは回線励振器１１７，１
１８，１１９をそれぞれ制御し、データを北，東又は南
／西に書き込む。南と西の導線の多重化は、２次元格子
アレイ内のデータの流れが一時的に一方向（例えば、東
から西）にしか流れないので、可能である。

【０１０２】格子及びデイジーチェーン接続に加えて、
各プロセッサ／メモリは共通してアドレス及び出力信号
バス１２１、メッセージパケット入力信号回線１２２、
メッセージパケット出力信号回線１２３、及びグローバ
ス出力信号回線１２４に接続されている。これらの回線
とバスへの接続は、最東端の４個のプロセッサ／メモリ
についてのみ図７に示されているが、３２個全てのプロ
セッサ／メモリにも同じ接続がなされることが理解出来
るだろう。

【０１０３】図８に示すように、各ＩＣ３５はタイミン
グ発生器１４０、プログラム可能な論理アレイ（ＰＬＡ
）１５０、通信インタフェース装置（ＣＩＵ）１８０、
径路指定回路２００及び３２個のプロセッサ／メモリ３
６から成る。タイミング発生器１４０はシフトレジスタ
１４５で、システムクロック信号ＰＨＩ１及びＰＨＩ２
によってパルスがきざまれる。この発生器はマイクロコ
ントローラ２０からのタイミング信号、Ｋシンクによっ
てリセットされる。よく知られる技術によって、このレ
ジスタは図１２，図１３，図１７及び図１９に示される
型のタイミング波形を作り出し、通信インタフェース装
置１８０及び径路指定回路２００の動作を制御する。

【０１０４】プログラム可能な論理アレイ（ＰＬＡ）１
５０は、マイクロコントローラ２０から回線２２上の命
令を受け、これらの命令をアドレス及び出力信号バス１
２１の信号に復号化する復号化マトリックスである。命
令は、表ＩＩＩに識別されている２８本のピンの上にあ
るチップパッケージ１００で受け取られる。Ｉ５−８及
び２７ピンの信号は例外であるが、これらの信号はＰＬ
Ａ入力ラッチ１５１に直接送られＰＬＡ１５０によって
復号され、プロセッサ／メモリ３６によって使われる間
、そこに記憶されている。Ｉ５−８ピン上の信号は、４
個のＡＮＤゲート１６５に送られ、そこで、ピン１２７
上の信号が高くなった時にメッセージパケット入力信号
回線１２２に受けた信号の最後の４ビットに従って変更
される。ピン１２７は、否定回路１６６によって、これ
ら最後の４個のビットを記憶する直列−入力、並列−出
力ラッチ１６７、及び、ピン１２７上の否定信号とラッ
チ１６７の並列出力との論理和を形成する４個のＯＲゲ
ート１６８に接続される。

【０１０５】図８に示されるように、バス１２１は２個
の１６回線バス１５２，１５４及び各プロセッサ／メモ
リ３６内のＲＡＭレジスタ２５０に接続されている２個
の３２回線バス１５６，１５８，ＡＬＵ２７０に接続さ
れている２個の８回線バス１６２，６４，８回線バス１
７２，２個の１６回線バス１７４，１７６、そして、各
プロセッサ／メモリ内のフラグコントローラ２９０に接
続されている１本の回線１７８を含む。バス１５２，１
５４，１５６，１５８，１７２，１７４及び１７６上の
信号は、ＲＡＭレジスタ２５０及びフラグコントローラ
２９０内の特定の場所から又はそこへの情報を読み出す
か書き込むために使われる復号アドレス信号である。こ
のアドレス指定を完成するには、バスの１回線が１個の
２進信号、例えば、高信号又は１−ビットを送り、他の
回線全てが他の２進信号、例えば低信号又は０−ビット
を送る。ＡＬＵ２７０へのバス１６２，１６４上の信号
は、ＡＬＵ２７０の違う可能性のある出力である。これ
らの信号についての詳細は、図９と図１０を用いて下記
に述べる。

【０１０６】通信インタフェース装置（ＣＩＵ）１８０
はＩＣのプロセッサ／メモリとそのＩＣに関連する径路
指定回路との間で出入りするメッセージパケットの流れ
を制御する。ＣＩＵ１８０は否定回路１８１，ラッチ１
８２，タップされたシフトレジスタ１８４，第１，第２
セレクタ１８６，１８８及び第１，第２パリティ論理回
路１９０，１９２とを含む。図８に示すように、ＩＣの
プロセッサ／メモリ３６からのメッセージパケット出力
信号回線１２３は、否定回路１８１によって、ラッチ１
８２への入力、シフトレジスタ１８４、セレクタ１８６
、及びパリティ論理回路１９０に接続される。ラッチ１
８２の出力は、回線１９４上を径路指定回路２００へ送
られ、プロセッサ／メモリ３６のうちの１個からメッセ
ージパケットが利用出来る時を指示する。メッセージパ
ケット自体は、セレクタ１８６から回線１９６上の径路
指定回路に送られる。ＣＩＵ１８０で受け取られた時の
状態では、出て行くメッセージパケットは、行き先ＩＣ
の相対ＩＣアドレスのコピーを１つだけ持っている。タイミング発生器１４０からのタイミング信号の制御の
もとで、セレクタ１８６及びシフトレジスタ１８４が相
対ＩＣアドレスのコピーを生成し、メッセージパケット
の前端部に挿入する。パリティ論理回路１９０がメッセ
ージパケットの正しいパリティビットを計算し、それを
メッセージパケットの一部として径路指定回路に供給す
る。

【０１０７】径路指定回路からの信号は、回線１９７，
１９８及び１９９上セレクタ１８８に送られる。これら
の信号回線は、それぞれ、入ってくるメッセージパケッ
トが径路指定回路から来るかどうかの指示、入ってくる
メッセージパケット自体、そして、回線１９６上の出て
行くメッセージパケットが首尾よく径路指定回路に受け
取られたかどうかの指示を出す。セレクタ１８８の出力
は、メッセージパケット入力回線１２２上のプロセッサ
／メモリ３６に送られるメッセージパケットである。パ
リティ計算はパリティ論理１９２によって行なわれる。これらの回線の動作についての詳細は、下記の図１１の
説明中で述べる。

【０１０８】径路指定回路２００は、ブールｎ−立方体
中の最も近い隣接ＩＣから又はそれらへのメッセージパ
ケットの径路指定を制御する。回路２００は、回線割り
当て器２０５、メッセージ検知器、バッファ及びアドレ
ス復元器２１５、及びメッセージインジェクタ２２０と
から成る。回線割り当て器２０５は、その特殊なＩＣの
１５個の最も近い隣接ＩＣからの１５本の入力回線３８
及び同じ１５個の最も近い隣接ＩＣへの１５本の出力回
線３９とを持つ。回線割り当て器２０５には、メッセー
ジ検知器２１０への１５本のメッセージ出力回線２０６
及びメッセージインジェクタ２２０からの１５本のメッ
セージ入力回線２０７も持つ。加えて、各メッセージ入
力回線２０７には、関連するメッセージ入力回線２０７
上にメッセージがあることを表示するもう１本の回線が
２０８がある。回線割り当て器２０５は、入って来る回
線３８上に受けるメッセージパケットのアドレスを分析
し、それらがこの特殊なＩＣに向けられたものか、ある
いは他のＩＣ向けのものかを決め、可能であれば、メッ
セージパケットをその行き先まで径路指定し、このＩＣ
あてのメッセージパケット、そして、回路割り付けの障
害のために径路指定出来なくなったメッセージパケット
を記憶しておく。

【０１０９】メッセージ検知器２１０はメッセージパケ
ットの受け取りをチェックし、回線割り当て器２０５か
ら回線２０７上に受けたメッセージパケットのアドレス
を調べ、このＩＣあてのメッセージパケットを回線１９
８上のＣＩＵ８０へ供給する。図８に示された回路内で
、回線１９８は、メッセージパケットを一度に１個しか
転送出来ない。このＩＣに１個以上のメッセージパケッ
トがアドレス指定されている場合には、１個のパケット
がＣＩＵ１８０に提供され、他のパケットは、違うＩＣ
にアドレス指定されている他のメッセージパケットとと
もにバッファ２１５に提供される。

【０１１０】バッファ及びアドレス復元器２１５は、タ
ップされたシフトレジスタ１８４と構造と機能において
似ているタップされたシフトレジスタから成る。バッフ
ァ２１５はメッセージパケットの初めにおいてメッセー
ジパケット内にある複製アドレス情報からメッセージパ
ケットのアドレスのコピーを再生する。バッファ及びア
ドレス復元器の出力はメッセージパケットインジェクタ
２２０に加えられる。

【０１１１】メッセージパケットインジェクタ２２０は
、ＣＩＵから径路指定回路を循環しているメッセージパ
ケットのグループの中に、一度に１つずつメッセージパ
ケットを注入する。径路指定回路の詳細は図１４〜図１
９を参照して説明する。

【０１１２】ＩＣ３５のチップ配置図は、図２０に描か
れてる。この配置図中でＰＬＡ１５０は右側のチップの
上部を下部のふちに位置する２つのアレイ内に入られて
いる。個別のプロセッサ／メモリ３５は、ＰＬＡ１５０
の間のスペースにバス励振器を間に挟んで４つのグルー
プに分けて形成される。個別プロセッサ／メモリについ
ての下記の記述から明らかになるように、各プロセッサ
／メモリは、動的読み−書き記憶装置、このような記憶
装置へのアドレス指定回路系、ＡＬＵ、フラグレジスタ
、フラグレジスタへのアドレス指定回路系及び他の励振
器回路の３８ビットを持つ。ＣＩＵ１８０はチップの上
部中央に置かれ、タイミング発生路１４０及び径路指定
回路２００は、チップの左側部分を占める。この配置で
は、ＰＬＡ１５０から個別のプロセッサ／メモリ３６へ
のアドレス及び出力信号バス１２１は、個別プロセッサ
／メモリとバス励振器を通る垂直な回線のアレイである
。プロセッサ／メモリからＣＩＵ１８０への出力回線も
、同様に、本質的には垂直な回線である。１個のプロセ
ッサ／メモリの展開図に示されるように、プロセッサ／
メモリ内の信号の流れは、本質的には、バス１２１に対
して直角になる。

【０１１３】その結果、回線の交差は最小限になり、回
路配置が簡素化される。

【０１１４】１個のプロセッサ／メモリ３６を超ＬＳＩ
設計内におさめるのに要するトランジスタの概数は、１
８００個であり、ＰＬＡ１５０，３２プロセッサ／メモ
リ及びバス励振器のトランジスタの数は約６０，０００
個である。タイミング発生器，径路指定回路系及びＣＩ
Ｕには約２４，０００個のトランジスタが必要である。１個のシリコンチップ上に１００，０００以下のトラン
ジスタの集積回路を構成することは、現在の技術で充分
行なえることであり、約７ｍｍ×８ｍｍの１個のシリコ
ンチップ上に集積回路３５の大量生産も、今日の技術で
可能と思われる。

【０１１５】Ｃ．プロセッサ／メモリの説明プロセッサ
／メモリが、図９と図１０により詳細に開示されている
。図９に示されるように、プロセッサ／メモリは、ラン
ダムアクセスメモリ（ＲＡＭ）２５０、演算論理装置（
ＡＬＵ）２８０及びフラグコントローラ２９０から成る
。ＡＬＵは、３送信源、即ちＲＡＭ内の２つのレジスタ
及び１個のフラグ入力からのデータで動き、２出力、即
ちＲＡＭレジスタの１個に書き込まれた合計出力及び、
フラグコントローラ内のいくつかのレジスタと他のいく
つかのプロセッサ／メモリにも利用出来るキャリ出力と
を発生する。ＡＬＵの動作は、読み出しサイクル及び条
件つき書き込みサイクルで行なわれる。書き込みサイク
ルの間に、特定の条件が満たされていればこれらの結果
がＲＡＭ及びフラグレジスタに書き込まれる。ＡＬＵの
タイミングは、合計及びキャリ出力の新しく計算された
値が書込サイクルの前に利用出来るようにする。このこ
とによって、合計出力信号が書き込みサイクルの間にＲ
ＡＭレジスタの１つに書きもどすことができ、キャリ出
力が、１回の命令サイクルの間に同じチップ上の多数の
プロセッサ／メモリを通って伝播することが出来る。

【０１１６】ＲＡＭ２５０ＲＡＭ２５０は、各々が３２ビットの１２個のレジスタ
２５４の形に配置された動的読み／書きメモリＩＣ２５
２のアレイから成る。３２ビットの各々は列０から３２
において個別にアドレス指定することができる。レジス
タには０から１５まで番号が付けられ、アドレス回線が
１６のレジスタを呼び出させるように準備される。しか
し、レジスタ１２及び１３は使用されず、レジスタ１４
及び１５は、ＲＡＭ２５０内に記憶されない信号を出す
。０から１１までのレジスタは汎用レジスタである。レジスタ１４及び１５は、特別の機能を持つ。レジスタ
１４の全てのビット位置はその時回線１２２上にあるビ
ットと同じ値を持ち、レジスタ１５のすべてのビット位
置はゼロになる。このように、レジスタ１５はデータシ
ンクとして働く。

【０１１７】ＲＡＭ２５０への入力は、バス１５２，１
５４，１５６，１５８，ＡＬＵ２７０からの合計出力回
線２８５，ＣＩＵ１８０からのメッセージパケット入力
回線１２２、及び、フラグコントローラ２９０からの書
き込み許可回線２９８である。ＲＡＭ２５０からの出力
は、回線２５６，２５７である。回線２５６，２５７上
の信号は、ＲＡＭ２５０内の２つの異なるレジスタの同
じ列から得られ、そのレジスタの１つはレジスタＡと呼
ばれ、他はレジスタＢと呼ばれる。バス１５２，１５４
，１５６，１５８はこれらのレジスタとその中の列を、
マイクロコントローラ２０からの命令語に従ってアドレ
ス指定する。

【０１１８】実例をあげると、表ＩＩＩ　を参考にして
、回線Ｉ５−８はＰＬＡ１５０で復号され、レジスタＡ
を選択又はアドレス指令するバス１２１の１６本の回線
１５２のうちの１本に高い信号を送り、回線Ｉ９−１２
は復号されてレジスタＢを選択する１６本の回線１５４
のうちの１本に高い信号を送り、回線Ｉ１３−１７は復
号されて、ＲＡＭ２５０内の３２列のうちの１個を選択
する３２本の書き込み回線１５６のうちの１本又は３２
本の読み取り回線１５８のうちの１本のどちらかに高い
信号を送る。このようにして回線１５２−１５８が、１
２×３２ビットＲＡＭ内の２個のセルを特定し動作が読
み出しか書き込みかを特定する。

【０１１９】ＲＡＭ２５０の詳細は、ＲＡＭ２５０の上
部左隅の４個のセルと関連する回路系とを描いている図
１０に示される。各セル２５２は、図示されるように接
続されている３個のパストランジスタ２６１，２６２，
２６３を含み、トランジスタ２６３内に情報の１ビット
を記憶する。データ１ビットは、読み出し選択回線の１
つ及びパストランジスタ２６２の１つの上の信号の制御
のもとに、トランジスタ２６３から読み出される。

【０１２０】３２個のセル２５２の各レジスタ２５４も
、ビット回線２５５，リフレッシュ回路２６４及びプレ
チャージトランジスタ２７１を含む。加えて、回線１２
２は１組のパストランジスタ２７３，２７４に接続され
、他の１組のパストランジスタ２７３，２７４には接地
接続がなされ、０−ビットの送信側となり、レジスタ１
５としてデータシンクとなる。１６個のパストランジス
タ２７３はレジスタＡ選択２７５を構成し、各パストラ
ンジスタは、ＡＮＤゲートとして機能し、それは１６本
の回線のうちの異なる１本によって使用可能になり、Ｒ
ＡＭ２５０内の１６ものレジスタのうちの１個からレジ
スタＡを選択する。同様に、１６個のパストランジスタ
２７４はレジスタＢセレクタ２７６を構成し、各トラン
ジスタは、これら１６個のレジスタからレジスタＢを選
択する１６本の回線１５４の異なる１本に接続される。どのような時も、パストランジスタ２７３のうちの１個
のみ、そしてパストランジスタ２７４のうちの１個のみ
が、レジスタＡ及びレジスタＢの出力を選択するために
導通している。

【０１２１】各トランジスタ２７３の出力は一緒に接続
され、回線２５６上にレジスタＡ信号を出し、各トラン
ジスタ２７２の出力は一緒に接続され、回線２５７上に
レジスタＢ信号を送る。回線２５６上の信号が、双方向
ドライバ２５８によってＡＬＵ２８０への入力に送られ
る回線２５７上の信号は、ドライバ２５９によってＡＬ
Ｕ２８０への他の入力へ送られる。

【０１２２】ＡＬＵの書き込みサイクルの間、合計出力
信号はレジスタＡに書きもどされる。好都合なことに、
この信号は、双方向ドライバ２５８，回線２５６及び信
号を導通しているパストランジスタ２７３を経てレジス
タＡのトランジスタ２６６へ送られる。

【０１２３】ＲＡＭ２５０は４相クロック信号で動くが
、その信号のうちの２個は基本的クロック信号ＰＨＩ１
及びＰＨＩ２であり、他のＰＨＩ１Ｐ　及びＰＨＩ２Ｐ
　はＰＨＩ１及びＰＨＩ２のプレカーソルである。クロ
ック信号ＰＨＩ１Ｐ　及びＰＨＩ２Ｐ　はプレチャージ
回線２７２に与えらえれ、クロックサイクルＰＨＩ１の
間の各読み出し動作及びクロックサイクルＰＨＩ２の間
の各書き込み動作の前にビット回線２５５をプレチャー
ジする。クロックサイクルＰＨＩ１Ｐ　及びＰＨＩ２Ｐ
　の間、プレチャージ回線２７２の信号は高く、プレチ
ャージトランジスタ２７１を導通させ、正電圧源ＶＤＤ
及び各ビット回線との間の接続を行なう。クロックサイ
クルＰＨＩ１Ｐ　の間に、この接続によって各ビット回
線２５５を、高い信号又は１−ビットに充電する。

【０１２４】クロックサイクルＰＨＩ１の間、前回の書
き込みサイクルの間にパストランジスタ２６３に記憶さ
れた信号が反転された形でＲＡＭ２５０の各レジスタの
ビット回線２５５で読み出される。記憶された信号が高
い信号又は１−ビットであると、パストランジスタ２６
３は導通され、接地径路を形成する。その結果、読み出
し選択回線１５８上にパストランジスタ２６２への高い
信号が与えられると、接地点への径路が出来て、それが
ビット回線２５５を低いものにする。従って、前回の書
き込みサイクルの間にトランジスタ２６３に書き込まれ
た１−ビットは０−ビットに変換される。逆に０−ビッ
トがトランジスタ２６３に書き込まれていると、接地径
路が出来ないため、ビット回線２５５は高いままになる
。その結果、トランジスタ２６３上に書き込まれたビッ
トは、再び反転され、この場合は１−ビットになる。反転されたビットは、次のクロックサイクルであるリフ
レッシュサイクルの間に、再反転される。

【０１２５】クロックサイクルＰＨＩ１の間、読み出し
回線２８６上の信号も高く、各トランジスタ２６５を導
通させる。その結果、各ビット回線２５５上の信号は、
リフレッシュ回路２６４内のトランジスタ２６６に書き
込まれる。同時に、レジスタＡセレクタのトランジスタ
２７３によって選択されたビット回線上の信号、及び、
レジスタＢセレクタのトランジスタ２７４によって選択
されたビット回線上の信号とは、ドライバ２５８，２５
９に送られる。これらのドライバが、回線２９８上の書
き込み使用可能信号によって使用可能になると、レジス
タＡ及びレジスタＢ信号はそれぞれ、出力回線２５６及
び２５７上のＡＬＵ２８０に送られる。

【０１２６】クロックサイクルＰＨＩ２Ｐ　の間、プレ
チャージ回線２７２及びリフレッシュ／書き込み回線２
６９は高く、各トランジスタ２６７及び２７１を導通さ
せる。クロックサイクルＰＨＩ１の間にトランジスタ２
６６上に１−ビットが書き込まれると、そのトランジス
タも導通され、ビット回線２５５を低くする接地径路が
形成される。その結果、クロックサイクルＰＨＩ１の間
にトランジスタ２６６上に書き込まれた１−ビットは、
０−ビットに変換される。逆に、０−ビットがトランジ
スタ２６６に書き込まれていたとすると、リフレッシュ
回路２６４には接地径路がなく、ビット回線２５５は、
正電圧ＶＤＤとビット回線２５５間に導電径路を作るプ
レチャージトランジスタ２７１によって高くされる。そ
の結果、トランジスタ２６６に書き込まれた０−ビット
は１−ビットに反転される。

【０１２７】クロックサイクルＰＨＩ２の間、各ビット
回線上の信号は、書き込み選択回線１５６の１本によっ
て選択された列内のセルの各トランジスタ２６３に書き
込まれる。特に、書き込み選択回線１５６の１本に高い
信号が加えられると、それが加えられたトランジスタ２
６１は導通され、ビット回線２５５とトランジスタ２６
３との間に径路が出来て、各ビット回線上の信号がトラ
ンジスタ２６３上に書き込まれる。この信号はクロック
サイクルＰＨＩ１の間にトランジスタ２６３から読み出
された時に一度、又、クロックサイクルＰＨＩ２Ｐ　の
間にトランジスタ２６６から読み出された時に一度、反
転されているので、トランジスタ２６３へ書きもどされ
た信号は、最初に読み出された信号と同じであり、トラ
ンジスタはリフレッシュされる。

【０１２８】しかし、レジスタＡ出力を作るビット回線
２５５の場合は、クロックサイクルＰＨＩ２の間にトラ
ンジスタ２６３に書き込まれた信号は、ＡＬＵ２８０の
合計出力であり、トランジスタ２６３から最初に読み出
された信号ではない。合計出力信号は、クロックサイク
ルＰＨＩ２Ｐ　の間に、回線２８５上の双方向ドライバ
２５８に使えるようになる。この信号が低いと、ドライ
バ２５８は、クロックサイクルＰＨＩ１の間にトランジ
スタ２６６上に記憶された信号の状態に関係なく、レジ
スタＡ内のトランジスタ２６６上に０−ビットを書き込
む。同様に、合計出力信号が高いと、ドライバ２５８が
、クロックサイクルＰＨＩ２Ｐ　の間にトランジスタ２
６６上に記憶された信号に関係なく、トランジスタ２６
６上に１−ビットを書き込む正電圧源ＶＤＤに径路を作
る。ここでも、トランジスタ２６６上の１−ビットがビ
ット回線２５５を低くし、０−ビットが回線２５５を高
くする。その結果、クロックサイクルＰＨＩ２の間、レ
ジスタＡのビット回線２５５の状態は合計出力信号の逆
であり、あのレジスタのセルのトランジスタ２６３上に
書き込まれた信号になる。

【０１２９】フラグコントローラ２９０図９に示すよう
に、フラグコントローラ２９０は、８個の１−ビットＤ
−タイプフリップ−フロップ２９２，１６から２を取り
出すセレクタ２９４及びいくつかの論理ゲートのアレイ
である。フリップ−フロップ２９２への入力は、ＡＬＵ
２８０からキャリ出力信号、セレクタ２９４からの回線
２９８上の書き込み使用可能信号、及びＰＬＡ１６０か
らのバス１７２の８本の回線である。回線１７２はアド
レス回数であり、その各々はフリップ−フロップ２９２
の他の１つに接続され、フラグビットが書き込まれるフ
リップ−フロップを選択する。実例をあげると、フリッ
プ−フロップはそのフリップ−フロップに接続されてい
る回線上の高い信号によって選択され、低い信号は、他
の７個のフリップ−フロップに接続された他の７本の回
線上におかれる。フリップ−フロップ２９２の出力は、
セレクタ２９４に加えられる。これらのフリップ−フロ
ップのうちの１つ、グローバルフリップ−フロップの出
力は、パストランジスタ１２４′によってグローバル出
力信号回線１２４に加えられ、他のフリップ−フロップ
、ＣｏｍＥフリップ−フロップの出力は、ＮＡＮＤゲー
ト２９３に加えられ、ＮＡＮＤゲートの出力は、パスト
ランジスタ１２３′によってメッセージパケット出力信
号回線１２３に送られる。

【０１３０】セレクタ２９４への入力は１６のフラグ信
号回線２９５にもなり、そのうち８本はフリップ−フロ
ップ２９２からのもので、バス１７４，１７６の各々か
ら１６本の回線が来る。回線１７４，１７６はアドレス
回線であり、出力又はそれより先の処理のためのフラグ
シグナル回線の１つを選択する。セレクタ２９４は回線
２９６及び２９７の出力を与え、それらの回線は、それ
ぞれアドレス回線１７４及び１７６によって選択された
フラグのどちらかになる。回線２９６上のフラグはフラ
グアウト信号である。回線２９７上のフラグは、排他的
ＯＲゲート２９９によってＰＬＡ１５０からの回線１７
８上の信号と比較され、書き込み使用可能信号を回線２
９８上に作り出す。

【０１３１】セレクタ２９４は、ＲＡＭ２５０内のアレ
イ２７５，２７６に似た、各々１６のパストランジスタ
の２本のアレイによって助けられる。１６本の回線１７
４の各々が最初のアレイの１個のパストランジスタを制
御し、１６本の回線１７６の各々は、２番目のアレイの
１個のパストランジスタを制御する。パストランジスタ
の各々は、回線１７４，１７６上の適切な信号によって
使用可能にされるＡＮＤゲートを構成する。個別のフラ
グ入力は、各アレイに１個ずつ、２個の異なるパストラ
ンジスタに送られる。回線１９６上のＦＬＡＧ　　ＯＵ
Ｔ信号は、最初のアレイの１６個のパストランジスタの
出力の単なる論理ＯＲである。回線１９８上の書き込み
使用可能信号は、２番目のアレイの１６個のパストラン
ジスタの出力の論理ＯＲを回線１７８上の信号と比較す
ることによってえられる。

【０１３２】フラグの名称、アドレス及び機能を表ＩＶ
に示す。

【０１３３】

【表ＩＶ】

【０１３４】８個のフラグレジスタ２９２（アドレス０
−７）は、ＡＬＵ２８０のキャリ出力回線からのデータ
を書き込んでもよい。これらの値は、プロセッサ／メモ
リの内部動作に用いてもよい。フラググローバス及びＣ
ｏｍＥは、特別な機能を持っている。チップ上の全ての
プロセッサ／メモリからのグローバルフラグの出力は、
一緒に反転及びＯＲされ、チップ上のグローバルピン（
表ＩＩＩ　参照）に、バス１２４上に加えられる。３２
，７６８個のチップアレイ内の全てのグローバルピンの
出力は、ともにＯＲされ、回線２６上でマイクロコント
ローラ２０に加えられる。ＣｏｍＥフラグはＡＬＵ２８
０のキャリ出力を、ＣＩＵ１８０へのメッセージパケッ
ト出力信号回線１２３へ送る。チップ上の数個のプロセ
ッサ／メモリが同時に回線１２３に出力を与えると、径
路指定回路２００への回線１９６上のＣＩＵ１８０の出
力が、その時に回線１２３に出力を与えている全てのプ
ロセッサ／メモリのキャリ出力の論理和になる。

【０１３５】北，東，南及び西フラグは、北，東，南及
び西の最も近い隣接プロセッサ／メモリのキャリ出力回
線からのプロセッサ／メモリへの入力となる。同様に、
デイジーフラグは、デイジーチェーンで隣にあるプロセ
ッサ／メモリのキャリ出力回線からの入力である。通信
インタフェース装置（ＣＩＵ）１８０からのメッセージ
は、メッセージパケット入力信号回線１２２により、フ
ラグコントローラ２９０とＲＡＭ２５０への入力に送ら
れる。プロセッサ／メモリからのメッセージは、メッセ
ージパケット出力信号回線１２３上のＣＩＵ１８０に与
えられる。ゼロフラグは常にゼロ出力を提供する。

【０１３６】前述のように、プロセッサの動作には読み
出しサイクル及び書き込みサイクルが含まれる。読み出
しサイクルの間に、チップのピンＩ１８−２１上の信号
が読み出されるフラグのアドレスを特定する。これらの
信号はＰＬＡ１６０によって復号化され、１６本回線バ
ス１７４上のセレクタ２９４に送られる。書き込みサイ
クルの間に、チップのピンＩ１８−２１上の信号が、キ
ャリ出力が読み出されようとしているフラグレジスタ２
９２のアドレスを特定する。ピンＩ１８−２１上の信号
は、読み出し及び書き込みサイクルの間を変化すること
もあり、送信側と行き先フラグが違うことがある。

【０１３７】チップ上の全てのプロセッサ／メモリがア
ドレス及び出力信号バス１２１に並列に接続されている
ので、全てのプロセッサ／メモリはピンＩ０−２７から
同じ命令を受ける。しかし、各命令の実行は、コントロ
ーラ２９０のフラグの１個の状態によって条件付けされ
る。チップのピンＩ２２−２５上の信号は、実行が条件
付けされているフラグのアドレスを特定し、ピンＩ２６
上の信号が、テストがゼロのためであるか、それとも１
のためであるかどうかを特定する。これらのアドレス信
号はＰＬＡ１５０で復号化され、１６本回線バス１７６
上の１６から２とるセレクタ２９４へ送られる。ピンＩ
２６上の信号は、回線１７８上のＸＯＲゲート２９９に
送られる。ＸＯＲゲート２９９は、回線１７８上の信号
をバス１７６１６本回線の１本上の信号によって特定さ
れたアドレスのフラグと比較される。２つの信号が同じ
ものであると、書き込み使用可能信号が、書き込みサイ
クルの間に回線２９８上に発生され、これにより、読み
出しサイクルの間に決定された合計とキャリ出力とが、
ＲＡＭレジスタＡ及びバス１７２上の信号によって特定
されたフラグレジスタ２９２内に書き込まれる。

【０１３８】ＡＬＵ２８０ＡＬＵ２８０は、８から１をとる復号器２８２，合計出
力セレクタ２８４及びキャリ出力セレクタ２８６を含む
。

【０１３９】ＡＬＵ２８０は、一時に３個のビット上で
動作する。そのうちの２個はＲＡＭ２５０内のレジスタ
ＡとＢからの回線２５６，２５７上に、１個はフラグコ
ントローラ２９０からの回線２９６上にある。ＡＬＵは
、２個の出力を持ち、それらはＲＡＭ２５０のレジスタ
内に書き込まれる回線２８５上の合計、及び、フラグレ
ジスタ２９２に書き込まれ、このプロセッサ／メモリが
接続されている他のプロセッサ／メモリ３６の北，東，
南，西及びデイジーチェーンに加えられる回線２８７上
のキャリとである。レジスタＡをアドレスするピンＩ５
−８上の信号は、読み出しと書き込みの間で変化するこ
ともあり、読み出しサイクルの間に特定されたレジスタ
Ａは、書き込みサイクルの間に特定されたものとは異な
ることもある。

【０１４０】ＡＬＵは、５種の基本動作ＡＤＤ，ＯＲ，
ＡＮＤ，ＭＯＶＥ及びＳＷＡＰの変形の全てである３２
個の機能の合計及びキャリ出力を発生することが出来る
。特定の機能が、ピンＩ０，Ｉ１及びＩ２（表ＩＩＩ　
）上の信号によって選択される。基本動作は、命令語中
の適当なビットを決めることによってＡＬＵへの３つの
入力のいずれかを選択的に補充することによって修正さ
れる。これらのビットは、ピンＩ２−１４上のチップに
用いる。基本動作、チップ入力及び合計とキャリ出力の
要約を表Ｖに示す。

【０１４１】

【表Ｖ】

【０１４２】ここで、Ａ，ＢとＦはそれぞれ、レジスタ
Ａ，レジスタＢ及びフラグコントローラからの出力であ
り、Ｖは包含的ＯＲ動作、＋は排他的ＯＲ動作、出力の
組の間に記号がないものはＡＮＤ動作を表わす。上記の
表に示されるように、Ｉ２ビットは、ＭＯＶＥとＳＷＡ
Ｐ動作の区別をするために用いられる。ＭＯＶＥ機能の
合計出力とＳＷＡＰ機能の両出力は、Ａ入力からは独立
しており、結果として、レジスタＡからの入力の反転は
、これらの動作にとって意味がない。ＭＯＶＥ機能のキ
ャリ出力に対してレジスタＡの内容は反転されない。

【０１４３】単一のチップ上の３２個のプサ／メモリ内
にこの能力を持たせるために、ＰＬＡ１８０は、ＡＬＵ
への入力の全ての可能な組合わせに対してピンＩ０から
Ｉ４までの異なる命令の各々のための合計及びキャリ出
力テーブルを発生するようプログラムされている。ＡＬ
Ｕは。ＡＬＵに加えられた入力の実際の組合わせのため
適切な合計出力及びキャリ出力を選択するだけである。ＡＬＵ２８０には、３本しか入力がないので、これらの
入力上の信号の可能な組合わせは８組しかない。即ち、
０００，００１，０１０，０１１，１００，１０１，１
１０，１１１である。これら８組の組合わせに対して、
ＰＬＡ１８０は、表Ｖ中の式で特定されているように合
計出力及びキャリ出力を発生する。従って、ピンＩ０−
Ｉ４上の命令によって特定された３２個の命令の各々に
対して、ＰＬＡ１８０は、バス１６４の８本の回線上に
可能な合計出力とバス１６６の８本の回線上に可能なキ
ャリ出力信号と発生する。これら２組の信号は、それぞ
れ、チップ上の各ＡＬＵの合計出力セレクタ２８４及び
キャリ出力セレクタ２８６にあたえられる。

【０１４４】図９に示すように、これらのセレクタの各
々はパストランジスタのアレイであり、パストランジス
タの各々は、復号器２８２の出力上の適切な信号によっ
て使用可能になるＡＮＤゲートを構成する。これらの出
力のそれぞれは、出力回線に隣接する桁の数字によって
表示されるようにその入力で受けた信号の８組の可能な
組合わせの一つに相当する。それ故、回線２８５上の合
計出力及び回線２８７上のキャリ出力とは、２個の信号
となり、１個は回線１６２の１本上にあり、他の１個は
回線１６４上にあり、復号器２７２への入力の特定の組
合わせのために表Ｖの式で定義された出力である。

【０１４５】例えば、ＡＮＤ機能を考えてみると、表Ｖ
に特定されているように、この機能のための合計出力と
キャリ出力は、復号器２８２への少なくとも１個の出力
が０−ビットの時は０−ビットであり、出力は、復号器
２８２への入力全てが１−ビットの時のみ１−ビットに
なる。復号器２８２への入力の８組の可能な組合わせの
うちの１組のみが全て１−ビットなので、８本の回線１
６２のうちの１本のみ、そしてＰＬＡ１８０からＡＬＵ
２８０への８本の回線のうちの１本のみが、ＡＮＤ機能
がピンＩ０上の１−ビット及びＩ１上の０−ビットによ
って特定された時に１−ビットを出す。従って、セレク
タ２８４及び２８６内のゲートによって送られる信号は
、復号器２８２への全ての入力が１−ビットの時以外は
０−ビットである。

【０１４６】ピンＩ０−１４上に特定された３２個の機
能のための回線１６２及び１６４上の出力回線の完全な
表が表ＶＩに示される。

【０１４７】

【表ＶＩ】

【０１４８】これらの３２機能、及びＲＡＭレジスタ１
５とフラグコントローラ双方のゼロのソースは、下記の
動作の全てを実行することが出来る。

【０１４９】整列したフィールドの加算または減算、定
数の加算又は減算、フラグレジスタ及び／またはレジス
タＡへの出力を持つ２つのレジスタのブール（または論
理）機能の計算、フラグレジスタ及び／またはレジスタ
Ａへの出力を持つレジスタＡ及びフラグのブール機能の
計算、１つのＲＡＭレジスタから他へ、レジスタからフ
ラグレジスタへ、または、フラグレジスタからＲＡＭレ
ジスタへの移動、レジスタの桁移動または置換、整列し
たフィールドを比較して１つが他と等しいか、他より大
きいか、あるいはまた、小さいかということの決定、フ
ィールを定数と比較して一方が他と等しいか、他より大
きいか、または小さいかということの決定、均等性を求
めるため、一時に２ビットの定数を持つ欄の比較。

【０１５０】例えば、レジスタＡ及びＢの内容を加算す
るためには、レジスタＡ及びＢを識別するピンＩ５−Ｉ
８，Ｉ９−Ｉ１２上の信号、及び、ＡＤＤ命令が実行さ
れるレジスタ内の列を識別するピンＩ１３−Ｉ１７上の
信号とともに、ＡＤＤ命令０００００を、チップパッケ
ージ１００のピンＩ０−Ｉ４へ３２回与える。その上、
ピンＩ１８−Ｉ２１上の信号は、各ＡＤＤ動作への第３
の入力とキャリ出力が書き込まれるフラグレジスタを構
成するフラグを識別する。ピンＩ２２−Ｉ２５上の信号
は書き込み段階が条件付けられようとするフラグを特定
し、ピンＩ２６上の信号が、テストの条件を特定する。３２個の命令の実行過程を通じて、ＡＤＤ命令及びレジ
スタＡ及びＢの識別が一定なので、ピンＩ０からＩ１２
上の信号は同じままである。ピンＩ１３−Ｉ１７上の信
号によって示される列数は、ＡＤＤ命令が実行される度
に１つずつ増加し、レジスタＡ及びＢ内の異なる組のビ
ットを呼び出す。ＡＤＤ命令を最初に実行するには、読
み出しサイクルの間にピンＩ１８−Ｉ２１上の信号は１
１１１となり、ゼロフラグをアドレス指定し、それによ
ってキャリ入力をゼロで初期値を設定する。ＡＤＤ動作
の残りの３２回の実行の最初の書き込みサイクル及び読
み出し書き込みサイクルのために、ピンＩ１８−Ｉ２１
上の信号が、フラグレジスタ２９２のうちの１つをアド
レス指定し、キャリ出力がそこに記憶され、そこから読
み出されるようにする。回線２８５上の合計出力は、レ
ジスタＡ内に書きもどされる。

【０１５１】減算は、減数であるレジスタ入力の相補を
伴うＡＤＤ命令によって実行される。乗算及び除算は、
種々な加算及び減算算法を用いて実行することができる
。

【０１５２】ブール機能は、同じような方式で、一度に
１列ずつ実行される。ＡＮＤ及びＯＲ機能の場合は、結
果は合計出力を経てレジスタＡに与えられる。結果は、
キャリ出力を経てフラグレジスタにも与えてもよい。排
他的ＯＲ（ＸＯＲ）機能は、フラグがＡおよびＢ入力の
いずれかの組が同じではないかどうかを記録するために
用いられるＭＯＶＥ機能のキャリ出力によって与えられ
る。ＮＡＮＤ及びＮＯＲ機能は、全ての入力が相補され
た時、それぞれ、ＯＲ機能及びＡＮＤ機能から、周知の
論理式に従って与えられる。レジスタ転送動作も、一度
に１例ずつ、レジスタＢと指示されたレジスタの内容を
、レジスタＡと指示されたレジスタへ転送するＭＯＶＥ
機能を用いて、同様に行なわれる。

【０１５３】データ桁移動動作は、ＳＷＡＰ機能及びフ
ラグレジスタを用いて行なわれる。桁移動されるデータ
の各ビットは、先ず、レジスタＢと指示されたＲＡＭレ
ジスタ内のその列から読み出され、指示されたフラグレ
ジスタに記憶される。次のＳＷＡＰ命令の実行に際して
、フラグレジスタ内のデータビットは、ＲＡＭレジスタ
内の隣接する列内に書き込まれ、ＲＡＭレジスタＢ内の
その列中のデータビットは、フラグレジスタに書き込ま
れる。桁移動の方向は、ＲＡＭレジスタＢ内のデータが
最も有意性の少ないビットから最も有意性のあるビット
へ、あるいはその逆にアドレス指定されたかどうかによ
って決まる。

【０１５４】ＳＷＡＰ機能は、レジスタＢからキャリ出
力回線へデータを与え、北，東，南，西またはデイジー
チェーンのいずれかからレジスタＢへデータを書き込む
ことによって、データが１つのプロセッサから他へ送ら
れるようにもする。

【０１５５】比較演算の実現のための算法は、この技術
に通じた人々にとっては前述の説明で明らかであろう。例えば、２ビット間の違いは、それらを合計しキャリを
無視することによって識別出来る。その場合の合計が０
−ビットならば、違いはない。１−ビットであれば、違
いがある。プロセッサ／メモリによる異なる命令の各々
を実行することからくるキャリ出力は、チップ上の最も
近い隣接プロセッサ／メモリの北，東，南及び西入力へ
の回線２８７上で使用可能である。これはデイジーチェ
ーン内の次のプロセッサ／メモリのデイジー入力にも使
用出来る。これら隣接するプロセッサ／メモリへの入力
を経て、キャリ出力は、チップ上の他の離れているプロ
セッサ／メモリにも使用可能にさせることも出来る。

【０１５６】ＮＡＮＤゲート２９３が動作可能になると
、キャリ出力は、通信インタフェース装置１８０及び径
路指定回路２００へのメッセージパケット出力信号回線
１２３へも使用出来るようになる。この手段によりキャ
リ出力はメッセージパケット内で、アレイ３０中の他の
どのプロセッサ／メモリにも送達される。

【０１５７】ＰＬＡ１６０，ＲＡＭ２５０，ＡＬＵ２８
０及びフラグコントローラ２９０についての前述の説明
から、ここに説明されたコンピュータシステムの並行処
理能力を利用したあらゆる種類のコンピュータプログラ
ムを案出することが可能であろう。これらの処理動作は
、通常は、処理されているデータに適するよう選んだ基
本的クロックサイクルＰＨＩ１の持続時間を持つ処理サ
イクルで実行される。アレイ３０の異なるプロセッサ／
メモリ３６内の相互作用を改善するには、個々のプロセ
ッサ／メモリが径路指定回路２００を通じて互いに通信
することも出来る。このような径路指定について討議す
る前回路に、ＣＩＵ１８０及び径路指定回路２００の動
作の理解が望ましい。

【０１５８】Ｄ．通信インタフェース装置の説明図８及
び図１１に示すように、ＣＩＵ１８０は否定回路１８１
，ラッチ１８２，タップされたシフトレジスタ１８４，
第１及び第２セレクタ１８６，１８８，及び第１と第２
パリティ論理回路１９０，１９２を含み、これらの要素
の各々は、各図中に同じ番号で識別されている。図１１に示すように、ラッチ１８２は第１と第２のＤ−
型フリップ−フロップ３１２，３１４から形、シフトレ
ジスタ１８４は７３ビットのシフトレジスタで、入力端
子に続く、１６番と１７番のシフト位置の間に、入力端
子、出力端子及び出力タップを持つ。第１のセレクタ１
８６は、５個のゲート３２０，３２２，３２４，３２６
，３２８及びＮＯＲゲート３３０を含む。そして第１の
パリティ論理１９０は、第１と第２のＤ−型フリップ−
フロップ３３２，３３４、及びＮＯＲゲート３３６，３
３８から成る。これらの要素は、チップ上のプロセッサ
／メモリからの回線１２３上のメッセージパケットを受
け取り、それらを、下記のいくつかのタイミング及びデ
ータ処理動作の後に径路指定回路２００に送信する。第２のセレクタ１８８は、否定回路３４０、４個のＡＮ
Ｄゲート３４２，３４４，３４６，３４８及びＮＯＲゲ
ート３５２を含む。そして、第２のパリティ論理は、Ｄ
−型フリップ−フロップ３５６及びＮＯＲゲート３５８
を含む。これらの要素は、径路指定回路２００からメッ
セージパケットのビットを受け取り、同様に下記に述べ
るいくつかのタイミング及びデータ処理動作の後で、チ
ップ上のプロセッサ／メモリのうちの１つに伝送する。

【０１５９】メッセージパケットが径路指定回路２００
に伝送される時は。ＣＩＵ１８０では、径路指定サイク
ル中の指示された時点でプロセッサ／メモリから下記の
情報を、否定回路１８１への入力で受け取る用意がある
。

【０１６０】クロックサイクル　　　　　　　　　　　　　　　　　
　　　情　　　　報　　　　５３　　　　　　　　　　
　　　　　　　　メッセージパケットが送られてくるＩ
Ｃの絶対アド　　　　　　　　　　　　　　　　　　　
　　　　　　　レスのためのパリティビット　　　　５
４　　　　　　　　　　　　　　　　　　メッセージパ
ケットが次のサイクルへ送信される場　　　　　　　　
　　　　　　　　　　　　　　　　　　合、１−ビット
　　　　５５−８６　　　　　　　　　　　　つぎのサ
イクルへ送信されるメッセージパケットの　　　　　　
　　　　　　　　　　　　　　　　　　　　データ　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　８７　　　　　　
　　　　　　　　　　　　メッセージパケットのための
パリティビット　　　　０−１４　　　　　　　　　　
　　　　メッセージパケットが送信されるＩＣアドレス
　　　　１５−１９　　　　　　　　　　　　メッセー
ジパケットが伝送されるＩＣ中のプロセッ　　　　　　
　　　　　　　　　　　　　　　　　　　　サ／メモリ
のアドレス　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　２０−２３　　　　　　　　　　
　　メッセージパケットが伝送されるＩＣのプロセッサ
　　　　　　　　　　　　　　　　　　　　　　　　　
　／メモリ内のレジスタのアドレスこれらの信号の全て
は、シフトレジスタ１８４に与えられ、レジスタからセ
レクタ１８６へシフトされる。しかし、これらの信号の
あるものは、ラッチ１８２，セレクタ１８６及びパリテ
ィ論理１９０にも与えられる。

【０１６１】径路指定回路２００は、メッセージパケッ
トが送られる径路指定サイクルの最初のクロックサイク
ルで始まる回線１９４上の低い信号を受け取ることにな
っている。径路指定回路２００は、指定された基本クロ
ックサイクルで回線１９６上に下記の情報も受け取るこ
とになっている。

【０１６２】クロックサイクル　　　　　　　　　　　　　　　　　
　　　情　　　　報　　　　０−１４　　　　　　　　
　　　　　　メッセージパケットがあるとき、メッセー
ジパケッ　　　　　　　　　　　　　　　　　　　　　
　　　　　トの転送先のＩＣアドレス１５　　　　　　
　　　　　　　　　　　　送信すべきメッセージパケッ
トがあるとき、１−ビット１６−３０　　　　　　　　　　　　メッセージパケッ
トが送信されるべきＩＣアドレスの複製３１−３５　　　　　　　　　　　　メッセージパケッ
トが送信されるべきＩＣ中のプロセッサ／メモリのアド
レス３６−３９　　　　　　　　　　　　メッセージパケッ
トが送信されるべきＩＣプロセッサ／メモリ内のレジス
タのアドレス４０−７１　　　　　　　　　　　　メッセージパケッ
トのデータ７２　　　　　　　　　　　　　　　　　　
パリティビットこのメッセージパケットの様式は図５に
描かれている。回線割り当て装置２０５によって導入される１５クロッ
クサイクルにもなる時間の遅れのために、メッセージパ
ケットが完全に処理され、１個又はそれ以上の径路指定
回路によって伝達されるには、少なくとも合計８８クロ
ックサイクルを要する。従って、径路指定サイクルの長
さは、図１２に示すように８８本の基本クロックサイク
ルになる。

【０１６３】ＣＩＵ１８０から径路指定回路２００への
信号の流れを制御するには、タイミング発生器１４０が
、図１２に示すタイミング信号を発生する。回線１２３
上にＣＩＵ１８０が受け取ったメッセージパケットは図
１２の上部近くの２本の線内に描かれている。メッセー
ジパケットに関連するＣＩＵ１８０で受け取られた最初
のビットは、クロックサイクル５３で受け取られたパリ
ティビットである。このパリティビットは、信号ＴＯＣ
ＩＵ−ＰＡＲＩＴＹ−ｉｎが、クロックサイクル５３の
間に、フリップ−フロップ３３２のセット端子に与えら
れた時に、このフリップ−フロップ内にセットされる。このビットは、送信側ＩＣの絶対値中のアドレスパリテ
ィである。フリップ−フロップ３３４及びＸＯＲゲート３３６は、
クロックサイクル１５での様式ビットで始まり、クロッ
クサイクル７２のメッセージの終りまで続くメッセージ
パケットのパリティを計算する。このパリティビット及
びフリップ−フロップ３３２内に記憶されたビットは、
それからＸＯＲゲート３３８によって比較され、その結
果のビットはセレクタ１８６へ送られ、そこで反転され
径路指定回路２００に送り出される。

【０１６４】パリティビットは、メッセージパケットが
その行き先に径路指定されるにつれて相対アドレス中に
出来る変化を償うためにこの方式で計算される。メッセ
ージパケットの相対アドレスは、メッセージパケットが
、信号回線１２３へプロセッサ／メモリから読み出され
る時に計算される。そして、この相対アドレスのコピー
１個を含めてメッセージパケット用のパリティビットは
、フリップ−フロップ３３４及びＸＯＲゲート３３６に
よって計算される。相対アドレスが、１−ビットの奇数
を持っていると、このメッセージパケット用のパリティ
ビットは、メッセージパケットがその行き先で受け取ら
れた時に間違っているであろう。これを補正するために
、もし送信側のＩＣアドレスのためのパリティビットが
１−ビットならば、ＣＩＵ１８０がＸＯＲゲート内の計
算されたパリティビットを変える。行き先では、ＣＩＵ
１８０が、受け取ったメッセージパケットのパリティビ
ットを再度計算し、メッセージパケットで受け取ったパ
リティビットが１−ビットならば、それを変える。最後
に、結果として出たパリティは、行き先ＩＣのアドレス
とパリティビットと比較される。これら２個のビットが
同じならば、パリティエラーはなかったことが分かるは
ずである。

【０１６５】クロックサイクル５４の間に、メッセージ
パケットを次の径路指定サイクルに送信しなければなら
ない時は、ＣＩＵ１８０に１−ビット与えられる。この
ビットは、否定回路１８１によって反転させられ、信号
ＴＯＣＩＵ−ＭＰ−ｉｎが、クロックサイクル５４の間
にこのフリップ−フロップのセット端子に伝えられた時
に、フリップ−フロップ３１２内にセットされる。その
結果、メッセージパケットが送信されなければならない
と、フリップ−フロップ３１２のＱ出力端子は、クロッ
クサイクル５４につれて低くなる。クロックサイクル５
５から８６の間に、メッセージデータは、シフトレジス
タ１８４の入力端子に入れられ、それを通ってシフトさ
れる。レジスタは７３ビットの長さなので、メッセージ
データは、次の径路指定サイクルのクロックサイクル４
０の間にシフトレジスタの出力に現われはじめる。クロ
ックサイクル８７の間、フリップ−フロップ３１２のＱ
端子の出力信号は、信号ＴＬＡＳＴがフリップ−フロッ
プ３１４のセット端子に入った時に、フリップ−フロッ
プ３１４内にセットされる。その結果、メッセージが送
られる時は、径路指定サイクルの始まる前から、Ｑ端子
には低い信号が、そして、フリップ−フロップ３１４の
Ｑ端子には高い信号が存在する。図１１に示すように、
フリップ−フロップ３１４のＱ端子は、ＡＮＤゲート３
２８への１つの入力に接続され、Ｑ端子は回線１９４に
接続される。従って、もしメッセージが送られるとすると、回線１９
４上の信号は図１２に示すようになる。

【０１６６】クロックサイクル０−１４の間、メッセー
ジパケットの行き先のＩＣアドレスが、シフトレジスタ
１８４及びＡＮＤゲート３２６への回線１２３に送られ
る。これらのクロックサイクルの間、ＡＮＤゲート３２
６は信号ＴＯＣＩＵ−Ａｄｄによって動作可能になり、
そのためＩＣアドレスは、ＮＯＲゲート３３０を通って
径路指定回路２００への回線１９６へ送られる。クロッ
クサイクル１５の間に、ＡＮＤゲートは信号ＴＯＣＩＵ
−ＭＰ−ｏｕｔ　′によって使用可能になり、フリップ
−フロップ３１４のＱ端子からＮＯＲゲート３３０及び
回線１９６へ信号を送る。メッセージを送ろうとすると
、Ｑ端子の信号は低い信号であるがそれがＮＯＲゲート
３３０によって反転され、メッセージパケットの様式ビ
ットのための高い信号を発生する。

【０１６７】クロックサイクル１５−１９の間では、行
き先ＩＣ内の特定のプロセッサ／メモリのアドレスがＣ
ＩＵ１８０に送られ、シフトレジスタ１８４にシフトさ
れ、クロックサイクル２０−２３の間に、行き先プロセ
ッサ／メモリ内のレジスタのアドレスが、シフトレジス
タにシフトされる。

【０１６８】クロックサイクル１６−３９の間に、ＡＮ
Ｄゲート３２２が、信号ＴＯＣＩＵ−ＴＡＰによって動
作可能になる。これらのクロックサイクルの間、行き先
ＩＣアドレスの１５ビット、プロセッサ／メモリアドレ
スの５ビット及びレジスタアドレスの４ビットが、１６
番目と１７番目のシフト位置の間に連続して現われ、Ａ
ＮＤゲート３２２及びＮＯＲゲート３３０によって回線
１９６へ送られる。

【０１６９】クロックサイクル４０−７１の間では、前
回の径路指定サイクルの間にシフトレジスタ１８４内に
挿入されたメッセージデータが、シフトレジスタの出力
端子から現われはじめる。これらのクロックサイクルの
間、ＡＮＤゲート３２４は信号ＴＯＣＩＵ−ＤＡＴＡ　
によって動作可能になり、メッセージデータはＮＯＲゲ
ート３３０を通って径路指定回路２００への回線１９６
へ送られる。ゲート３２４は、どのクロックサイクルの
間にも動作可能にされないので、前回のサイクルのクロ
ックサイクルの５５−８６の他の時にシフトレジスタ１
８４に送られたデータは、いずれも否定される。

【０１７０】最後に、クロックサイクル７２の間は、Ａ
ＮＤゲート３２０は信号ＴＯＣＩＵ−ＰＡＲＩＴＹ　に
よって動作可能になり、パリティビットはＮＯＲゲート
３３０を通って径路指定回路２００への回線１９６へ送
られる。結果として、径路指定サイクルの間の回線１９
６上の信号は図１２に示すようになる。

【０１７１】メッセージパケットが径路指定回路２００
から受け取られると、回線１９７上の信号はクロックサ
イクル４５間に低くなり、次の径路指定サイクルが始ま
るまで低いままでいる。加えて、ＣＩＵ１８０は、表示
された基本クロックサイクルで回線１９８上の径路指定
回路２００から下記の情報を受け取ることになる。

【０１７２】クロックサイクル　　　　　　　　　　　　　　　　　
　　　情　　　　報　　　　４６−５０　　　　　　　
　　　　　入ってくるメッセージパケットが送られて行
くプロ　　　　　　　　　　　　　　　　　　　　　　
　　　　セッサ／メモリのアドレス　　　　５１−５４
　　　　　　　　　　　　入ってくるメッセージパケッ
トが送られて行くプロ　　　　　　　　　　　　　　　
　　　　　　　　　　　セッサ／メモリ内のレジスタの
アドレス　　　　５５−８６　　　　　　　　　　　　
入ってくるメッセージパケットのデータ　　　　８７　
　　　　　　　　　　　　　　　　　メッセージパケッ
ト用のパリティビット回線１９９上の信号は径路指定サ
イクルの終りに低くなり、回線１９４上の信号が代わる
まで低いままでいる。

【０１７３】入ってくるメッセージパケットがＣＩＵ１
８０で受け取られている時に、ＣＩＵは表示されている
基本クロックサイクルでメッセージデータ入力信号回線
１２２へ下記の信号を送る。

【０１７４】クロックサイクル　　　　　　　　　　　　　　　　　
　　　情　　　　報　　　　０−４４　　　　　　　　
　　　　　　ＣＩＵ１８０からのメッセージパケットが
径路指定　　　　　　　　　　　　　　　　　　　　　
　　　　　回路２００によって受け取られ送り出される
場合の　　　　　　　　　　　　　　　　　　　　　　
　　　　１−ビット　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　４
５　　　　　　　　　　　　　　　　　　入ってくるメ
ッセージパケットが送られて行くプロ　　　　　　　　
　　　　　　　　　　　　　　　　　　セッサ／メモリ
へ送達される場合の１−ビット　　　　４６−５０　　
　　　　　　　　　　入ってくるメッセージパケットが
送られて行くプロ　　　　　　　　　　　　　　　　　
　　　　　　　　　セッサ／メモリのアドレス　　　　
５１−５４　　　　　　　　　　　　入ってくるメッセ
ージパケットが送られて行くプロ　　　　　　　　　　
　　　　　　　　　　　　　　　　セッサ／メモリ内の
レジスタのアドレス　　　　５５−８６　　　　　　　
　　　　　入ってくるメッセージパケットのデータ　　
　　８７　　　　　　　　　　　　　　　　　　メッセ
ージパケット用のパリティビットこの信号の流れを制御
するには、タイミング発生器１４０も図１３に示されて
いる信号を発生する。ＣＩＵ１８０からのメッセージパ
ケットが径路指定回路２００によって受け取られ送り出
されている場合は、回線１９９上の信号は、径路指定サ
イクルの初めから低い。クロックサイクル０−４４の間
にＡＮＤゲート３４６は信号ＴＩＣＩＵ−ＭＷＩＮ　に
よって動作可能になり、この信号をＮＯＲゲート３５２
へ通し、そこで半減されて信号回路１２２へ１−ビット
として送られる。

【０１７５】入ってくるメッセージパケットがあるとい
う事実は、回線１９７上の信号が、クロックサイクル４
５の間に低くなる時に、確実なものになる。この信号は
、クロックサイクル４５の間に信号ＴＩＣＩＵ−ＭＰ−
ｉｎによって動作可能にされているＡＮＤゲート３４２
に送られる。その結果、低い信号がＮＯＲゲート３５２
を通って送られ、クロックサイクル４５の間に、メッセ
ージゲート入力回線１２２上に高い信号を加える。

【０１７６】クロックサイクル４６−５０の間に、セレ
クタ１８８は入ってくるメッセージパケットが送られて
行くプロセッサ／メモリのアドレスを回線１９８上に受
け取る。この信号は、否定回路３４０によって反転され
、クロックサイクル４６から８６の間に信号ＴＩＣＩＵ
−Ｍ−ｉｎ　によって動作可能となっているＡＮＤゲー
トに送られる。その結果、プロセッサ／メモリのアドレ
スはＮＯＲゲート３５２を経て信号回線１２２に通され
る。

【０１７７】同じような方式で、クロックサイクル５１
−５４及び５５−８６の間に、セレクタ１８８は回線１
９８上に入ってくるメッセージパケットが送られている
レジスタアドレスとメッセージパケットのデータを受け
取る。これらの信号も否定回路３４０によって反転され
、ＡＮＤゲート３４８及びＮＯＲゲート３５２を通って
プロセッサ／メモリ３６への信号回線１２２へ通される
。回線１９８上に受け取られる信号も、受け取られたメ
ッセージパケットのパリティビットの計算のためにＸＯ
Ｒゲート３５８及びフリップ−フロップ３５６へ送られ
る。

【０１７８】クロックサイクル８７の間に、メッセージ
パケットのパリティビットは、回線１９８上に受け取ら
れる。それは計算されたパリティビットとＸＯＲゲート
３５８で比較され、結果として出たパリティビットがＡ
ＮＤゲート３４４に与えられる。クロックサイクル８７
の間に、ＡＮＤゲート３４４が動作可能になり、パリテ
ィビットがＮＯＲゲート３５２を経てメッセージデータ
入力信号回線１２２に与えられる。

【０１７９】その結果、径路指定サイクルの間にプロセ
ッサ／メモリに送られる信号は図１３に示す通りである
。

【０１８０】Ｅ．径路指定回路の説明序論図８に示すように、径路指定回路２００は回路割り当て
装置２０５，メッセージ検出器２１０，バッファ及びア
ドレス復元器２１５，及びメッセージ注入器２２０を含
む。回線割り当て装置２０５は、実質的には同一の径路
指定論理セルの１５×１５のアレイを含む。このアレイ
の各列が、ブール１５−立方体の１次元中のメッセージ
パケットの出力を制御する。このアレイの各行は、径路
指定回路２００中の１メッセージパケットの記憶を制御
する。９個のそのような径路指定セル４００が図１４に
描かれているが、左側の列中の３個は、第１次元に関連
し、中間の列の３個は第２次元と関連し、右側の列中の
３個は、第１５次元と関連している。セルの各列は、そ
の次元に関連する出力回線３９に接続する出力バス４１
０を持つ。行については、下の３個がアレイ内で最も低
いセルで、入力回線３８から入力を受ける。上部３個の
セルがアレイ内の最上部のセルである。中間の３個のセ
ルは、底低部と上部の間のどのセルの代理をするもので
あるが、図示されているように、最下行に接続されてい
る。

【０１８１】同じく図１４に示されているのは、３個の
処理及び記憶手段４２０で、回線割り当て器２０５中の
対応する３行のセルからのメッセージを処理し記憶する
径路指定回路２００のメッセージ検出器２１０バッファ
及びアドレス復元器２１５及びメッセージ注入器２２０
の部分を表わしている。１２個の似たような処理及び記
憶手段（図示されず）が、他の行からのメッセージを処
理し記憶するために使用される。手段４２０は、図１８
においてより詳細に説明される。

【０１８２】径路指定において何の矛盾もおきなければ
、メッセージパケットは、第１次元の径路指定セルへの
入力から、プロセッサ／メモリ内のレジスタへ径路指定
され、プロセッサ／メモリへは、８８個の基本クロック
信号の１回のメッセージサイクルの間にアドレス指定さ
れる。径路指定に矛盾があると、メッセージパケットは
、１ケ所又はそれ以上の中間地点で径路指定回路の処理
及び記憶手段内に一時的に記憶され、このメッセージパ
ケットをその行き先へ径路指定するには、１つ以上の径
路指定サイクルが必要となる。

【０１８３】図１４は、各径路指定セル４００の入力及
び出力端子の便利な概略図になっている。下の行に沿っ
ている３個のセル４００が示すように、ブール１５−立
方体の違う次元からのメッセージパケットは、ＮＡＮＤ
ゲート４０５に送られる。これらのゲートは、リセット
状態の間でなければいつでも動作可能である。各ＮＡＮ
Ｄゲート４０５の出力は、反転されたメッセージパケッ
トであるが、最下行のセル４００の１個の入力端子Ｌｉ
ｎに送られる。端子Ｌｉｎにメッセージパケットが存在
することを表示する信号も、同じセルの入力端子ＬＰｉ
ｎに送られる。下段の各セルのために、このメッセージ
の存在する信号は接地され、このことは、セルで受け取
ったメッセージパケットをさらに処理するために、下行
の隣の列中のセルを条件付けする効果を持つ。後に明ら
かになるが、セルへの入力にメッセージパケットの存在
を示すこのようなメッセージの存在する信号が、径路指
定回路２００全体に用いられ、メッセージパケットのた
めの回路２００を通るデータ径路を確立する。

【０１８４】回路３８の１本から受け取られたメッセー
ジパケットは、端子Ｍ−ＯＵＴから１つの列内の最下部
のセル４００外へ径路指定され、そのすぐ右の列内のセ
ル４００の端子Ｍ−ＩＮに印加される。同時に、メッセ
ージの存在する信号は、端子ＭＰ−ＯＵＴからすぐ右の
セルの端子ＭＰ−ＩＮへ径路指定される。

【０１８５】いずれかのセル４００のＭ−ＩＮ端子で受
け取られる信号は、他にどんな信号がそのネットワーク
中にあるかによってＢＵＳ端子、Ｕｏｕｔ端子又はＭ−
ＯＵＴ端子のいずれか１つの上にあるセルの外へ径路指
定してもよい。１つの列中の全てのセル４００のＢＵＳ
端子は、共通の出力バス４１０に接続され、共通出力バ
ス４１０はＸＯＲゲート４１５を経て、ブールｎ−立方
体のその次元中の最も近い隣接セルへの出力回線３９に
接続される。ＸＯＲゲート４１５への他の入力は、タイ
ミング信号ｔ−ＩＮＶ−ＯＵＴｎ　であり、ここのｎは
次元の数である。このタイミング信号は、メッセージパ
ケット内の複製アドレス内の適切なアドレスビットを相
補し、メッセージパケットがブール１５−立方体を通っ
て移動するにつれ、このアドレスを更新する。

【０１８６】Ｕｏｕｔ　端子からセルを出るメッセージ
は、列内でそのすぐ上方にあるセルのＬｉｎ端子に送ら
れ、Ｌｉｎ端子に受け取られる信号と同じ方式でそのセ
ルによって処理される。メッセージのある信号は、同じ
方式で、ＵＰｏｕｔ　端子から、すぐその上方のＬＰｉ
ｎ端子へ転送される。

【０１８７】各列のセル４００内の回路系は、各列（ま
たは次元）の出力バス上で、上部に最も近い行内を循環
している次元にアドレスされたメッセージを置き、全て
の行を上部の行に向かって詰めるように設計されている
。この目的のために、制御信号グラント（Ｇ）及びオー
ルフル（ＡＦ）が各列に用意され、列の個々のセルに、
同じ列内でそれらの上方にあるセルの状態を知らせる。特に、グラント（Ｇ）信号は、各列又は次元の出力バス
４１０へのアクセスを、Ｇｉｎ及びＧｏｕｔ　端子を通
ってセルの各列へ送られる信号によって制御する。この
信号を伝播する回路系は、その次元へアドレス指定され
ている各列の最上部のメッセージパケットへバスアクセ
スを与え、その桁の下方のセルのいずれかにあるメッセ
ージが、出力バスの上に径路指定されるのを防ぐ。オー
ルフル（ＡＦ）信号は、あるセル４００から同じ桁内の
すぐ上のセルへのメッセージの転送を、ＡＦｏｕｔ　及
びＡＦｉｎ端子を通じて各セルへ、列内の上方にある各
セル内にメッセージがあるかどうかを知らせることによ
って制御する。上部のいずれかのセルが空であると、下
方の各セル内のメッセージが、列内の１セル上へ移動す
る。

【０１８８】セル内にあるフリップ−フロップの動作は
、タイミング信号ｔ＝ＣＯＬｎ　によって制御される。このｎは次元の数である。一方、他のフリップ−フロッ
プは、基本クロック信号ＰＨＩ１によってクロックされ
る。下記の説明から明らかになるように、各列内の径路
指定セルは、アレイ３０内の全ての径路指定回路の同じ
列内の他の回路指定セルと同期して動作する。

【０１８９】頂上の行のセルには、ＡＦｉｎ端子への入
力が常に高い。これらのセルにとって、Ｇｉｎ端子への
入力信号は、リセット信号の補数であり、それ故に、リ
セットの間以外は高くなる。その結果、列内の上部セル
中のメッセージパケットは、その次元向けにアドレス指
定されていれば、通常は出力バス４２０への呼び出しを
持っている。しかし、もし出力回線３９が故障するよう
なことがあると、その回線に関連する次元の上部セルの
Ｇｉｎ端子に低い信号を送ることにより、相互接続され
ている１５−立方体のネットワークからこの回線を取り
除くことが出来る。セル４００の下行では、Ｇｏｕｔ　
端子からのグラント信号が、出力バスに接地を与えるこ
との出来るパストランジスタ４２５を制御するために用
いられる。特に、その出力回線上に送り出されるメッセージがない
場合は、０−ビットが、その次元の出力回線に書き込ま
れる。

【０１９０】回線割り当て装置２０５回線割り当て装置２０５の論理回路系の詳細が図１５に
示されている。この図は、例示的に最下部の２行及び第
１と第２の次元に関連する列内にあげた４個のセルを示
す。回路は、下記に説明されるように、ＯＲゲート４８
０を除いて、ほぼ同じである。各回路は、図１４に関し
て説明したように、入力回線又は端子Ｌｉｎ、ＬＰｉｎ
、Ｍ−ＩＮ及びＭＰ−ＩＮを持つ。各回路は出力回線又
は端子Ｕｏｕｔ、ＵＰｏｕｔ　、バス、Ｍ−ＯＵＴ及び
ＭＰ−ＯＵＴを持つ。制御信号は、端子Ｇｉｎ及びＡＦ
ｉｎで各セルに与えられ、最下部のセルを除いて、これ
らの制御信号は、端子Ｇｏｕｔ　、及びＡＦｏｕｔ　を
経て列内の、次に下方のセルへ送られる。

【０１９１】論理回路系は、２個のＮＡＮＤゲート４５
０及び４５２、端子Ｍ−ＯＵＴ及びＭＰ−ＯＵＴへの出
力信号の選択を制御する４個のＡＮＤゲート４６０，４
６２，４６４及び４６６、ＮＡＮＤゲート４７０及び、
ＡＮＤゲート４６０及び４６４の組、またはＡＮＤゲー
ト４６２及び４６６の組のどちらかを動作可能にする否
定回路４７２、ＡＮＤゲート４６０と４６２の出力を結
合させるＮＯＲゲート４６７、そして、ＡＮＤゲート４
６４と４６６の出力を結合させるＮＯＲゲート４７８と
を含む。否定回路４７２の出力は、端子ＡＦｏｕｔ　に
よって、列内の、次に下方のセルに与えられ、Ｍ−ＩＮ
とＭＰ−ＩＮ回線からＵｏｕｔ　とＵＰｏｕｔ　回線へ
の信号の桁移動を制御するオールフル（ＡＦ）信号でも
ある。さらに、最下行のセルは、その入力がＡＦｉｎと
Ｍ−ＩＮ端子に接続されているＯＲゲート４８０を含む
。各セルは、３個のＤ−型フリップ−フロップ４９０，
４９２及び４９４、バス駆動５００そして、バス駆動と
グラント信号を制御するための論理回路５０２も持つ。

【０１９２】フリップ−フロップ４９０は、列クロック
信号ｔ−ＣＯＬｎを受け取るとメッセージパケットの先
頭ビットを記録し、８８個の基本クロックサイクルあと
で次の列クロック信号を受け取るまで、この信号を保持
する。先頭ビットが１−ビットの場合、および、出力バ
ス４１０が、列内でより高いセルにグラントされていな
い場合には、論理回路５０２はバス駆動に低い信号を送
る。バス駆動５００への回線上の低い出力は、バス駆動
を動作可能にし、ＮＡＮＤゲート４５０，４５２及び４
７０を動作不可能にする。その結果、入力端子Ｍ−ＩＮ
上のメッセージはバス４１０上を、その列又は次元に関
連する出力回線３９へ径路指定される。ＮＡＮＤゲート
４７０が動作不可能な時は、その出力は高く、ＡＮＤゲ
ート４６２，４６６を動作可能にし、否定回路４７２か
らの出力を低くさせ、それによってＡＮＤゲート４６０
，４６４を動作不可能にする。その結果、次に下方のセ
ルに送られたオールフル（ＡＦ）信号は低く、列内の上
に空のセルがあるということをそのセルに知らせ、ＡＮ
Ｄゲート４６２，４６６は動作可能になって入力端子Ｌ
ｉｎとＬＰｉｎで受け取った信号を通すようになる。

【０１９３】メッセージパケットの先頭ビットが０−ビ
ットである場合、または、径路指定セルのＭ−ＩＮ端子
にメッセージパケットがない場合には、バス駆動５００
への論理回路５０２の出力は高くなる。バス駆動への高
い信号は、ＮＡＮＤゲート４５０，４５２及び４７０に
も送られ、ゲート４５０及び４５２を動作可能にする。端子ＡＦｉｎにおけるオールフル信号も高い場合は、そ
の列内の上方のセルの各々にメッセージがあることを知
らせており、ＮＡＮＤゲート４７０も動作可能になる。

【０１９４】ゲート４７０が動作可能の時に、ＭＰ−Ｉ
Ｎ端子の信号が高いと、その高い信号は否定回路４７２
を経て、ＡＮＤゲート４６０と４６４に送られ、それら
のゲートを動作可能にし、近い信号がＡＮＤゲート４６
２と４６６に送られ、これらのゲートを動作不可能にす
る。その結果、Ｍ−ＩＮ及びＭＰ−ＩＮ端子における信
号は、ＮＡＮＤゲート４５０，４５２，ＡＮＤゲート４
６０，４６４、そして、ＮＯＲゲート４６６，４６８を
通って、フリップ−フロップ４９２，４９４への入力へ
送られる。フリップ−フロップ４９２は、全ての基本ク
ロックサイクルＰＨＩ１でセットされる。その結果、フ
リップ−フロップ４９２を通って送信されるメッセージ
パケットの最初の出力ビットは、フリップ−フロップ４
９０に送られる先頭ビットのすぐ後に続くビットであり
、メッセージパケットのもとの先頭ビットは破棄される
。さらに、新しい先頭ビットは、径路指定セルの出力端
子Ｍ−ＯＵＴで利用出来るようになる前に、１回の基本
クロックサイクル分、遅くなる。そこで、メッセージパ
ケットの各後続ビットは、このフリップ−フロップを通
じてクロックされ、端子Ｍ−ＯＵＴで、次のセルのＭ−
ＩＮ端子に利用出来るようにされる。フリップ−フロッ
プ４９４も、同様にすべてのクロック信号ＰＨＩ１でセ
ットされるが、このフリップ−フロップの出力は、メッ
セージパケットの持続時間中は一定になっている。その
結果、フリップ−フロップ４９４への入力に送られる高
い信号ＭＰ−ＩＮは、メッセージパケットの新しい先頭
ビットが出力端子ＭＯＵＴで利用出来るようになると同
時に、回路指定セルの出力端子ＭＰ−ＯＵＴで利用出来
るようになる。ＭＰ−ＯＵＴ端子での信号は、それから
、次のセルのＭＰ−ＩＮ端子へ送られ、Ｍ−ＩＮ端子で
受け取られたメッセージパケットのために、そのセルを
通るデータ通路を確立するために用いられる。

【０１９５】フリップ−フロップ４９２，４９４が、回
線割り当て装置２０５の１５列の各々のセル４００に存
在することから、メッセージパケットが、１個又はそれ
以上の回線割り当て装置の１５列又は次元を通って行く
うちに、１５個の基本クロックサイクル分遅くなる。

【０１９６】ＮＡＮＤゲート４７０が動作可能になった
時にＭＰ−ＩＮ端子の信号が低いと、ゲート４７０の出
力は高くなり、ＡＮＤゲート４６２，４６６を動作可能
にし、否定回路４７２からの出力を低くする。その結果
、次に低いセルに送られたオールフル（ＡＦ）信号は低
くなり、そのセルに、列内の上に空のセルがあることを
知らせ、ＡＮＤゲート４６２，４６６は動作可能になり
、入力端子Ｌｉｎ及びＬＰｉｎで受け取られた信号を通
すようになる。

【０１９７】セルで受け取られたオールフルが低い時、
ＮＡＮＤゲート４７０は動作不可能になり、ＡＮＤゲー
ト４６０及び４６４も動作不可能になる。このようにし
て、Ｍ−ＩＮ端子のいずれのメッセージパケットもＭ−
ＯＵＴ端子に径路指定されなくなる。しかし、もしメッ
セージパケットの先頭ビットが０−ビットであれば、Ａ
ＮＤゲート４５０，４５２は、セット信号ｔ−ＣＯＬｎ
　がフリップ−フロップ４９０に送られた後に、動作可
能になる。さらに、ＡＮＤゲート４６２，４６６は、そ
の列内のそのセルの上方の次のセル内で動作可能になる
。その結果、Ｍ−ＩＮ及びＭＰＩＮ端子は、Ｕｏｕｔ　及
びＵＰｏｕｔ　端子を経て、その列内の次に高いセルの
Ｌｉｎ及びＬＰｉｎ端子へ送られ、ＡＮＤゲート４６２
，４６６及びＮＯＲゲート４７６，４７８を通って、そ
の次の高いセル内のフリップ−フロップ４９２，４９６
へ送られる。これらのフリップ−フロップは、径路指定セルのその列
内の他のフリップ−フロップ全てと同じように、そして
、同期して動作し、メッセージパケット及びメッセージ
のある信号を、そのセルの出力端子Ｍ−ＯＵＴ及びＭＰ
−ＯＵＴ端子に与える。

【０１９８】セルの最下行内の各セルのＯＲゲート４８
０は出力バス４１０上に、Ｍ−ＩＮ端子を通ってセルの
最下行のセルに入るか、さもなければ、列内のそれより
上にあるセルが全て満たされているので、Ｍ−ＯＵＴ端
子を通ってそのセルから出て行く。このことは、メッセ
ージパケットのアドレスに関係なく、セルのその列に関
連のある次元上に、入ってくるメッセージパケットのた
めに径路指定回路内に場所があることを確かめるために
行なわれる。オールフル信号は、列内の上方セルの全て
が満たされている時に高くなり、そのような状況のもと
で、出力バスが利用出来るようになる。従って、メッセ
ージパケットの最初のアドレスビットの状態に関係なく
、ＯＲゲート４８０の出力は高くなり、フリップ−フロ
ップ４９０への入力は、メッセージパケットの先頭ビッ
トが１−ビットの時と同じになる。このビットが、フリ
ップ−フロップ４９０にセットされた時、論理回路５０
２の出力はバス５００への低い信号となり、それがバス
駆動を使用可能にし、Ｍ−ＩＮからのメッセージパケッ
トを、そのメッセージパケットのアドレスに関りなくバ
ス４２０に送る。

【０１９９】各列又は次元のＸＰＲゲート４１５は、ビ
ット位置１６から３０においてメッセージパケットの相
対アドレスを更新する。このゲートへの１個の入力は、
出力バス４１０上を回線３９向けに送り出されるメッセ
ージパケットである。他の入力は、信号ｔ−ＩＮＶ−ｏ
ｕｔｎであり、ここでｎは次元の数であり、メッセージ
パケットの第２のアドレス内のその次元のためのアドレ
スビットと同時に、各次元のＸＯＲゲートに送られる。その結果、相対アドレスビットは、メッセージパケット
が、その次元上に径路指定されたことを示して、相補さ
れる。メッセージパケットが、出力バス４１０上に押し
出されない時は、メッセージパケット内の第２のアドレ
ス内の関連のあるビットは０−ビットになり、このビッ
トが１−ビットに相補され、メッセージパケットが、そ
の次元の希望するアドレスから径路指定されて離れたこ
とを知らせる。後に、この次元内の希望するアドレスに
メッセージパケットを径路指定してもどすことが必要に
なる。

【０２００】論理回路５０２の詳細は図１６に示される
。ある列内のセルの論理回路５０２を通しての伝播遅延
を最小限にするために、グラント信号が、列内の全ての
セル内で反転される。その結果、奇数行内の論理回路５
０２の内部回路は、列内の偶数行のものとは異なる。図１６において、上部行は、ゼロ行と考えられ偶数であ
る。偶数行内の論理回路は５０２″で、奇数行は５０２
′で識別される。各偶数論理回路５０２″は第１及び第
２のＮＡＮＤゲート５２０，５２５を含む。各奇数論理
回路５２２は、ＮＡＮＤゲート５３０，ＮＯＲゲート５
３５及び否定回路５４０を含む。ＮＡＮＤゲート５２０
及び５３０はバスアクセスのグラントを制御する。これ
らのゲートへの両方の入力が高いと、ゲートは、出力バ
ス４１０へのアクセスをグラントする低い出力信号を出
す。もしバスアクセスが、偶数番のセル５０２″によっ
てグラントされると、ＮＡＮＤゲート５２５の出力は高
くなる。バスアクセス奇数番のセル５０２′によってグ
ラントされると、ＮＯＲゲートの出力は低くなる。さら
に、もし高い信号が、列内で上方にある偶数番のセルか
ら奇数番のセルに受け取られると、ＮＡＮＤゲート５３
０の出力は高くなり、ＮＯＲゲート５３５の出力は低く
なる。また、低い信号が、列内で上方にある奇数番のセ
ルから偶数番のセルに受け取られると、ＮＡＮＤゲート
５２０及び５２５の出力は高くなる。その結果、１個の
セルが出力バス４２０にアクセスをグラントする時はい
つでも列内でその下方にあるセルはいずれも出力バスに
アクセスすることが出来なくなる。逆にバスアクセスが
グラントされないと、各セルは、そのすぐ下方のセルに
、もしアクセスが要求されているならば、そのセルがバ
スアクセスをグラント出来るようにする信号を送る。

【０２０１】違う列内のセル４００が、メッセージパケ
ットのアドレスビットを処理するようにタイミング信号
ｔ−ＣＯＬｎ　によって調時される。径路指定サイクル
の初めに、径路指定されるべき全てのメッセージパケッ
トは、異なるＩＣ３５内の回線割り当て装置２０５のセ
ル４００への入力Ｍ−ＩＮに出される。１５個のアドレ
スビットの各々は、それから一度に１個ずつ、２回の基
本クロックサイクルの１５アドレス時間に分析される。図１７に示すように、タイミング信号ｔ−ＣＯＬ１　は
、基本クロックサイクル０の間に、全ての回線割り当て
装置の最初の列のフリップ−フロップ４９０に送られる
。その結果、各メッセージパケットの第１ビットは、フ
リップ−フロップ４９０によって記録され、１−ビット
のための論理回路５０２によってテストされる。各回線
割り当て装置の最初の列内の論理回路５０２は、各回線
割り当て装置における頂部に最も近い行内に位置する先
頭１−ビットを持つメッセージパケットへの第１次元の
バス４１０へのアクセスをグラントする。その結果、先
頭１−ビットを持つメッセージパケットの少なくともい
くつかは、第１次元の出力バス上へ径路指定され、出力
回線３９上を、最も近い隣接ＩＣ内の回線割り当て装置
の最初の列内の最下部の径路指定セル４００へ送り出さ
れる。全ての回線割り当て装置の第１次元のセルのＭ−
ＩＮ端子にある他のメッセージパケットは、最初の列の
セル内で上方へ詰められフリップ−フロップ４９２を通
ってセルの最初の列のＭ−ＯＵＴ端子にクロックされる
。同時に、最も近い隣接ＩＣへ径路指定されたメッセージ
パケットは、それらのＩＣの回線割り当て装置の最初の
列内の最下部のセルによって受け取られ、それらのセル
のフリップ−フロップ４９２を取ってＭ−ＯＵＴ端子に
クロックされる。上記のように、フリップ−フロップ４
９２は、１回のクロックサイクル分、メッセージパケッ
トを送らせ、フリップ−フロップ４９０へ出された先頭
ビットは破棄される。

【０２０２】タイミング信号ｔ−ＣＯＬ２　が、クロッ
クサイクル２の間に、回線割り当て装置内のセルの２番
目の列のフリップ−フロップに送られると、これらのフ
リップ−フロップが、各メッセージパケットの新しい先
頭ビットを記録する。再び、各回線割り当て装置の２番
目の列内の論理回路５０２が、各回線割り当て装置の２
番目の列の最上行内に先頭１−ビットを持つメッセージ
パケットへ、第２次元のバス４１０へのアクセスをグラ
ントする。そして、他のメッセージパケットは、セルの
２番目の列内で上へ向って詰められ、１回のクロックサ
イクル分の遅れの後で各セルのＭ−ＯＵＴ端子へ送られ
る。再び、最も近い隣接ＩＣへ第２次元のバス４１０を
径路指定されているメッセージパケットは、そのセルの
回線割り当て装置の２番目の列の最下部のセルで受け取
られ、それらセルのフリップ−フロップ４９２を通って
Ｍ−ＯＵＴ端子にクロックされる。メッセージパケット
の先頭ビットも破棄される。

【０２０３】同じような方式で、各メッセージパケット
は、回線割り当て装置の残りの１３次元を通って進み、
各列内で先頭ビットはテストされ破棄され、また、メッ
セージパケットは１回のクロックサイクル分、遅延され
る。この処理が進行している間にメッセージパケットは
、１個のＩＣの回線割り当て装置から他のＩＣの装置へ
、そのアドレスビットによって特定されているが希望す
る出力回線３９が利用出来ることが条件の径路指定に従
って、進んで行く。その結果、クロックサイクル２９の
後、各メッセージパケットの最初の１５ビットは破棄さ
れているが、各メッセージパケットの書式ビットは、回
線割り当て装置の１５番目の列内のセルの１個中のフリ
ップ−フロップ４９２の出力に達している。もし、何の
径路指定障害も起きなければ、この回線割り当て装置は
、行き先に置かれ、メッセージパケットはその行き先プ
ロセッサ／メモリに与えられる。もし径路指定障害が起
きるようならば、メッセージパケットは中間地点にいて
、その度を終えるまでにさらに少なくとも１回径路指定
サイクルを持たねければならない。クロックサイクル２
９の完了時には、メッセージパケットの残りは、書式ビ
ットの後に連なり、メッセージパケットの最初の２９ビ
ットは、１個又はそれ以上のＩＣの回線割り当て装置内
に、最後の２７ビットは、メッセージパケットが始まっ
たＩＣのＣＩＵ１８０のシフトレジスタ１８４内にまだ
置かれている。

【０２０４】例えば、メッセージパケットがＩＣ０００
　　０００　　０００　　０００　　１１１から始まり
、ＩＣ１１０　　０００　　０００　　０００　　０１
０へアドレスされるとすると、メッセージパケットによ
って特定された相対アドレスは、１１０　　０００　　
０００　　０００　　１０１になる。もし、径路指定障
害がなければ、このメッセージパケットは、ＩＣ０００
　　０００　　０００　　０００　　１１１内のプロセ
ッサ／メモリの１個によって作成され、処理及び記憶手
段４２０へ送られる。径路指定サイクルのクロックサイ
クル０から始まり、このメッセージパケットのビットは
、このＩＣの回線割り当て装置の最初の列内のセル４０
０の１つのＭ−ＩＮ端子に一度に１個ずつ出される。ア
ドレスタイム１中のクロックサイクル０の間に、タイミ
ング信号ＣＯＬ１　が、各回線割り当て装置の最初の列
のフリップ−フロップ４９０に送られる。ＩＣ０００　
　０００　　０００　　０００　　１１１では、これが
フリップ−フロップ４９０内のアドレスの先頭ビットを
記録する。このビットは１−ビットであり、径路指定障
害もないと仮定しているので、論理回路５０２がメッセ
ージパケットを、第１次元のバス４１０へ径路指定する
。従って、メッセージパケットは第１次元のアドレス回
線３９から下へ径路指定され、ＩＣ１００　　０００　
　０００　　０００　　１１１へ行き、そこで、セルの
最初の列内の最下部のセルのフリップ−フロップに送ら
れる。そこで、メッセージパケットは、１回のクロック
サイクル分遅延される。２回目のアドレス時間のクロッ
クサイクル２の間に、メッセージパケットの新しい先頭
ビットがテストされ、再び１−ビットであることがわか
る。従って、メッセージパケットは、今回は、アドレス
１１０　　０００　　０００　　０００　　１１１を持
つＩＣへ、第２次元の出力回線３９を下へ径路指定され
る。次の１０回のアドレス時間のクロックサイクル４，
６…２２の間に、ＩＣアドレスのその時の先頭ビットが
、ＩＣ１１０　　０００　　０００　　０００　　１１
１の回線割り当て装置の３−１２の各列内の論理回路５
０２によってテストされる。いずれの場合も、論理回路
が０−ビットを識別し、メッセージパケットを回線割り
当て装置の中を上へ向って詰め、先頭ビットを破棄し、
１回のクロックサイクル分の遅れの後に次の列上へメッ
セージパケットを径路指定する。

【０２０５】１３番目のアドレス時間内のクロックサイ
クル２４の間に、論理回路５０２がその時のＩＣアドレ
スの先頭ビットをテストし、１−ビットを識別する。径
路指定に何の障害もないと仮定して、メッセージパケッ
トをＩＣ１１０　　０００　　０００　　０００　　０
１１へ径路指定し、そこで、回線割り当て装置の１３番
目の列内の最下部のセルによって受け取られ、１回のク
ロックサイクル分遅延される。

【０２０６】１４番目のアドレス時間のクロックサイク
ル２６の間に、タイミング信号ｔ＝ＣＯＬ１４が、各回
線割り当て装置の１４番目の列のフリップ−フロップ４
９０に送られる。ＩＣ１１０　　０００　　０００　　
０００　　０１１において０−ビットは、１４番目の列
内で最下部のセルのフリップ−フロップ４９０内に記録
される。その結果、メッセージパケットはそのＩＣ内に
留められ、１回部のクロックサイクルの遅延の後にセル
の１５番目の列に送られる。

【０２０７】１５番目のアドレス時間のクロックサイク
ル２８の間に、タイミング信号ｔ＝ＣＯＬ１５が、各回
線割り当て装置の１５番目の列のフリップ−フロップ４
９０に送られる。セルアドレス１１０　　０００　　０
００　　００００１１でこれらのフリップ−フロップの
一つが、メッセージパケットのアドレス内の残りの１−
ビットを記録する。径路指定に何の障害もないと仮定す
ると、論理回路５０２はメッセージパケットへのバスア
クセスをグラントし、メッセージパケットをアドレス１
１０　　０００　　０００　　０００　　０１０の回線
割り当て装置内の最下部のセルのフリップ−フロップへ
径路指定する。クロックサイクル３０の初めに、メッセ
ージパケットの書式ビットが、アドレス１１０　　００
０　　０００　　０００　　０１０の径路指定回路の記
憶及び処理手段に出される。

【０２０８】メッセージパケットの径路指定の間に、信
号ｔ−ＩＮＶｎ　が、回線割り当て装置の異なる列また
は次元のＸＯＲゲート４１５へ、メッセージパケットの
複製アドレス内のその次元のためのアドレスと同時に送
られる。これらの信号は、その時にメッセージパケット
が径路指定されている複製ＩＣアドレスのその次元のた
めのアドレスビットを相補する。これらの信号の数個を
図１７に示す。上記のメッセージパケット径路指定の例
として、クロックサイクル１６，１８，４０及び４４で
の信号が、メッセージパケットの複製相対アドレスの４
個の１−ビットを反転する。その結果、メッセージパケ
ットが、記憶及び処理手段に出される時、複製アドレス
の全てのビットが０−ビットである。

【０２０９】記憶及び処理手段４２０記憶及び処理手段４２０は、メッセージパケットをチッ
プ上のプロセッサ／メモリへ径路指定し、プロセッサ／
メモリからメッセージパケットを送り出し、特殊な出力
回線３９が先に配置されているために、受け取ってすぐ
にセルから送り出させないメッセージパケットを記憶す
る。図１４に示すように、径路指定回路の回線割り当て
装置２０５内のセル４００の各行に、ブロック４２０で
識別される個別の処理及び記憶装置がある。各ブロック
への入力端子は、回線割り当て装置の１５番目の列内の
対応するセルの出力端子Ｍ−ＯＵＴに接続されているＤ
−ＩＮ、用意されたメッセージパケットを、ＣＩＵ１８
０からの回線１９６上の径路指定回路へ供給するＤ−Ｅ
ＸＴｉｎ、それに、ＣＩＵ１８０からの回線１９４上の
径路指定回路へ、送られてきた信号を供給するＤＰ−Ｅ
ＸＴｉｎとである。ＤＰ−ＥＸＴｉｎへ送られてきた信
号は、最上部で利用可能な処理及び記憶手段４２０を位
置づけ、メッセージパケットをＣＩＵ１８０からその手
段４２０へ供給するために用いられる。各処理及び記憶
手段へのもう１つの入力は最上部の処理及び記憶装置４
２０内に位置する特殊なセルにアドレス指定されたメッ
セージパケットを抽出するために用いられるグラント信
号である。各処理及び記憶手段４２０からの出力端子は
、Ｄ−ＯＵＴ及びＤＰ−ＯＵＴであり、それらは、回線
割り当て装置及び、ＣＩＵ１８０へ、回線回線１９８上
をメッセージパケットを供給する局域内バス端子内の同
じ行のセル４００のＭ−ＩＮ及びＭＰ−ＩＮ端子に接続
されている。さらに、各処理及び記憶手段４２０は、す
ぐに下の行の処理及び記憶手段の対応する端子ＤＰ−Ｅ
ＸＴｉｎ及びＧｉｎに接続されている出力端子ＤＰ−Ｅ
ＸＴｏｕｔ　及びＧｏｕｔ　を持つ。最下部の処理及び
記憶手段４２０の端子ＤＰ−ＥＸＴｏｕｔ　及びＧｏｕ
ｔ　における信号は、それぞれ、回線１９９及び１９７
上を、ＣＩＵ１８０へ信号を提供する。特に、メッセー
ジパケットが回線１９８越しにＣＩＵ１８０へ提供され
ると、回線１９８にアクセスを提供するグラント信号が
、回線１９７上に、そうしたアクセスを提供する時に低
くなるような信号を出す。そして、もしＣＩＵ１８０からのメッセージパケットが
処理及び記憶手段４２０に受け入れられると、端子ＤＰ
−ＥＸＴｏｕｔ及び回線１９９上の信号は低くなる。

【０２１０】各処理及び記憶手段４１０は、メッセージ
検出器２１０、バッファおよびアドレス復元器２１５及
びメッセージ注入器２２０から成り、それらの詳細は図
１８に示す。図５のメッセージパケットを処理するこの
回路と共に使用される信号のタイミング図表が図１９に
示される。各メッセージ検出器は、３個のラッチ６１０
，６１２，６１６及び否定回路６１８，３個のＮＡＮＤ
ゲート６２０，６２２，６２４、１個のＡＮＤゲート６
３０、論理回路６４０、そして、バス駆動６５０を含む
。ラッチ６１０は、メッセージパケットのアドレスの２
枚のコピーの間を送信される書式ビットをチェックする
。このビットは、どのメッセージからも区別のつかない
メッセージの存在を知らせる。ラッチは、基本クロック
サイクル３０の間に、信号ｔ−ＭＳＧＰがセット端子で
受け取られた時だけセットされる。もし、書式ビットが
このクロックサイクルで識別されると、高い信号が出力
端子Ｑに、低い信号がラッチ６１０の端子Ｑにセットさ
れる。ＮＡＮＤゲート６２０及びラッチ６１２は、もし
全てのビットが０−ビットであるかを決めるメッセージ
パケットの複製アドレスをチェックする。ラッチ６１２
は、クロックサイクル０の間にセットされ、Ｑ端子での
出力は、低い信号がＮＡＮＤゲート６２０に受け取られ
なければ、また、受け取られるまでは、低いままでいる
。ゲート６２０は、基本クロックサイクル３１−４５の
間にメッセージパケットの第２のアドレスの受け取りの
間だけ、信号ｔ−ＡＤＤＲ２によって動作可能になる。もし、全てのアドレスビットが０−ビットであると、メ
ッセージパケットはアレイ内の正しいセルに達し、ＣＩ
Ｕ１８０に径路指定されるであろう。そして、ＮＡＮＤ
ゲート６２０の出力は高いままである。ラッチ６１２は
、従って、ラッチ６１２の出力端子Ｑで低い信号を出す
。都合の良いことに、過渡状態からの干渉を最小限にす
るため信号ｔ−ＡＤＤＲ２は、クロック信号ＰＨＩ１で
ＡＮＤされ、ＮＡＮＤゲート６２０が各クロックサイク
ルのＰＨＩ１相の間だけ動作可能になる。

【０２１１】ラッチ６１０及び６２０のＱ端子からの低
い信号が、ＡＮＤゲート６３０を動作可能にする。クロ
ックサイクル４４の間と、メッセージパケットの非アド
レス部分がＤ−ＩＮ端子で利用出来るクロックサイクル
４５−８７の全体を通じて、信号ｔ−ＤＡＴＡが低くな
り、それによってＡＮＤゲート６３０の出力で高い信号
を作る。この高い信号はＣＩＵ１８０への回線１９８へ
のアクセスの要求となる。否定回路６１８によって作り
出される高い信号と低い信号が論理回路６４０及びバス
駆動６５０へ送られ、バスアクセスをシークする最上行
へバスアクセスをグラントし、他の全ての行のへのアク
セスを否定する。論理回路６４０及びバス駆動６５０は
、実例としては　　図１５及び図１６の論理回路５０２
及びバス駆動５００のような装置と同じ型であり、同じ
方式で作動する。そして、ＡＮＤゲート６３０及び否定
回路６１８からの信号は、それぞれＱ及びＱ端子からの
信号と同じ方式で機能する。その結果、径路指定回路２
００の最下行内の処理及び記憶手段からの回線１９７上
のＧｏｕｔ　信号は、バス１９８へアクセスがグラント
されるとすぐ低くなる。

【０２１２】ラッチ６１０のＱ端子からの出力及び論理
回路６４０からバスアクセス出力とはＮＡＮＤゲート６
２４へ送られる。回路６４０のバスアクセス出力は、バ
スアクセスが、入力端子Ｄ−ＩＮでメッセージパケット
にグラントされた時だけ、低くなる。そのような時、Ｎ
ＡＮＤゲート６２４は高くなる。この出力はラッチ６１
６の入力へ送られ、信号ｔ−ＬＡＳＴが、メッセージサ
イクルの最後のクロックサイクル８７の間にラッチへ送
られる時に、この高い信号は、ラッチ内に記憶される。ＮＡＮＤゲート６２４の出力も、径路指定回路のこの行
の中を循環しているメッセージがないと高くなる。この
ような状況のもとで、ラッチ６１０は、クロックサイク
ル３０の間にセットされ、ラッチ６１０のＱ端子での信
号は低くなり、ＮＡＮＤゲート６２４の出力を高くする
。ラッチ６１６の出力は、バッファ及びアドレス復元器
２１５とメッセージ注入器２２０の双方に送られる。

【０２１３】ラッチ６１６のＱ出力もＤ−ＩＮ端子から
の信号とともに、ＮＡＮＤゲート６２２に送られる。そ
の結果、ＮＡＮＤゲートは、メッセージ書式ビットが検
出された時に反転され、そのゲートはＤ−ＩＮ端子で受
け取られたメッセージパケットを、それがバッファ−復
元器に送られている時に反転する。

【０２１４】メッセージ注入器２２０は、セレクタ６７
０、否定回路６８０、ＯＲゲート６８２、ＡＮＤゲート
６８４及びＮＡＮＤゲート６８６を含む。回線１９４上
の信号は、処理及び記憶手段４１０の上の行内の端子Ｄ
Ｐ−ＥＸＴｉｎへ送られ、そこで、ＮＡＮＤゲート６８
６とＯＲゲート６８２及びＮＡＮＤゲート６８４に接続
される。ＮＡＮＤゲート６８６の出力は、セレクタ６７
０の選択端子に送られる。この信号が高いと、セレクタ
の端子Ａにおける信号が、Ｄ−ＯＵＴ端子へ供給される
。信号が、低いと、端子Ｂでの信号は、出力端子Ｄ−ＯＵ
Ｔへ供給される。

【０２１５】図１１と関連してＣＩＵ１８０の説明で述
べたように、フリップ−フロップ３１４が、基本クロッ
クサイクル８７の間に信号ｔ−ＬＡＳＴによってセット
される。その結果、端子ＤＰ−ＥＸＴｉｎへの回線１９
４上の信号は、メッセージ注入器２２０へ送達されるこ
とになっているメッセージパケットがＣＩＵ１８０にあ
る時はいつもメッセージサイクルが始まる前から高くな
る。ラッチ６１６も、基本クロックサイクル８７の間に
信号ｔ−ＬＡＳＴによってセットされる。その結果、Ｎ
ＡＮＤゲート６２４の出力が、メッセージパケットがＣ
ＩＵ１８０へのバス１９８へ送達されている時と同じ位
高いと、ラッチ６１６の出力も、メッセージサイクルの
開始以前から高くなる。ラッチ６１６及び端子ＤＰ−Ｅ
ＸＴｉｎからの高い信号は、ＮＡＮＤゲート６８６の出
力を低くする。その結果、セレクタ６７０の端子Ｂは、
メッセージ注入器２２０の端子Ｄ−ＯＵＴへ接続され、
ＣＩＵ１８０からの回線１９６上のメッセージパケット
はメッセージ注入器２２０で受け入れられ、Ｄ−ＯＵＴ
端子へ供給される。

【０２１６】同時に、ラッチ６１６からの高い信号が否
定回路６８０へおくられ、ＡＮＤゲート６８４を使用不
可能にしＤＰ−ＥＸＴｏｕｔ　端子に低い信号を提供す
る。この信号は、他の全ての低い行中のＮＡＮＤゲート６８
４を動作不可能にし、これらの行の各々のＤＰ−ＥＸＴ
ｏｕｔ　において低い信号を提供する。これらの低い信
号も、全ての低い行中のラッチ６７０の選択端子に高い
信号を提供する。その結果、回線１９６上のメッセージ
は、注入器２２０の一行に送達されるだけになる。さら
にまた、径路指定回路の最下行のためのメッセージ注入
器の出力端子ＤＰ−ＥＸＴｏｕｔ　からの低い信号はＣ
ＩＵ１８０への回線１９９上に送られ、外へ出て行くメ
ッセージパケットが、回線割り当て装置２０５への応用
のためにメッセージを注入器２２０によって受け入れら
れたことを知らせる。回線１９６上に信号を受けるメッ
セージ注入器の行のＯＲゲート６８２へ端子ＤＰ−ＥＸ
Ｔｉｎ端子から送られる高い信号も端子ＤＰ−ＯＵＴに
おいて高い信号を提供し、端子Ｄ−ＯＵＴにメッセージ
が存在することを知らせる。

【０２１７】これとは別に、この行に循環するメッセー
ジはないこともあるし、または、メッセージはこのセル
にアドレス指定されていないこともある。もし、循環し
ているメッセージがないと、ラッチ６１０のＱ端子から
ＮＡＮＤゲート６２４への入力は低くなり、ラッチ６１
６の出力は、次のメッセージサイクルの間高くなる。こ
れらの状況のもとで、回線１９６からのメッセージパケ
ットは、メッセージパケットをバス１９８に書き込むこ
とによって行が空になった場合と同じようにメッセージ
注入器によって受け入れられる。

【０２１８】もし、メッセージが行に存在していてもそ
のセルにアドレス指定されていなければ、ＮＡＮＤゲー
トへの両方の入力は高くなり、その結果、ＮＡＮＤゲー
トの出力は低くなり、ラッチ６１６の出力は、メッセー
ジサイクルの開始より前から低くなる。結果として、Ｎ
ＡＮＤゲート６８６の出力及びセレクタ６７０の選択端
子が高くなりセレクタの端子Ａに送られた信号は、Ｄ−
ＯＵＴ端子へ送られる。さらに、低い信号は否定回路６
８０によって反転され、ＤＰ−ＯＵＴ端子で高い信号を
提供し、メッセージが行中にあることを知らせる。否定
回路６８０の出力も、ゲート６８４を使用可能にする。その結果、回線１９４上のＣＩＵ１８０から、行の１つ
にメッセージを入れるよう要求があると、この信号は、
ＡＮＤゲート６８４及びＤＰ−ＥＸＴｏｕｔ　端子端子
によって、次に低い行へ送られる。

【０２１９】セレクタ６７０の端子Ａに供給されたメッ
セージパケットは、第１及び第２相対セルアドレスを持
つメッセージパケットである。このメッセージパケット
は、Ｄ−ＩＮ端子で受け取ったメッセージパケットを記
憶し、第２の相対セルアドレスから第１の相対セルアド
レスを再構成するバッファ復元器２１０によって供給さ
れる。

【０２２０】バッファ復元器２１０は、シフトレジスタ
７００，ＡＮＤゲート７１０，７１２，と７１４，そし
て、ＮＯＲゲート７２０を含む。メッセージパケットは
、Ｄ−ＩＮ端子に到着すると、シフトレジスタ７００中
にシフトされる。このレジスタは、第２の相対セルアド
レスの初めから最後の誤り訂正ビットまでの、全メッセ
ージパケットを記憶するに充分な長さを持つ。図１７に
示すように、レジスタ７００は、その出力端子から１６
のシフト位置にあるタップ７０２を持つ。その結果、メ
ッセージパケットがシフトレジスタを通ってシフトされ
ると、メッセージパケットの最初の１６ビットが、これ
らのビットがシフトレジスタの出力端に達する前に、Ａ
ＮＤゲート７１４の入力で利用可能になる。これらビッ
トの最初の１５個は、相対セルアドレスである。

【０２２１】第１の相対セルアドレスを再構築するため
に、ゲート７１４が、これらビットがタップ７０２にあ
る基本クロックサイクル０−１４の間に信号ＳＥＬ−Ｔ
ＡＰによって動作可能になり、ゲート７１４の出力は、
ＮＯＲゲート７２０を通って、セレクタ６７０の端子Ａ
に送られる。クロックサイクル１５の間に、ＡＮＤゲー
ト７１０が、信号ＳＥＬ−ＭＳＧＰによって動作可能に
なり、書式ビットを発生する。このビットは、ラッチ６
１６の出力から得られ、ＡＮＤゲート７１０の出力はＮ
ＯＲゲート７２０を通ってセレクタ６７０の端子Ａへ送
られる。クロックサイクル１５の間、ラッチ６１６の出
力は、メッセージパケットがバス１９８に転送されてい
るところか、または、そのメッセージサイクルの間にＤ
−ＩＮ端子で、メッセージパケットが受け取られていな
い場合は高くなる。これらの場合、ＡＮＤゲート７１０
によって送られる信号は高い信号で、ＮＯＲゲート７２
０によって反転され、バッファ及び復元器２１５の出力
に、有効なメッセージパケットがないことを知らせる。他の全ての場合には、ラッチ６１６の出力が低くなり、
この信号はＮＯＲゲート７２０によって反転され、バッ
ファ及び復元器２１５からのメッセージパケットが有効
であることを知らせる。これら１６サイクルの後で、シ
フトレジスタ７００を通ってシフトされているメッセー
ジパケットが、出力端子へ達し、また、ＡＮＤゲート７
１２の入力に達する。その時と、基本クロックサイクル
１６−７２全体で、ゲート７１２は信号ＳＥＬ−ＥＮＤ
によって動作可能になり、第２の相対セルアドレス及び
メッセージパケットの残りをセレクタ６７０の端子Ａへ
提供する。

【０２２２】Ｆ．例プロセッサ／メモリのレジスタでのメッセージパケット
の発生及び受け取りの例は次の通りである。表ＶＩＩ　
は、この例で取り上げているプロセッサ／メモリの下記
のレジスタ及びフラグで利用出来る情報を明記している
。

【０２２３】

【表ＶＩＩ】

【０２２４】局地アドレス情報は、レジスタアドレスの
４ビットを列０いあら３、局地プロセッサ／メモリを識
別するアドレスの５ビットを列４から８に、列９から２
３のＩＣアドレスの１５ビットは絶対値のＩＣのアドレ
スを明記し、ＩＣアドレスにパリティを提供する列２４
には１−ビットを持つレジスタ２内に記憶される。メッ
セージが送られてもよくなると、メッセージデータがレ
ジスタ４内に記憶され、ＩＣチップ、プロセッサ／メモ
リ及びレジスタを含めたその行き先のアドレスは、レジ
スタ２内の局地アドレス情報と同じ順序でレジスタ１内
にあり、ビットを送れという要求は、状態レジスタ３の
列０内の１−ビットとしてセットされ、フラグを送れと
いう要求は、グローバルフラグレジスタ６内の１−ビッ
トととしてセットされる。この例として、メッセージパ
ケットは、偶数受け取りレジスタ６（レジスタアドレス
が１１１０ならば）か、奇数受け取りレジスタ７（レジ
スタアドレスが１１１１ならば）のどちらかで受け取ら
れる。

【０２２５】これらの地点で記憶された情報について、
表ＶＩＩＩが、レジスタ１内のアドレスによって特定さ
れたＩＣへ、レジスタ４内のデータを送り出すメッセー
ジパケットを発生し、メッセージパケットのデータを受
け取るに必要な命令を示す。

【０２２６】

【表ＶＩＩＩ】

【０２２７】サイクル５１の間に、局地プロセッサ／メ
モリがメッセージを送ろうとしていて、デイジーチェー
ン内で、高い所のプロセッサ／メモリが、送れと要求を
出していなければ、ＣｏｍＥビットがセットされる。こ
の時にこのプロセッサ／メモリから送る要求は、グロー
バルフラグレジスタ６内の１−ビットとして記憶され、
より高いプロセッサ／メモリからの送れの要求のいずれ
もが、状態レジスタ３の０列内の１−ビットとして記憶
されている。このプロセッサ／メモリが、送れるかどう
かは、状態ビットを相補し、この相補されたビットとグ
ローバルフラグレジスタ６の内容のＡＮＤをとることに
よって計算される。結果は、ＣｏｍＥグラグレジスタに
書き込まれる。ＣｏｍＥビットがセットされると、ＮＡ
ＮＤゲート２９３は動作可能になり、それによって、キ
ャリ出力回線２８７上の信号をＣＩＵ１８０への信号回
線１２３へ提供する。サイクル５２の間にグローバルレ
ジスタ６内に１−ビットが、ＳＷＡＰ動作によって状態
レジスタの０列に書き込まれる。

【０２２８】サイクル５３の間に、プロセッサ／メモリ
は、ＣＩＵ１８０への回線１２３へ、ＩＣアドレスのた
めのパリティビットを提供する。上記のように、このパ
リティビットはレジスタ２の列２４内に記憶される。そ
れは、０フラグから得た０−ビットとともに、レジスタ
２のこの桁の内容のＯＲをとることによって読み出しサ
イクルの間に読み出される。この動作の結果は、キャリ
出力回線上を、フラグレジスタ２内のデータシンクとＮ
ＡＮＤゲート２９３へ提供され、そこから回線１２３へ
送られる。

【０２２９】サイクル５３の間に、もしメッセージパケ
ットを送り出すのならこの１−ビットが送りだされる。この１−ビットは、ＣｏｍＥフラグレジスタ７内にセッ
トされる。ゼロを含むレジスタ及びグラグレジスタの内
容のＯＲをとることによって読み出される。この動作の
結果はＮＡＮＤゲート２９３を通って回線１２３へ送ら
れる。

【０２３０】サイクル５５から８６の間に、データは、
一度に１列ずつ、レジスタ４から読み出され、“フラグ
を受け取るな”が低いと、データは、一度に１列ずつ、
受け取りレジスタ６，７の１つに書き込まれる。メッセ
ージパケットの同時送りと受け取りは、レジスタＢの出
力をキャリ出力回線２８７へ提供し、フラグからレジス
タＡへ入力を提供するＳＷＡＰ動作によって達成される
。レジスタＢはレジスタ４として特定され、この例とし
てレジスタＡがレジスタ７として特定される。ＣＩＵ１
８０からの回線１２２からの入力は、フラグ１３である
データインフラグへ送られる。これらのサイクルの各々
の読み出し部分の間に、レジスタ４の１列の信号と、デ
ータイン端子の信号が読み出される。これらの動作の書
き込み部分の間に、キャリ出力回線上の信号がＮＡＮＤ
ゲート２９３を通って、出力回線１２３へ提供される。同時に、ＣＩＵ１８０からデータインフラグ１３へ送ら
れた信号はレジスタ７の列に書き込まれる。

【０２３１】上述のごとく、レジスタ６又は７へのデー
タの書き込みは、“受け取るな”フラグ１の状態で条件
付けされる。この状態は、回線１７６及びセレクタ２９
４を用いてフラグ１を読み出し、ＸＯＲゲート２９９内
で、“受け取るな”フラグと回線１７８上の信号とを比
較することによって決定される。読み出しフラグ１のた
めの信号はピンＩ２２−２５上の０００１である。

【０２３２】サイクル８７の間、受け取られたメッセー
ジパケットのパリティビットは、レジスタ２内の絶対Ｉ
Ｃアドレスのパリティビットと比較される。これはレジ
スタ２の桁２４のパリティビットで、データインフラグ
入力の信号の排他的ＯＲを実行するためにＭＯＶＥ動作
を用いてなされる。もしパリティ誤りがないと、この動
作の結果は、グローバルフラグレジスタ６に書き込まれ
る低い信号でなければならない。マイクロコントローラ
２０が、パリティ誤りを見張るために、この回線をチェ
ックする。

【０２３３】サイクル０から１４の間に、メッセージパ
ケットのための相対ＩＣアドレスが発生され、ＣＩＵ１
８０に提供される。このことは、ＭＯＶＥ動作を用いて
、送信側のＩＣアドレスの絶対値と、行き先のＩＣアド
レスの絶対値の排他的ＯＲを作り、それをキャリ出力回
線へ提供することによって達成される。

【０２３４】サイクル１５から１９の間に、ＩＣ内の特
定のプロセッサ／メモリのアドレスが、レジスタ１から
読み取られ、ＭＯＶＥ動作によってキャリ出力回線へ提
供される。サイクル２０の間に、１つのビットが行き先
レジスタが奇数かまたは偶数であるべきかを特定して送
られ、サイクル２１から２３の間に、追加のビットが、
行き先レジスタのアドレスを特定しながら送られる。こ
の例の中で、サイクル２１から２３の間に送られたビッ
トの状態は、サイクル２０の間に発生されたビットの状
態によって、レジスタ６又はレジスタ７のみにデータが
書き込まれるため、不適切である。便宜上、サイクル２
１から２３の間に送り出されたビットは、ゼロレジスタ
１５の出力とゼロフラグ入力１５を反転し、それらの値
のＯＲをとることによって得られた１−ビットである。

【０２３５】サイクル２４の間に、メッセージパケット
が、径路指定回路がメッセージパケットを受け入れたか
どうかを決めるための回線１２３に、送られているかど
うかのテストが行なわれる。受け取りは、ＮＯＲゲート
３５２によって反転され、サイクル０−４４の間にデー
タインフラグに送られた回線１９９上の低い信号によっ
て知らされる。サイクル２４の間に、この信号は再び反
転されて、ＳＷＡＰ動作によって状態レジスタ３の０列
に書き込まれる。

【０２３６】サイクル２５から３８は自由で、これらの
サイクルへの命令は、ＭＯＶＥ動作による０−ビット転
送の非動作（ＮＯＰ）を提供する。

【０２３７】サイクル３９の間に、プロセッサ／メモリ
は、メッセージパケットを次に径路指定サイクルで送る
許可を要求するかどうかを計算する。この情報は状態レ
ジスタから得られ、ＯＲ動作によって回線１２４上の出
力を提供しているグローバルフラグレジスタ６に提供さ
れる。サイクル４０−４３の間に、送れの要求は、状態
レジスタから読み出され、キャリ出力回線を経て、チッ
プ上のデイジーチェーン内の局地プロセッサ／メモリの
下にあるプロセッサ／メモリのデイジー入力へ送られる
。同時に、デイジーチェーン内で高い所にあるプロセッ
サ／メモリからの入力は、デイジー入力から読み出され
、キャリ出力によって、デイジーチェーンの下の方のプ
ロセッサ／メモリに提供される。４つのサイクルが、プ
ロセッサ／メモリからの送れの要求がチェーンの下方へ
伝播されるのを確かめるためにある。サイクル４４の間
に、チェーン内の高い所のプロセッサ／メモリのいずれ
からの送れの要求が、キャリ出力回線へ書き込まれ、こ
の情報は、状態レジスタにも書き込まれる。

【０２３８】サイクル４５に間に、もしメッセージがこ
のＩＣに送達されようとしているならば、１個の１−ビ
ットが、データインフラグへの回線１２２上に提供され
る。このビットは、“受け取るな”フラグレジスタ１を
、ＣｏｍＥＩｎ　での入力の状態の反対である０−ビッ
トでセットすることにより、このレジスタの状態を計算
するのに用いられる。このことは、ＯＲ動作によって、
データイン入力を相補し、それをフラグレジスタ１へ書
き込むことによって行なわれる。

【０２３９】サイクル４６から５０の間に、プロセッサ
／アドレスが、ＣＩＵ１８０からの回線１２２上に送達
される。各プロセッサ／メモリは、このアドレスを自分
のアドレスと、これら２つのアドレスの排他的ＯＲをと
り、フラグレジスタ１内で見られた相違を積み重ねるた
めにＭＯＶＥ動作を用いて、比較する。もし、違いが見
られない場合は、フラグレジスタ１は、局地プロセッサ
／メモリがメッセージパケットの行き先であることを知
らせる０−ビットを保持する。

【０２４０】その後、径路指定サイクルは、全てのメッ
セージパケットが送達され終るまで続く。

【０２４１】Ｇ．代替案この技術に熟練する人々には明らかであるように、本発
明の精神と範囲内で、上述のシステムには数多くの変更
が可能である。本体コンピュータ１０，マイクロコンピ
ュータ３０及びプロセッサ／メモリの直線のアレイの使
用、及び、データソース４０及びデータシンク９０及び
関連するバッファによるプロセッサ／メモリへ、そして
、それらからのデータの提供はほんの一例である。例え
ば、もし本体コンピュータが充分速ければ、命令シーケ
ンス発生は、マイクロコントローラの代わりにコンピュ
ータで行なうことも出来る。もしくは、多くの応用にお
いて、マイクロコントローラ及びプロセッサ／メモリの
アレイの動作に本体コンピュータを用いる必要がない。データソース４０，バッファ５０，６０，６５，７０，
７５，８０、とデータシンク９０の他の配置も可能であ
る。プロセッサ／メモリの直線状のアレイは、比較的簡
単な組織と厳密な並行動作の迅速な実行という長所をも
っているが、この組織は、本発明の実行には必要ではな
い。個別のプロセッサ／メモリは厳密に線型アレイ内に
、図２の螺旋型接続に代表されるように接続出来るが、
２次元的８角形もしくは１０角形又は他の形態、３次元
的アレイで接続させることも出来る。ある応用では、チ
ップの径路指定回路を通る接続を除いて、違うチップ上
のプロセッサ／メモリ間のどのような接続も使わないこ
とも出来る。

【０２４２】プロセッサ／メモリの数、位置、個別の機
能も変化させられる。本発明のコンピュータシステムは
プロセッサ／メモリの数が、これより多くても少なくて
も良い。本発明の利点は、約１０，０００個のプロセッ
サ／メモリを使用した時にはっきりしてくる。各チップ
上に３２のプロセッサ／メモリ、各ＰＣ板上に６４チッ
プという２２０プロセッサ／メモリの配置は、単なる一
例である。現在の技術では、この配置は、妥当な費用と
思えるもので実現出来る。将来は、各チップ上にもっと
多くのプロセッサ／メモリを置けるであろう。ｎ−立方
体の次元の数も、相互結合させるプロセッサ／メモリの
数にあわせて変化させられる。ある応用では、径路指定
回路を、プロセッサ／メモリが取り付けられているＩＣ
とは違うＩＣに作る方が有利になるだろう。ある場合に
は、２つ以上のタイプのプロセッサ／メモリを使用する
のが良いこともある。例えば、特別な算術的機能を持つ
プロセッサ／メモリが、汎用プロセッサ／メモリと共に
有用であることもある。設計変化も、ＩＣの回路におい
て行なわれるだろう。例えば、ピン計数は、命令ピンの
時分割多重方式によって、変わってくるだろう。

【０２４３】立方体の各次元でＩＣチップに２つの可能
な配置のあるブールｎ−立方体の径路指定回路を説明し
てきたが、本発明を、各チップが、ｎ−立方体の１次元
以上の３つ以上の位置に配置されてもよい。このような
配置では、各チップを接続するには、いくつかの可能性
がある。径路指定回路２００の一般的形態を保つ配置で
は、各セルの各次元の出力回線３９を、同じ次元内の他
の１つだけのセルの入力回線３８へ接続する。図６の各
チップ１００の入力及び出力回線３８，３９の接続パタ
ーンを一般化するため、１次元内の１アドレスにチップ
が位置する場合に、その出力回線は０アドレスに位置す
る最も近い隣接チップに接続され、そのアドレスは１単
位だけ小さく、また、ある次元でチップが０アドレスに
位置する場合は、その出力回線は、その次元において最
高のアドレスである１アドレスに置かれたチップに接続
される。このパターンを、ある次元の３つ以上のアドレ
スにチップが置かれる場合に応用するには、最高アドレ
スにあるチップの出力回線を、次に高いアドレスその他
にあるチップの入力に接続するだけで良い。そして、０
アドレスにあるチップの出力回線を、最高アドレスにあ
るアドレスの入力回線に接続する。例えば、チップがあ
る次元の４アドレスに置くことが出来るとすると、アド
レス３のチップの出力回線を、アドレス２にあるチップ
の入力回線に接続し、アドレス２チップの出力回線を、
アドレス１のチップの入力回線に、アドレス１のチップ
の出力回線をアドレス０の入力回線に、そしてアドレス
０の出力回線をアドレス３の入力回線に接続する。ある
いは、接続を反対の方向に行なうことも出来る。

【０２４４】相対アドレス発生及び径路指定回路におい
ても修正が必要になるだろう。しかし、これらの修正は
これらの機能の汎用化から明らかになる。このように、
各次元に２つだけＩＣアドレスがある場合は、相対アド
レスは、２つのアドレスの排他的ＯＲをとることによっ
て決められる。しかし、これは、他のアドレスから１つ
のアドレスを減じ、負数を補数として表わすことの等価
である。同様に、先頭アドレスビットを調べて、メッセ
ージパケットが行き先へ着いたかどうかを決める径路決
定機能は、一般的には、先頭アドレスビットが０−数字
かどうでないかを決めることである。それが、０−数字
であれば、メッセージパケットは、その次元内の行き先
に到達している。さもなければ、その次元の他のアドレ
スへ径路指定されなければならない。ある次元に２アド
レス以上ある場合、相対アドレスの発生と、そのアドレ
スによって特定されたメッセージパケットの径路指定は
似たものになる。相対アドレスは、行き先ＩＣのアドレ
スを開始ＩＣのアドレスから減算し、メッセージパケッ
トが行き先に達するために、その次元内で横切らねばな
らないノードの数を得ることによって決められる。負数
は、その補数に変換することによって簡単に取り扱える
。回路割り当て装置の各列のバスアクセス論理内の径路
指定回路は、メッセージパケットの先頭アドレスビット
内に０−数字があるかどうかをテストするだけである。もし、０−数字があると、メッセージパケットは、その
次元内でアドレス指定されているアドレスに達しており
、その次元内の異なるアドレスへ径路指定する必要がな
い。先頭ビットが０−数字でない場合は、メッセージパ
ケットは正しいアドレスになく、その次元内でのアドレ
スが１単位小さい最も近い隣接ノードに径路指定するこ
とが出来る。複製アドレスが径路指定された場合、その
次元の相対アドレス数字は、１だけ減ずることにより更
新出来る。

【０２４５】１次元内にＩＣチップに２アドレス以上あ
る回路のこの例を考えると、このようなスキーマは上記
のブールｎ−立方体のＩＣチップの同数を相互接続させ
るために用いられる入力及び出力回線３８，３９の数を
減少させ、従って、径路指定障害の可能性を増すことが
わかる。しかし、チップ間の相互通信が低い応用におい
ては、このような代替案は実用的であると分かるであろ
う。

【０２４６】上述の各構成要素についても、単なる一例
である。ＲＡＭ２５０及びフラグコントローラ２９０の
特定の大きさは、実例にすぎない。ある応用においては
、もっと大型のＲＡＭ及びコントローラの方が良いかも
知れない。もちろん、もっと小型のものを用いても良い
。ビット−直列ＡＬＵ２８０は、並列ＡＬＵと入れかえ
ることも出来るし、ＡＬＵへの入力の数及び／又はそれ
からの入力の数が違っていても良い。プロセッサ／メモ
リの開示された実施例は、全てのアドレスデコーディン
グをＰＬＡ１５０内で行なうが、ある場合には、デコー
ディングのいくらかを、各プロセッサ／メモリで行なう
方が有利であろう。各プロセッサ／メモリのＡＬＵ，Ｒ
ＡＭ及びフラグコントローラは、上記の実施例では、他
のプロセッサ／メモリのそれらとは独立して作動してい
るが、そうではない組合わせも可能である。例えば、各
ＡＬＵは、ＩＣアドレスがＩＣチップ上の全てのプロセ
ッサ／メモリに記憶される単一のレジスタのように１つ
又はそれ以上の同じレジスタへのアクセスを持つことも
出来る。ＡＮＤ，ＯＲ，ＡＤＤ，ＳＷＡＰ及びＭＯＶＥ
の５個の基本動作の命令セットの使用が好ましいが、追
加の動作を用いてこの発明を実施しても良い。加えて、
表ＶＩの３２の命令から異なる数の命令を用いて、発明
を実施しても良い。

【０２４７】径路指定回路２００においても、数多くの
変更が出来るだろう。回路割り当て装置２０５の列の数
はｎ−立方体内の次元の数によって決まる。行数は、径
路指定回路の記憶要求量によって異なる。このような要
求量は、どのくらいのメッセージパケット径路指定がシ
ステムで用いられているかによって、１つ１つのシステ
ムによって変る。ある応用では、メッセージ注入器２２
０へ複数の出力回線１９４，１９６を、また／もしくは
、メッセージ検出器２１０及び注入器２２０から複数の
出力回線１９７，１９８，１９９を備えた方が良いこと
もある。メッセージパケットが径路指定されねばならな
い次元の数によって、バッファ及びアドレス復元器２１
５内のメッセージパケットを分類することが望ましいこ
ともある。

【０２４８】命令の処理において数多くの変更も行なえ
る。前のメッセージパケットが完全に送達されないうち
に、続きのメッセージパケットが発生されるように、径
路指定サイクルを重複させると有利であることもある。追加の誤り検知及び訂正は、追加のパリティビットを使
うことによって行なえる。条件的動作は１個以上のフラ
グに基づいていても良い。間接アドレス指定が望ましい
こともある。

【０２４９】性能を強化するために上記のシステムに、
数多くの機構を組み合わせることも出来る。例えば、各
チップに、チップ上の各プロセッサ／メモリの個別のダ
イナミックＲＡＭの内容の状態を保存するために、外部
メモリを追加しても良い。各プロセッサ／メモリのアド
レスは、各アドレスを動作の開始時に装填する必要をな
くすために、ハード配線で供給することも出来る。入力
は、データソース４０を通さず、イメージセンサを通し
て直接各プロセッサ／メモリに行なうことも出来る。も
しくは、コンピュータ１０に、各プロセッサ／メモリの
個別のレジスタへの直接アクセスを持たせても良い。最
後に、シリコンに作り込まれ従来からある電線で接続さ
れた超ＬＳＩ回路の現在の技術の点から、発明を説明し
てきたが、本発明の概念は、他の技術にも転用出来ると
いうことも認識されるべきである。シリコンＩＣ３５を
、例えばガリウム砒素のようなもので作られていてしか
も同じ機能を持つ他の回路で代替しても良く、従来から
の電線を、例えば、光ファイバで代替しても良い。

【図面の簡単な説明】

【図１】本発明による並列処理集積回路（ＩＣ）のアレ
イを用いるコンピュータシステムの概略説明図である。

【図２】本発明による並列処理集積回路（ＩＣ）のアレ
イを用いるコンピュータシステムの概略説明図である。

【図３】並列処理ＩＣ間の相互接続パターンのいくらか
を理解する上に有用な概略説明図である。

【図４】並列処理ＩＣ間の相互接続パターンのいくらか
を理解する上に有用な概略説明図である。

【図５】図１および図２のアレイ内で１つのＩＣから他
のＩＣへ送られるメッセージの書式と、図１および図２
に描かれたコンピュータシステムの動作を理解するのに
有用なクロック信号波形のいくつかを示す波形図である
。

【図６】並列処理ＩＣを持ついくつかの超ＬＳＩパッケ
ージを取り付ける印刷配線板の概略説明図である。

【図７】図１および図２のアレイの１個の並列処理ＩＣ
の実施例のブロック図である。

【図８】図１および図２のアレイの１個の並列処理ＩＣ
の実施例のブロック図である。

【図９】図７のブロック図中に描かれたプロセッサ／メ
モリの１つのブロック図である。

【図１０】図７のブロック図中に描かれたプロセッサ／
メモリの１つのブロック図である。

【図１１】図８のブロック図中に描かれたインタフェー
ス装置の論理図である。

【図１２】図１１の回路の動作を理解するのに有用ない
くつかの波形図である。

【図１３】図１１の回路の動作を理解するのに有用ない
くつかの波形図である。

【図１４】図８のブロック図に描かれた径路指定回路の
ブロック図である。

【図１５】図１４の径路指定回路中の回線割り当て機構
の例示的実施例の論理図である。

【図１６】図１５の回線割り当て機構の一部分の論理図
である。

【図１７】図１４〜図１６の回路動作を理解する上に有
用ないくつかの波形図である。

【図１８】図１４に描かれた径路指定回路の追加部分の
例示的実施例の論理図である。

【図１９】図１７に描かれた回路の動作を理解する上に
有用ないくつかの波形図である。

【図２０】図７及び図８に描かれた回路の超ＬＳＩ回路
の配置図である。

【符号の説明】

１０　　コンピュータ２０　　マイクロプロセッサ３０　　アレイ４０　　データソース５０，６０，６５，７０，７５，８０　　バッファ９０
　　データシンク

Claims

【特許請求の範囲】

【請求項１】　　複数の処理チップを含む処理アレイか
らなるデジタル・コンピュータ・システムで使用される
ことを目的とした処理チップ（３５）であって、該処理
チップは複数のプロセッサ／メモリ回路を含んでおり、
各プロセッサ／メモリ回路はプロセッサ回路（図９）　
とメモリ回路（図１０）を含んでいて、該プロセッサ回
路はそれに関連するメモリ回路から受け取ったデータを
、該プロセッサ回路のすべてに並列に受信されたプロセ
ッサ制御信号に従って処理して、処理データを出力し、
該メモリ回路はデータを格納するための複数のレジスタ
を備えており（各レジスタは１ビット線２５５　に接続
されたセル２５２　の集合である）、該メモリ回路の各
レジスタは、メモリ回路のすべてに並列に受信されたレ
ジスタ・アドレス信号（線１５２、　１５４に現われる
）を固有にコード化することによって定義されたアドレ
スによって識別され、該メモリ回路はメモリ制御信号を
受けると、これに応えて、該レジスタ・アドレス信号に
よって識別されたレジスタから格納データを並列に、処
理のためにその関連プロセッサに送ると共に、その関連
プロセッサから受け取った処理データを該レジスタ・ア
ドレス信号によって識別されたレジスタに格納するよう
にしたことを特徴とする処理チップ。
【請求項２】　　特許請求の範囲第１項の記載において
、各々の該レジスタは、少なくとも１つのデータ記憶セ
ル（２５２）　を含み、各データ記憶セルは、データ・
ビットを記憶するための少なくとも１つの動的メモリ・
データ・ビット格納手段からなることを特徴とする処理
チップ。
【請求項３】　　特許請求の範囲第１項の記載において
、各プロセッサ／メモリ回路ごとに、各レジスタは、各
々に少なくとも１つのデータ・ビットを格納する複数の
個別的にアドレス指定可能なデータ記憶セル（２５２）
　と、レジスタ・データ転送通路（２５５）　と、該メ
モリ回路のすべてにおける該レジスタのすべてに並列に
受信されたセル・アドレス信号を受けて、該データ記憶
セルのうち選択したものと該レジスタ・データ転送通路
との間のデータ転送を制御するためのセル読み書き制御
回路（２６１、　２６７）とを備えており、該メモリ回
路は、該レジスタのすべてのレジスタ・データ転送通路
に接続されて、該レジスタ・アドレス信号を受けると、
それに応えて、該レジスタ・データ転送通路と該プロセ
ッサ回路との間のデータと処理データの転送を選択的に
制御するためのレジスタ・セレクタ回路（２７５、　２
７６）を含んでいることを特徴とする処理チップ。
【請求項４】　　特許請求の範囲第３項の記載において
、各レジスタは、該レジスタ・セレクタ回路に接続され
て、読取りフェーズ期間に該レジスタ・データ転送通路
からのデータをバッファに入れ、処理フェーズ期間に該
レジスタ・セレクタ回路からのデータをバッファに入れ
るためのデータ・バッファ回路（２６４）を含み、該デ
ータ・バッファは書込みフェーズ期間にバッファに入れ
たデータを結合して該レジスタ・データ転送通路上に送
出するようになっており、該セル読み書き制御回路は、
各々がセルと関連づけられた複数のセル転送回路（２６
１、　２６７）から構成され、セル・アドレス信号を受
けたとき、それに応えて、読取りフェーズ期間にその関
連レジスタから該レジスタ・データ転送通路へのデータ
転送を制御し、書込みフェーズ期間に該レジスタ・デー
タ転送通路からその関連セルへのデータ転送を制御して
そこにデータを格納するようにしたことを特徴とする処
理チップ。
【請求項５】　　特許請求の範囲第４項の記載において
、各々の該データ・バッファ回路は、該レジスタ・セレ
クタ回路に接続されたデータ記憶手段（２６６）であっ
て、該レジスタ・アドレス信号を受けて該レジスタ・セ
レクタ回路から転送されるデータを受け入れて記憶する
ためのデータ記憶手段と、該読取りフェーズを定義する
読取り信号を受けて、レジスタ転送データ通路（２６５
）　からのデータを該データ記憶手段と該レジスタ・セ
レクタ回路に結合するための読取りゲート（２６７）　
と、該書込みフェーズを定義する書込み信号を受けて、
該データ記憶手段からのデータを該レジスタ転送データ
通路と結合してセルに記憶するための書込みゲート（２
６７）　とを含むことを特徴とする処理チップ。
【請求項６】　　特許請求の範囲第５項の記載において
、各レジスタは、該レジスタのすべてのプリ・チャージ
回路に並列に受信されたプリ・チャージ信号（”ＰＣ”
）を受けて、該読取りフェーズの前に該レジスタ・デー
タ転送通路をプリ・チャージ状態にするためのプリ・チ
ャージ回路（２７１）　をさらに含むことを特徴とする
処理チップ。
【請求項７】　　特許請求の範囲第１項の記載において
、該処理チップは、該プロセッサ制御信号を受けて、デ
コード化したプロセッサ制御信号を発生するプロセッサ
制御信号デコード回路（１５０）　をさらに含み、各々
の該プロセッサ回路は該データ信号と該デコード化した
プロセッサ制御信号を受けて該処理データを生成するこ
とを特徴とする処理チップ。
【請求項８】　　特許請求の範囲第７項の記載において
、各々の該プロセッサ回路は、その関連メモリ回路から
送られてきたデータを受けて、デコード化データ信号を
発生するデータ信号デコーダと、該デコード化データ信
号と該デコード化プロセッサ制御信号を受けて該処理デ
ータを生成する処理データ生成回路とを含むことを特徴
とする処理チップ。
【請求項９】　　特許請求の範囲第８項の記載において
、該処理データ信号生成回路は、データをコード化した
形で表わしたデータ信号をメモリ回路から受け取り、デ
コード化プロセッサ制御信号を該プロセッサ制御信号デ
コード化回路から受け取ると、各々が選択的に励起され
る複数の一致ゲートから構成され、該データ信号デコー
ダは、メモリ回路から受け取ったデータのさまざまなコ
ード化に対応する該データ信号を生成することを特徴と
する処理チップ。
【請求項１０】　　特許請求の範囲第９項の記載におい
て、該処理データ信号生成回路は、和信号生成回路（２
８４）　とキャリ信号生成回路（２８６）　とを含み、
各々は複数の一致ゲート（２８４、　２８６に示すトラ
ンジスタ）から構成され、該デコード化プロセッサ制御
信号は該和信号生成回路の一致ゲートの励起を制御する
ための和デコード化プロセッサ制御信号と、該キャリ信
号生成回路の一致ゲートの励起を制御するためのキャリ
・デコード化プロセッサ制御信号を含んでいることを特
徴とする処理チップ。
【請求項１１】　　特許請求の範囲第１項の記載におい
て、該制御回路から経路指定制御信号を受けると、それ
に応えて、該プロセッサ回路で生成されたメッセージ・
パケットを選択的に受信して相互接続手段を経由して転
送し、宛先ＩＤが該処理チップのプロセッサ／メモリ回
路を示しているパケットをそのプロセッサ／メモリ回路
に送るためのグローバル経路指定インタフェース回路（
２００）　をさらに含んでいることを特徴とする処理チ
ップ。