JPH0432087A - Dynamic ram circuit module - Google Patents
Dynamic ram circuit moduleInfo
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- JPH0432087A JPH0432087A JP2138972A JP13897290A JPH0432087A JP H0432087 A JPH0432087 A JP H0432087A JP 2138972 A JP2138972 A JP 2138972A JP 13897290 A JP13897290 A JP 13897290A JP H0432087 A JPH0432087 A JP H0432087A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリモジュールのうちＤＲＡＭ回路モジュ
ールに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a DRAM circuit module among memory modules.
第３図は、−成約に使用されるＣＰＵとＤＲＡＭの回路
図である。第４図は、第３図のインタフェース回路９を
具体的に示した回路図である。FIG. 3 is a circuit diagram of the CPU and DRAM used for -contracting. FIG. 4 is a circuit diagram specifically showing the interface circuit 9 of FIG. 3. In FIG.
通常、ＣＰＵから自動的に出力されるリフレッシュ信号
５は、インターフェース回路９内の制御回路１８により
、ＲＡＳＩＯ，ＣＡＳＩＩ、マルチプレクサ１９をコン
トロールして、Ｄ ＲＡＭ １２のリフレッシュ動作を
行う。Normally, a refresh signal 5 automatically output from the CPU controls RASIO, CASII, and a multiplexer 19 by a control circuit 18 in an interface circuit 9 to refresh the DRAM 12.
上記の様な従来のＤＲＡＭ回路モジュールにおいては、
ＣＰＵ１からのリフレッシュ信号５が出力される毎に、
リフレッシュ動作をしなければならず、また回路設計者
もリフレッシュ信号５の度にリフレッシュ動作をする必
要があると考えていた。一方、リフレッシュ動作では、
数１０ｍＡ〜数１００ｎＡの大電流が流れるため、１次
や２次電池駆動での機器では、あまり使用されることは
なかった。又、リフレッシュ動作により大電流が流れる
瞬間プリント基板上の電源ラインに影響を及ぼすため、
それが匍の信号ラインにも伝わり、−ＤＲＡＭや周りの
素子の動作にも影響を及ぼすという問題があった。In the conventional DRAM circuit module as described above,
Every time the refresh signal 5 from the CPU 1 is output,
A refresh operation must be performed, and circuit designers also believed that it was necessary to perform a refresh operation every time the refresh signal 5 was received. On the other hand, in the refresh operation,
Because a large current of several 10 mA to several 100 nA flows, it has not been used much in devices powered by primary or secondary batteries. Also, the moment a large current flows due to the refresh operation, it will affect the power line on the printed circuit board.
There was a problem in that this was transmitted to the signal line of the cell, and affected the operation of the -DRAM and surrounding elements.
本発明は、上記の問題を解決すべくなされたもので、電
池駆動機器などにおいては外部からの信号によりＤＲＡ
Ｍがデータを保持するために必要最小なリフレッシュサ
イクルとし、リフレッシュ動作にかかつていた全消費電
流値を減らし、その結果、電源ラインのノイズも減らす
ＤＲＡＭ回路モジュールを得ることを目的としたもので
ある。The present invention has been made to solve the above problem, and in battery-powered equipment etc., DRA is activated by an external signal.
The objective is to obtain a DRAM circuit module in which M has the minimum refresh cycle necessary to retain data, reduces the total current consumption value associated with the refresh operation, and as a result, reduces noise on the power supply line. .
本発明に係るＤＲＡＭ回路モジュールは、ＤＲＡＭに必
要な最小リフレッシュ動作回数を、データ等の信号によ
り設定する事により、リフレッシュ動作で流れる全消費
電流値を少なくする事を特徴とする。The DRAM circuit module according to the present invention is characterized in that the minimum number of refresh operations necessary for the DRAM is set by a signal such as data, thereby reducing the total current consumption value flowing in the refresh operation.
第１図は、本発明の実施例を示したＤＲＡＭ回路モジュ
ール図である。第２図は、第１図のインタフェース回路
９を具体的に書いた回路図である。FIG. 1 is a DRAM circuit module diagram showing an embodiment of the present invention. FIG. 2 is a circuit diagram specifically depicting the interface circuit 9 of FIG.
本発明は、インタフェース回路９にはＣＰＵＩから、ア
ドレス２、リフレッシュ信号５、データ６、読み出し制
御信号（ＲＤ）３、書き込み制御信号（ＷＲ）４、メモ
リリクエスト信号（ＭＲＱ）７、Ｉ１０リクエスト信号
（ＩｌｏＲＥＱ）８がつながっている。これらの信号を
、インタフェース回路９では処理し、ＤＲＡＭ１２に必
要な信号アドレス２ａ、ＲＡＳＩＯ，ＣＡＳＩＩを出力
する。尚、データ６については、ＣＰＵＩとＤＲＡＭ１
２を直接つなぐ方法とした。では、本発明のインタフェ
ース回路９の具体的内容について、図２に従って説明す
る。In the present invention, an address 2, a refresh signal 5, a data 6, a read control signal (RD) 3, a write control signal (WR) 4, a memory request signal (MRQ) 7, an I10 request signal ( IloREQ) 8 are connected. The interface circuit 9 processes these signals and outputs the signal address 2a, RASIO, and CASII necessary for the DRAM 12. Regarding data 6, CPUI and DRAM1
We decided to connect the two directly. Now, the specific contents of the interface circuit 9 of the present invention will be explained according to FIG. 2.
アドレス２は、マルチプレクサ１９でＤＲＡＭ１２のロ
ーアドレス用とカラムアドレス用のアドレスに切り換え
られる。この切り換え信号は、制御回路１８から出力さ
れるものであるが、切り換え信号とＲＡＳＩＯ，ＣＡＳ
ｌｌとはＤＲＡＭＩ２に規定されているタイミングで制
御される。リフレッシュ信号５は、ＡＮＤゲート１６０
とカウンタ１４ａとにつながっている。カウンタでは所
定のカウントを行う毎に結果を出力するが、カウンタ１
４ａは、その結果をＡＮＤゲートの１６ａとカウンタ１
４ｂのクロック端子につながっている０次々にカウンタ
をつなげることにより、源振（リフレッシュ信号５）を
分周した信号がＡＮＤゲート（１６０〜１６ｎ）に入力
される。一方、インターフェース回路９につながってい
るデータ６は、フリップフロップ（ＦＦ）回路１５の入
力端子につながる。ＦＦ回路の出力信号（１５０〜１５
ｎ）は、ＡＮＤゲート （１６ｏ 〜１６ｎ）のもう一
方の入力につながっている。このため、ＡＮＤゲートを
制御するのは、ＦＦ回路の出力信号である。このＦＦ回
路の出力信号（１５０〜１５ｎ）のいずれかが“１”の
時、そのＡＮＤゲートの信号（リフレッシュ信号５又は
それを分周した信号）が次のＯＲＩ ７を介して、制御
回路１８へとつながる。制御回路１８では、ＭＲＱ信号
７、ＲＤ信号３、ＷＲ信号４により、ＤＲＡＭを読み・
書きする動作か、又はデータ保持のためのリフレッシュ
動作かを判断し、制御する。リフレッシュ動作では、Ｆ
Ｆ回路の出力信号により選択された、リフレッシュに必
要な信号により行なわれる。Address 2 is switched by a multiplexer 19 to a row address and a column address of the DRAM 12. This switching signal is output from the control circuit 18, and the switching signal and RASIO, CAS
ll is controlled at the timing specified in DRAMI2. Refresh signal 5 is applied to AND gate 160
and the counter 14a. The counter outputs the result every time it performs a predetermined count, but the counter 1
4a outputs the result to AND gate 16a and counter 1.
By connecting the counters one after the other connected to the clock terminal 4b, a signal obtained by dividing the frequency of the source oscillation (refresh signal 5) is input to the AND gates (160 to 16n). On the other hand, data 6 connected to the interface circuit 9 is connected to an input terminal of a flip-flop (FF) circuit 15. Output signal of FF circuit (150~15
n) is connected to the other input of the AND gate (16o to 16n). Therefore, it is the output signal of the FF circuit that controls the AND gate. When any of the output signals (150 to 15n) of this FF circuit is "1", the signal of the AND gate (refresh signal 5 or a signal obtained by dividing it) is transmitted to the control circuit 18 via the next ORI 7. leading to. The control circuit 18 reads the DRAM using the MRQ signal 7, RD signal 3, and WR signal 4.
It determines whether it is a write operation or a refresh operation for data retention and controls it. In refresh operation, F
This is performed using a signal necessary for refreshing selected by the output signal of the F circuit.
ＦＦ回路の出力データ（１５０〜１５ｎ）の設定は、本
実施例では、アドレスの一部とｌ１０ＲＥＱ信号８を、
デユード回路１３により行なわれるものである。In this embodiment, the output data (150 to 15n) of the FF circuit is set by using part of the address and the l10REQ signal 8.
This is performed by the dual circuit 13.
以上の説明から明らかなように、ＤＲＡＭ回路モジュー
ルにおい、て、ＤＲＡＭのリフレッシュ回数を信号によ
りコントロールできることにより、次のような効果を得
ることができる。As is clear from the above description, in the DRAM circuit module, the following effects can be obtained by controlling the number of times the DRAM is refreshed using a signal.
■ リフレッシュ回数が減ることにより、リフレッシュ
時必要だった消費電流が少なくなる６■ リフレッシュ
動作を少なくすることにより、電源ラインを中心にノイ
ズの発生が少なくなり、ＤＲＡＭ及び周辺素子への影響
が少ない。■ By reducing the number of refreshes, the current consumption required during refresh is reduced.6 ■ By reducing the number of refresh operations, noise generation mainly on the power supply line is reduced, and the influence on the DRAM and peripheral elements is small.
■ ■の効果により１次又は２次電池駆動の機器内にも
大容量ＤＲＡＭモジュールが使用可能。■ Due to the effects of ■, large-capacity DRAM modules can be used even in devices powered by primary or secondary batteries.
■ 信号により、リフレッシュ回数が制御できるので、
組立後でも容易に変更可能。■ The number of refreshes can be controlled by signals, so
Can be easily changed even after assembly.
第１図は、本発明のＤＲＡＭ回路モジュール図。
第２図は、本発明のインターフェース回路図。
第３図は、従来のＤＲＡＭ回路モジュール図。
第４図は、従来のインターフェース回路図。
１・・・ＣＰＵ
２・・・アドレス
３・・・ＲＤ
４・・・ＷＲ
５・・・リフレッシュ
６・・・データ
７・・・ＭＲＱ
８・・・Ｉ／○ＲＥＱ
９−・・インターフェース回路
１０・・・ＲＡＳ
１１・・・ＣＡＳ
１２・・・ＤＲＡＭ
以
上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴木 喜三部 化１名１９、マルチプ
レクサ
第２図
第１閃
第３叉
第４履FIG. 1 is a DRAM circuit module diagram of the present invention. FIG. 2 is an interface circuit diagram of the present invention. FIG. 3 is a diagram of a conventional DRAM circuit module. FIG. 4 is a conventional interface circuit diagram. 1...CPU 2...Address 3...RD 4...WR 5...Refresh 6...Data 7...MRQ 8...I/○REQ 9-...Interface circuit 10 ...RAS 11...CAS 12...DRAM Applicant Seiko Epson Co., Ltd. Agent Patent Attorney Kizobe Suzuki 1 person 19, multiplexer Figure 2 1st flash 3rd fork 4th register
Claims (1)
ＲＡＭ）において、リフレッシュサイクル時間を、信号
により変更できる事を特徴とする、ダイナミックＲＡＭ
回路モジュール。Dynamic RAM (D
Dynamic RAM (RAM) is characterized in that the refresh cycle time can be changed by a signal.
circuit module.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138972A JPH0432087A (en) | 1990-05-29 | 1990-05-29 | Dynamic ram circuit module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138972A JPH0432087A (en) | 1990-05-29 | 1990-05-29 | Dynamic ram circuit module |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432087A true JPH0432087A (en) | 1992-02-04 |
Family
ID=15234480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138972A Pending JPH0432087A (en) | 1990-05-29 | 1990-05-29 | Dynamic ram circuit module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432087A (en) |
-
1990
- 1990-05-29 JP JP2138972A patent/JPH0432087A/en active Pending
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