JPH04287536A - 多重セル組立回路 - Google Patents
多重セル組立回路Info
- Publication number
- JPH04287536A JPH04287536A JP3051951A JP5195191A JPH04287536A JP H04287536 A JPH04287536 A JP H04287536A JP 3051951 A JP3051951 A JP 3051951A JP 5195191 A JP5195191 A JP 5195191A JP H04287536 A JPH04287536 A JP H04287536A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- cell assembly
- mid
- cell assembling
- pdu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 230000008676 import Effects 0.000 description 3
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高速パケットを小容量の
セル単位で伝送するシステムにおける多重セル組立回路
に関する。近年，米国において比較的大量のデータパケ
ットを高速に交換して伝送する方式として，ＳＭＤＳ（
Ｓｗｉｔｃｈｅｄ Ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒ
ｖｉｃｅ）がベル・コア（ＢｅｌｌＣｏｒｅ ）により
提唱され，一部のＢＯＣ（Ｂｅｌｌ Ｃｏｒｅ Ｃｏｍ
ｐａｎｙ）により提供されようとしている。このＳＭＤ
Ｓでは，伝送路上ではパケットが小容量のセルに分解さ
れて伝送されると共に，多数のパケットが同じ伝送路上
に多重化されて伝送される。このため，各セルには個々
のパケットを識別する識別子が付されており，多数の設
けられている各受信側では，個々のセルの識別子を識別
して，セルを組立ててパケットを組立てる必要がある。
セル単位で伝送するシステムにおける多重セル組立回路
に関する。近年，米国において比較的大量のデータパケ
ットを高速に交換して伝送する方式として，ＳＭＤＳ（
Ｓｗｉｔｃｈｅｄ Ｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒ
ｖｉｃｅ）がベル・コア（ＢｅｌｌＣｏｒｅ ）により
提唱され，一部のＢＯＣ（Ｂｅｌｌ Ｃｏｒｅ Ｃｏｍ
ｐａｎｙ）により提供されようとしている。このＳＭＤ
Ｓでは，伝送路上ではパケットが小容量のセルに分解さ
れて伝送されると共に，多数のパケットが同じ伝送路上
に多重化されて伝送される。このため，各セルには個々
のパケットを識別する識別子が付されており，多数の設
けられている各受信側では，個々のセルの識別子を識別
して，セルを組立ててパケットを組立てる必要がある。
【０００２】
【従来の技術】米国において提唱されているＳＭＤＳの
伝送方式は以下の特徴を持つ。■コネクションレス型の
高速パケットを用いて伝送する。■情報は階層化プロト
コルのレベル３（以下，Ｌ３という）に相当する，Ｌ３
−ＰＤＵ（パケット・データ・ユニット）単位で送受信
され，またこのＬ３−ＰＤＵは，レベル２のＬ２−ＰＤ
Ｕ（ＡＴＭのセルに相当）に分割され，実際に伝送路上
を伝達される。■伝送路上には，複数のＬ３−ＰＤＵを
同時に送信することが可能であり，各Ｌ３−ＰＤＵは，
ＭＩＤと呼ばれる識別子により識別される。■受信側で
は，どのＭＩＤを使用して自分宛のＬ３−ＰＤＵが送信
されてくるかは，予測できないため，全てのＭＩＤに対
応してＬ３−ＰＤＵを受信する必要がある。
伝送方式は以下の特徴を持つ。■コネクションレス型の
高速パケットを用いて伝送する。■情報は階層化プロト
コルのレベル３（以下，Ｌ３という）に相当する，Ｌ３
−ＰＤＵ（パケット・データ・ユニット）単位で送受信
され，またこのＬ３−ＰＤＵは，レベル２のＬ２−ＰＤ
Ｕ（ＡＴＭのセルに相当）に分割され，実際に伝送路上
を伝達される。■伝送路上には，複数のＬ３−ＰＤＵを
同時に送信することが可能であり，各Ｌ３−ＰＤＵは，
ＭＩＤと呼ばれる識別子により識別される。■受信側で
は，どのＭＩＤを使用して自分宛のＬ３−ＰＤＵが送信
されてくるかは，予測できないため，全てのＭＩＤに対
応してＬ３−ＰＤＵを受信する必要がある。
【０００３】上記の特徴を持つＳＭＤＳの伝送方式の内
容を説明すると，従来のＳＭＤＳによるパケットのフォ
ーマットを図６に示す。図６のＡ．に示すＬ３−ＰＤＵ
は，このレベル３におけるヘッダとトレイラが情報部の
前後に付加された構成を備え，１つのパケットが約９Ｋ
ｂｙｔｅの長さを持つ。このＬ３のヘッダには，発信元
のアドレス（ＳＡという：ソースアドレス）と宛先のア
ドレス（ＤＡという：ディスティネーションアドレス）
とを含んでいる。即ち，一般のパケットに相当するトレ
イラは，パケットの情報部の有効データ長（一般に可変
長）と，パケットの誤り訂正のためのチェックビットを
備える。
容を説明すると，従来のＳＭＤＳによるパケットのフォ
ーマットを図６に示す。図６のＡ．に示すＬ３−ＰＤＵ
は，このレベル３におけるヘッダとトレイラが情報部の
前後に付加された構成を備え，１つのパケットが約９Ｋ
ｂｙｔｅの長さを持つ。このＬ３のヘッダには，発信元
のアドレス（ＳＡという：ソースアドレス）と宛先のア
ドレス（ＤＡという：ディスティネーションアドレス）
とを含んでいる。即ち，一般のパケットに相当するトレ
イラは，パケットの情報部の有効データ長（一般に可変
長）と，パケットの誤り訂正のためのチェックビットを
備える。
【０００４】このＬ３−ＰＤＵは，図６のＢ．に示すよ
うなレベル２のＬ２−ＰＤＵに分割されて伝送される。 このＬ２−ＰＤＵの構成は，ＳＭＤＳのタイプ４のフォ
ーマットとして規定されているＳＡＲ（Ｓｅｇｍｅｎｔ
Ａｓｓｅｍｂｌｙ Ｒｅａｓｓｅｍｂｌｙ）方式によ
るセルである。このセルは，ＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のセルに対応
する構成を備え，先頭にはＡＴＭのセルのヘッダに対応
する，５バイトのセルヘッダ（ＡＴＭ用のヘッダと若干
異なる５バイト）が設けられ，その後に２バイトのＳＡ
Ｒヘッダ及び４４バイトのＳＡＲペイロード（ヘッダ及
びトレイラを含むＬ３−ＰＤＵが４４ｂｙｔｅ毎に分割
されたもの），最後に２バイトのＳＡＲトレイラが設け
られている。このＳＡＲヘッダ，ＳＡＲペイロード（伝
送すべき情報の部分）及びＳＡＲトレイラの構成は，Ｓ
ＭＤＳのタイプ４のフォーマットとして規定されている
。
うなレベル２のＬ２−ＰＤＵに分割されて伝送される。 このＬ２−ＰＤＵの構成は，ＳＭＤＳのタイプ４のフォ
ーマットとして規定されているＳＡＲ（Ｓｅｇｍｅｎｔ
Ａｓｓｅｍｂｌｙ Ｒｅａｓｓｅｍｂｌｙ）方式によ
るセルである。このセルは，ＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）のセルに対応
する構成を備え，先頭にはＡＴＭのセルのヘッダに対応
する，５バイトのセルヘッダ（ＡＴＭ用のヘッダと若干
異なる５バイト）が設けられ，その後に２バイトのＳＡ
Ｒヘッダ及び４４バイトのＳＡＲペイロード（ヘッダ及
びトレイラを含むＬ３−ＰＤＵが４４ｂｙｔｅ毎に分割
されたもの），最後に２バイトのＳＡＲトレイラが設け
られている。このＳＡＲヘッダ，ＳＡＲペイロード（伝
送すべき情報の部分）及びＳＡＲトレイラの構成は，Ｓ
ＭＤＳのタイプ４のフォーマットとして規定されている
。
【０００５】上記の，Ｌ２−ＰＤＵのＳＡＲヘッダには
，図６のＣ．に示すように，２ビットのペイロードタイ
プ（ＰＴで表示）の情報と，４ビットのセグメント番号
（ＳＮで表示）及びＭＩＤ（Ｍｅｓｓａｇｅ Ｉｄｅｎ
ｔｉｆｉｒｅ：メッセージ識別番号）が設定される。Ｍ
ＩＤは伝送路上に複数のＬ３−ＰＤＵがセル単位で分割
され多重化されるので，個々のメッセージを識別するた
めの情報である。 ＳＡＲヘッダ中の２ビットのペイロードタイプ（ＰＴ）
は，図６のＤ．に示す各種のセルのタイプを表示する。 すなわち，各Ｌ２−ＰＤＵ（単にセルという）が，元の
Ｌ３−ＰＤＵ（パケット）の先頭を表す先頭セル（ＢＯ
Ｍ：Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） か
，先頭に後続する中間セル（ＣＯＭ：Ｃｏｎｔｉｎｕｏ
ｕｓ Ｏｆ Ｍｅｓｓａｇｅ）か，最後を表す終了セル
（ＥＯＭ：Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ） の何れか
，及びＬ３−ＰＤＵのデータ長が短くて，元のＬ３−Ｐ
ＤＵ全体が１個のセルに収容されることを表す単独セル
（ＳＳＭ：Ｓｉｎｇｌｅ Ｓｈｏｒｔ Ｍｅｓｓａｇｅ
） であるかを表示する。
，図６のＣ．に示すように，２ビットのペイロードタイ
プ（ＰＴで表示）の情報と，４ビットのセグメント番号
（ＳＮで表示）及びＭＩＤ（Ｍｅｓｓａｇｅ Ｉｄｅｎ
ｔｉｆｉｒｅ：メッセージ識別番号）が設定される。Ｍ
ＩＤは伝送路上に複数のＬ３−ＰＤＵがセル単位で分割
され多重化されるので，個々のメッセージを識別するた
めの情報である。 ＳＡＲヘッダ中の２ビットのペイロードタイプ（ＰＴ）
は，図６のＤ．に示す各種のセルのタイプを表示する。 すなわち，各Ｌ２−ＰＤＵ（単にセルという）が，元の
Ｌ３−ＰＤＵ（パケット）の先頭を表す先頭セル（ＢＯ
Ｍ：Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） か
，先頭に後続する中間セル（ＣＯＭ：Ｃｏｎｔｉｎｕｏ
ｕｓ Ｏｆ Ｍｅｓｓａｇｅ）か，最後を表す終了セル
（ＥＯＭ：Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ） の何れか
，及びＬ３−ＰＤＵのデータ長が短くて，元のＬ３−Ｐ
ＤＵ全体が１個のセルに収容されることを表す単独セル
（ＳＳＭ：Ｓｉｎｇｌｅ Ｓｈｏｒｔ Ｍｅｓｓａｇｅ
） であるかを表示する。
【０００６】次にＳＡＲトレイラは，４ビットのＬＥＮ
ＧＴＨでＳＡＲペイロードに格納された有効データの長
さを表し，残りの１２ビットはＣＲＣ（チェック情報）
である。なお，ＢＯＭ，ＣＯＭ，ＥＯＭ，ＳＳＭは４４
バイトの固定長であるので，可変長のＬ３−ＰＤＵを固
定長のＬ２−ＰＤＵに分割した際に，最終のセルのＥＯ
Ｍの実質のビット数は４４ｂｙｔｅ以下となる。同様に
，ＳＳＭの実質のビット数も４４ｂｙｔｅ以下となる。 この場合，固定長（４４ｂｙｔｅ）とするために，ダミ
ービットを挿入する。従って，ＬＥＮＧＴＨは，上記Ｓ
ＳＭ，ＥＯＭのセルに４４バイト未満の情報を格納した
時，有効データと無効なダミーデータとを区別するため
に使用する。図６のＬ３−ＰＤＵとして示すパケットは
，伝送路上で同時に複数個伝送される。この様子を図７
の多重伝送の説明図を用いて説明すると，Ｌ３−ＰＤＵ
として，それぞれ異なるＭＩＤを有する＃１，＃２，＃
３が伝送される場合，１つの伝送路上では，図７に示す
ように，各Ｌ３−ＰＤＵを分割して作成されたセルが，
各Ｌ３−ＰＤＵについては順番にセルが伝送されるが，
隣接するセルの間では互いに異なるＬ３−ＰＤＵのセル
が伝送される。
ＧＴＨでＳＡＲペイロードに格納された有効データの長
さを表し，残りの１２ビットはＣＲＣ（チェック情報）
である。なお，ＢＯＭ，ＣＯＭ，ＥＯＭ，ＳＳＭは４４
バイトの固定長であるので，可変長のＬ３−ＰＤＵを固
定長のＬ２−ＰＤＵに分割した際に，最終のセルのＥＯ
Ｍの実質のビット数は４４ｂｙｔｅ以下となる。同様に
，ＳＳＭの実質のビット数も４４ｂｙｔｅ以下となる。 この場合，固定長（４４ｂｙｔｅ）とするために，ダミ
ービットを挿入する。従って，ＬＥＮＧＴＨは，上記Ｓ
ＳＭ，ＥＯＭのセルに４４バイト未満の情報を格納した
時，有効データと無効なダミーデータとを区別するため
に使用する。図６のＬ３−ＰＤＵとして示すパケットは
，伝送路上で同時に複数個伝送される。この様子を図７
の多重伝送の説明図を用いて説明すると，Ｌ３−ＰＤＵ
として，それぞれ異なるＭＩＤを有する＃１，＃２，＃
３が伝送される場合，１つの伝送路上では，図７に示す
ように，各Ｌ３−ＰＤＵを分割して作成されたセルが，
各Ｌ３−ＰＤＵについては順番にセルが伝送されるが，
隣接するセルの間では互いに異なるＬ３−ＰＤＵのセル
が伝送される。
【０００７】図８はＳＭＤＳの高速パケットの通信シス
テムを示す。図において高速パケットのネットワーク（
ＮＷ）８０は，高速パケットの交換等をＬ３−ＰＤＵに
ついて，上記ＳＡ，ＤＡを用いてコネクションレス（接
続路を固定して形成しない）で実行し，実際のスイッチ
ング及び伝送は，各Ｌ３−ＰＤＵを分割したセル（Ｌ２
−ＰＤＵ）に対して実行される。ＮＷ８０に対して複数
の端末（ＴＥ）８１（または端末アダプタ）が下りバス
８２上りバス８３により接続されている。図８の例は，
バスプロトコルとして米国のＩＥＥＥで提案（ＩＥＥＥ
８０２．６）されているＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔ
ｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ） 方式を採用し
ている。この方式では，下りバスと上りバスが関係する
各端末８１にそれぞれ順番に接続されて送信権の競合制
御が行われるが，受信する場合はＮＷ８０から複数の端
末８１の何れかに当てられたセルが下りバス８２に送出
される。この時のセルは，図７に示すように多重化され
て入力する。
テムを示す。図において高速パケットのネットワーク（
ＮＷ）８０は，高速パケットの交換等をＬ３−ＰＤＵに
ついて，上記ＳＡ，ＤＡを用いてコネクションレス（接
続路を固定して形成しない）で実行し，実際のスイッチ
ング及び伝送は，各Ｌ３−ＰＤＵを分割したセル（Ｌ２
−ＰＤＵ）に対して実行される。ＮＷ８０に対して複数
の端末（ＴＥ）８１（または端末アダプタ）が下りバス
８２上りバス８３により接続されている。図８の例は，
バスプロトコルとして米国のＩＥＥＥで提案（ＩＥＥＥ
８０２．６）されているＤＱＤＢ（Ｄｉｓｔｒｉｂｕｔ
ｅｄ Ｑｕｅｕｅ Ｄｕａｌ Ｂｕｓ） 方式を採用し
ている。この方式では，下りバスと上りバスが関係する
各端末８１にそれぞれ順番に接続されて送信権の競合制
御が行われるが，受信する場合はＮＷ８０から複数の端
末８１の何れかに当てられたセルが下りバス８２に送出
される。この時のセルは，図７に示すように多重化され
て入力する。
【０００８】各端末８１では各セルを受信して，自端末
が通信中の相手からのセルであるかを各セル毎にセル組
立を行って識別する。この場合，受信側ではどのＭＩＤ
を使用して自端末宛のＬ３−ＰＤＵが送信されてくるの
か分からないので，全てのＭＩＤに対応して各Ｌ３−Ｐ
ＤＵ（そのＬ３−ＰＤＵを分割した，ＢＯＭ，ＣＯＭ，
ＥＯＭやＳＳＭのセル）を受信しなければならない。組
立てた後で，自端末を宛先とするＬ３−ＰＤＵであるこ
とが分かる（Ｌ３−ＰＤＵのヘッダのＤＡを識別するこ
とによる）。
が通信中の相手からのセルであるかを各セル毎にセル組
立を行って識別する。この場合，受信側ではどのＭＩＤ
を使用して自端末宛のＬ３−ＰＤＵが送信されてくるの
か分からないので，全てのＭＩＤに対応して各Ｌ３−Ｐ
ＤＵ（そのＬ３−ＰＤＵを分割した，ＢＯＭ，ＣＯＭ，
ＥＯＭやＳＳＭのセル）を受信しなければならない。組
立てた後で，自端末を宛先とするＬ３−ＰＤＵであるこ
とが分かる（Ｌ３−ＰＤＵのヘッダのＤＡを識別するこ
とによる）。
【０００９】図９は従来の多重セル組立回路の構成図で
あり，図８の構成の端末８１内の受信部（図示せず）内
に設けられる。図９のセルハイウェイ（ＣＥＬＬ−ＨＷ
）は，図８の下りバス８２に対応し，複数のセル組立回
路１〜Ｎは，それぞれ異なるＭＩＤを有するＬ３−ＰＤ
Ｕ毎に設けられ，ＭＩＤとして使用する最大数（ＳＭＤ
Ｓの場合，Ｎ＝１０２４個）だけ必要になる。セルハイ
ウェイから入力するＬ２−ＰＤＵのセル（図６のＢ．参
照）が入力すると，ＭＩＤ判定部８１２において，ＳＡ
ＲヘッダのＭＩＤを判別する。ＭＩＤの番号が判別する
と，その番号に対応するセル組立回路８１０を駆動する
。駆動されたセル組立回路８１０は，駆動されるとセル
ハイウェイから入力する当該セルの情報（ペイロード情
報だけ）を取り込んで組立てる。このようにして各ＭＩ
Ｄに対応するセルが順次組立られて元のＬ３−ＰＤＵが
再生される。
あり，図８の構成の端末８１内の受信部（図示せず）内
に設けられる。図９のセルハイウェイ（ＣＥＬＬ−ＨＷ
）は，図８の下りバス８２に対応し，複数のセル組立回
路１〜Ｎは，それぞれ異なるＭＩＤを有するＬ３−ＰＤ
Ｕ毎に設けられ，ＭＩＤとして使用する最大数（ＳＭＤ
Ｓの場合，Ｎ＝１０２４個）だけ必要になる。セルハイ
ウェイから入力するＬ２−ＰＤＵのセル（図６のＢ．参
照）が入力すると，ＭＩＤ判定部８１２において，ＳＡ
ＲヘッダのＭＩＤを判別する。ＭＩＤの番号が判別する
と，その番号に対応するセル組立回路８１０を駆動する
。駆動されたセル組立回路８１０は，駆動されるとセル
ハイウェイから入力する当該セルの情報（ペイロード情
報だけ）を取り込んで組立てる。このようにして各ＭＩ
Ｄに対応するセルが順次組立られて元のＬ３−ＰＤＵが
再生される。
【００１０】
【発明が解決しようとする課題】上記の図９の従来例の
構成によれば，セル組立回路をＭＩＤの最大数に対応す
る個数だけ設ける必要があった。ところが，実際の受信
動作を考えると，同時に来るＭＩＤの数は，数十程度で
あり，これ以外のセル組立回路は動作していない。この
ため，実際に全てのＭＩＤに対応して設けられているセ
ル組立回路の多くが有効に動作していないという問題が
あった。本発明は高速パケット通信方式においてレベル
２のセル組立回路の個数を削減することができる多重セ
ル組立回路を提供することを目的とする。
構成によれば，セル組立回路をＭＩＤの最大数に対応す
る個数だけ設ける必要があった。ところが，実際の受信
動作を考えると，同時に来るＭＩＤの数は，数十程度で
あり，これ以外のセル組立回路は動作していない。この
ため，実際に全てのＭＩＤに対応して設けられているセ
ル組立回路の多くが有効に動作していないという問題が
あった。本発明は高速パケット通信方式においてレベル
２のセル組立回路の個数を削減することができる多重セ
ル組立回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の構成例で
ある。図１において，１は少ない個数（＃１〜＃Ｍ，Ｍ
＜Ｎ Ｍは，ＭＩＤの最大数）設けられたセル組立部
，２は遅延回路，３はセル組立制御部，４は各セル組立
部１に対して現在割り当てられているパケットの識別番
号（ＭＩＤに対応）が書き込まれている識別番号（ＭＩ
Ｄ）テーブル，５は各セル組立部１が現在使用中か否か
を表す使用テーブルである。本発明は小数のセル組立回
路の各々について使用テーブル及び識別番号テーブルの
制御情報を用いて，各セル組立回路１を全ての識別番号
に対し共用化するものである。
ある。図１において，１は少ない個数（＃１〜＃Ｍ，Ｍ
＜Ｎ Ｍは，ＭＩＤの最大数）設けられたセル組立部
，２は遅延回路，３はセル組立制御部，４は各セル組立
部１に対して現在割り当てられているパケットの識別番
号（ＭＩＤに対応）が書き込まれている識別番号（ＭＩ
Ｄ）テーブル，５は各セル組立部１が現在使用中か否か
を表す使用テーブルである。本発明は小数のセル組立回
路の各々について使用テーブル及び識別番号テーブルの
制御情報を用いて，各セル組立回路１を全ての識別番号
に対し共用化するものである。
【００１２】
【作用】ネットワーク（ＮＷ）から或るＭＩＤを持つＬ
３−ＰＤＵの先頭のセル（ＢＯＭ）が入力すると，セル
組立制御部３で入力セルの種別（先頭セルＢＯＭ，継続
セルＣＯＭ，終了セルＥＯＭ，単独セルＳＳＭの何れか
）と識別番号（ＭＩＤ）を識別する。先頭のセル（ＢＯ
Ｍ）の場合，使用テーブル５を参照して，現在空いてい
るセル組立部１の番号の１つを選択する。次にセル組立
制御部３は，ＭＩＤテーブル４内の空きセル組立部の番
号に対応する位置に前記識別したＭＩＤを書き込む。 続いてセル組立制御部３は，選択した空きセル組立部１
に対して入力セルの取り込みを指示する。入力セルは遅
延回路２を介して取り込み指示を受けたセル組立部１に
取り込まれる。
３−ＰＤＵの先頭のセル（ＢＯＭ）が入力すると，セル
組立制御部３で入力セルの種別（先頭セルＢＯＭ，継続
セルＣＯＭ，終了セルＥＯＭ，単独セルＳＳＭの何れか
）と識別番号（ＭＩＤ）を識別する。先頭のセル（ＢＯ
Ｍ）の場合，使用テーブル５を参照して，現在空いてい
るセル組立部１の番号の１つを選択する。次にセル組立
制御部３は，ＭＩＤテーブル４内の空きセル組立部の番
号に対応する位置に前記識別したＭＩＤを書き込む。 続いてセル組立制御部３は，選択した空きセル組立部１
に対して入力セルの取り込みを指示する。入力セルは遅
延回路２を介して取り込み指示を受けたセル組立部１に
取り込まれる。
【００１３】以後，この後同じＭＩＤの後続セル（継続
セルＣＯＭ，最終セルＥＯＭ）が入力すると，セル組立
制御部３でＭＩＤを識別すると，ＭＩＤテーブル４を参
照すると，同じＭＩＤが書き込まれているセル組立部１
の番号が分かるので，セル組立制御部３からそのセル組
立部１に同様の取り込み指示を出して，ＭＩＤが同じセ
ルは順次同じセル組立部１において組立てられる。ＥＯ
Ｍが入力した場合，セル組立制御部３は，最終セル（Ｅ
ＯＭ）を取り込んだ後セル組立部１の内容（Ｌ３−ＰＤ
Ｕ）を宛先ＤＡに対応する受信側装置に引き渡す。ＳＳ
Ｍのセルの場合，１つのセルを組立てるセル組立部を選
択して，組立てが完了すると，その内容を受信側装置に
引き渡す。
セルＣＯＭ，最終セルＥＯＭ）が入力すると，セル組立
制御部３でＭＩＤを識別すると，ＭＩＤテーブル４を参
照すると，同じＭＩＤが書き込まれているセル組立部１
の番号が分かるので，セル組立制御部３からそのセル組
立部１に同様の取り込み指示を出して，ＭＩＤが同じセ
ルは順次同じセル組立部１において組立てられる。ＥＯ
Ｍが入力した場合，セル組立制御部３は，最終セル（Ｅ
ＯＭ）を取り込んだ後セル組立部１の内容（Ｌ３−ＰＤ
Ｕ）を宛先ＤＡに対応する受信側装置に引き渡す。ＳＳ
Ｍのセルの場合，１つのセルを組立てるセル組立部を選
択して，組立てが完了すると，その内容を受信側装置に
引き渡す。
【００１４】
【実施例】図２はＭＩＤテーブルの構成図，図３は使用
テーブルの構成図，図４は実施例の処理フロー図，図５
は動作シーケンスの例である。この実施例では，ハード
ウェアの構成は図１に示す構成を備え，図１の識別テー
ブル４は，以下単にＭＩＤテーブルという。また，ＭＩ
Ｄ数は最大８でセル組立部１が４個（セル組立部＃１〜
セル組立部＃４）設けられているものとする。初期状態
では全てのセル組立部は未使用状態であり，これに対応
して，メモリで構成する使用テーブル（図３参照）は，
各アドレス０〜３に各セル組立部＃１〜＃４の使用表示
ビットが格納され，初期状態では全て“０”となってい
る。同様に，メモリで構成するＭＩＤテーブル（図２参
照）には，各アドレスに対してセル組立部＃１〜＃４の
それぞれに割当てられるＭＩＤの格納領域が設けられて
いるが，初期状態では何も入っていない。
テーブルの構成図，図４は実施例の処理フロー図，図５
は動作シーケンスの例である。この実施例では，ハード
ウェアの構成は図１に示す構成を備え，図１の識別テー
ブル４は，以下単にＭＩＤテーブルという。また，ＭＩ
Ｄ数は最大８でセル組立部１が４個（セル組立部＃１〜
セル組立部＃４）設けられているものとする。初期状態
では全てのセル組立部は未使用状態であり，これに対応
して，メモリで構成する使用テーブル（図３参照）は，
各アドレス０〜３に各セル組立部＃１〜＃４の使用表示
ビットが格納され，初期状態では全て“０”となってい
る。同様に，メモリで構成するＭＩＤテーブル（図２参
照）には，各アドレスに対してセル組立部＃１〜＃４の
それぞれに割当てられるＭＩＤの格納領域が設けられて
いるが，初期状態では何も入っていない。
【００１５】図４に示す実施例の処理フローは，図１の
セル組立制御部３において実行され，以下図５の動作シ
ーケンスの例を参照しながら説明する。最初に，ＭＩＤ
＝１の先頭セルがＮＷよりハイウェイ１（図１のセルＨ
Ｗ１）に入力すると，セル種別を識別する（図４の４０
）。図５の例では，先頭セル（ＢＯＭ）であるから，ま
ず使用テーブル５を検索して空きセル組立部を探す（図
４の４４）。この場合，アドレス０（先頭のアドレス）
のセル組立部＃１を選択する。次にセル組立制御部３は
，ＭＩＤテーブルのアドレス０（セル組立部＃１に割り
当てられた領域）に“１”（入力したセルのＭＩＤ番号
）を書き込む（図４の４５）。これは，後続する中間セ
ルや最終セルがセル組立部＃１を使用する為に行われる
。同時に使用テーブル５のアドレス０に“１”（使用中
表示）を書き込む（図４の４６）。この後，入力セルが
図１の遅延回路２で遅延してセルＨＷ２に出力されるタ
イムミングＴ１の時に「取り込み指示１」（図５）をハ
イ（ＨＩＧＨ） レベルにすると，セル組立部＃１が駆
動される。これにより，入力セルはそのセル組立部＃１
に送られて取り込まれる（図４の４７）。
セル組立制御部３において実行され，以下図５の動作シ
ーケンスの例を参照しながら説明する。最初に，ＭＩＤ
＝１の先頭セルがＮＷよりハイウェイ１（図１のセルＨ
Ｗ１）に入力すると，セル種別を識別する（図４の４０
）。図５の例では，先頭セル（ＢＯＭ）であるから，ま
ず使用テーブル５を検索して空きセル組立部を探す（図
４の４４）。この場合，アドレス０（先頭のアドレス）
のセル組立部＃１を選択する。次にセル組立制御部３は
，ＭＩＤテーブルのアドレス０（セル組立部＃１に割り
当てられた領域）に“１”（入力したセルのＭＩＤ番号
）を書き込む（図４の４５）。これは，後続する中間セ
ルや最終セルがセル組立部＃１を使用する為に行われる
。同時に使用テーブル５のアドレス０に“１”（使用中
表示）を書き込む（図４の４６）。この後，入力セルが
図１の遅延回路２で遅延してセルＨＷ２に出力されるタ
イムミングＴ１の時に「取り込み指示１」（図５）をハ
イ（ＨＩＧＨ） レベルにすると，セル組立部＃１が駆
動される。これにより，入力セルはそのセル組立部＃１
に送られて取り込まれる（図４の４７）。
【００１６】この後，順に入力して来るＭＩＤ＝２の先
頭セル，ＭＩＤ＝３の先頭セル，ＭＩＤ＝４の先頭セル
は，それぞれ，セル組立部＃２，セル組立部＃３，セル
組立部＃４に取り込まれる。ＭＩＤ＝１の最終セルが来
ると，セル組立セル部３は，ＭＩＤテーブル４を検索し
て（図４の５２），ＭＩＤ＝１が登録されているか識別
する（図４の５３）。この場合，セル組立部＃１にＭＩ
Ｄ＝１が登録されているので，「取り込み指示１」をハ
イレベルにして，セル組立部＃１に取り込みを指示する
。これにより該当するセルがセル組立部＃１に送信され
る（図４の５４）。続いて，使用テーブル５のアドレス
０に“０”を書き込んで，セル組立部＃１の使用表示を
未使用にする（図４の５５）。最終セルを取り込んだセ
ル組立部＃１は，先に取り込んだ先頭セルと最終セルを
合わせて，Ｌ３−ＰＤＵの形式にして上位の処理装置に
引き渡す。
頭セル，ＭＩＤ＝３の先頭セル，ＭＩＤ＝４の先頭セル
は，それぞれ，セル組立部＃２，セル組立部＃３，セル
組立部＃４に取り込まれる。ＭＩＤ＝１の最終セルが来
ると，セル組立セル部３は，ＭＩＤテーブル４を検索し
て（図４の５２），ＭＩＤ＝１が登録されているか識別
する（図４の５３）。この場合，セル組立部＃１にＭＩ
Ｄ＝１が登録されているので，「取り込み指示１」をハ
イレベルにして，セル組立部＃１に取り込みを指示する
。これにより該当するセルがセル組立部＃１に送信され
る（図４の５４）。続いて，使用テーブル５のアドレス
０に“０”を書き込んで，セル組立部＃１の使用表示を
未使用にする（図４の５５）。最終セルを取り込んだセ
ル組立部＃１は，先に取り込んだ先頭セルと最終セルを
合わせて，Ｌ３−ＰＤＵの形式にして上位の処理装置に
引き渡す。
【００１７】この後，図５の例では，ＭＩＤ＝５の先頭
セルが到着するが，セル組立制御部３は，上記と同様の
処理によた，使用テーブル５を検索して，使用可能なセ
ル組立部を調べる。この場合，セル組立部＃１が空いて
いるのでＭＩＤ＝５のセルの組立部＃１に取り込まれる
。上記の図５の例では触れなかった，中間セル（ＣＯＭ
）を受信した場合は，図４のステップ４８〜５０におい
てセルの取り込みが行われる。すなわち，ＭＩＤテーブ
ル４を検索すると正常な場合は，以前に同じＭＩＤを持
つ先頭セル（ＢＯＭ）が取り込まれているので，ＭＩＤ
テーブル４から該当するＭＩＤが登録されているアドレ
スにより，セル組立部の番号が検出される。検出された
セル組立部に対しそのセルの取り込みを指示する。もし
，ＭＩＤテーブル４に登録されてない場合は，当該セル
は廃棄される（図４の５１）。
セルが到着するが，セル組立制御部３は，上記と同様の
処理によた，使用テーブル５を検索して，使用可能なセ
ル組立部を調べる。この場合，セル組立部＃１が空いて
いるのでＭＩＤ＝５のセルの組立部＃１に取り込まれる
。上記の図５の例では触れなかった，中間セル（ＣＯＭ
）を受信した場合は，図４のステップ４８〜５０におい
てセルの取り込みが行われる。すなわち，ＭＩＤテーブ
ル４を検索すると正常な場合は，以前に同じＭＩＤを持
つ先頭セル（ＢＯＭ）が取り込まれているので，ＭＩＤ
テーブル４から該当するＭＩＤが登録されているアドレ
スにより，セル組立部の番号が検出される。検出された
セル組立部に対しそのセルの取り込みを指示する。もし
，ＭＩＤテーブル４に登録されてない場合は，当該セル
は廃棄される（図４の５１）。
【００１８】また，単独セル（ＳＳＭ）の場合，使用テ
ーブルを検索して空きセル組立部を探し（図４の４１）
，空きセル組立部があるとそのセルを空き組立部に送信
（取り込み指示を発生）し，終了する。この場合，後続
セルがないのでＭＩＤテーブル４，使用テーブル５への
登録は行われない（図４の４２，４７）。
ーブルを検索して空きセル組立部を探し（図４の４１）
，空きセル組立部があるとそのセルを空き組立部に送信
（取り込み指示を発生）し，終了する。この場合，後続
セルがないのでＭＩＤテーブル４，使用テーブル５への
登録は行われない（図４の４２，４７）。
【００１９】
【発明の効果】本発明によれば高速パケットをセルに分
解して複数のパケットを多重化して伝送する場合に，通
信装置に設けるレベル２のセル組立回路の個数として従
来は１０２４個（ＭＩＤが１０ビットの場合）必要であ
ったものを，最大でも数十個程度に削減できるので，装
置のハード量を大幅に縮小化でき，装置のコストを低減
化することができる。
解して複数のパケットを多重化して伝送する場合に，通
信装置に設けるレベル２のセル組立回路の個数として従
来は１０２４個（ＭＩＤが１０ビットの場合）必要であ
ったものを，最大でも数十個程度に削減できるので，装
置のハード量を大幅に縮小化でき，装置のコストを低減
化することができる。
【図１】本発明の構成例を示す図である。
【図２】ＭＩＤテーブルの構成図である。
【図３】使用テーブルの構成図である。
【図４】実施例の処理フロー図である。
【図５】動作シーケンスの例である。
【図６】従来のＳＭＤＳによるパケットのフォーマット
である。
である。
【図７】多重伝送の説明図である。
【図８】ＳＭＤＳの高速パケットの通信システムを示す
図である。
図である。
【図９】従来の多重セル組立回路の構成図である。
１ セル組立部
２ 遅延回路
３ セル組立制御部
４ 識別番号（ＭＩＤ）テーブル５
使用テーブル
使用テーブル
Claims (1)
- 【請求項１】 複数の個別の識別番号を持つパケット
がセルに分割されて伝送される通信装置システムの多重
セル組立回路において，識別番号（ＭＩＤ） の数より
少ない個数のセル組立部を設け，各セル組立部に割り当
てられた識別番号（ＭＩＤ） を保持する識別番号（Ｍ
ＩＤ） テーブルと，各セル組立部の現在の使用状態を
格納する使用テーブルと，入力セルの対応する識別番号
を識別し，同一識別番号のセルのうちの先頭，継続，終
端等の種別の何れであるかを識別して，前記各テーブル
を用いて特定のセル組立部を指定して該入力セルの組立
動作を実行するセル組立制御部とを備えることを特徴と
する多重セル組立回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195191A JP2837548B2 (ja) | 1991-03-18 | 1991-03-18 | 多重セル組立回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195191A JP2837548B2 (ja) | 1991-03-18 | 1991-03-18 | 多重セル組立回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287536A true JPH04287536A (ja) | 1992-10-13 |
| JP2837548B2 JP2837548B2 (ja) | 1998-12-16 |
Family
ID=12901187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5195191A Expired - Lifetime JP2837548B2 (ja) | 1991-03-18 | 1991-03-18 | 多重セル組立回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837548B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584070B1 (en) | 1992-01-16 | 2003-06-24 | Fujitsu Limited | Cell multiplexing apparatus handling multiple items of information |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03230640A (ja) * | 1990-02-06 | 1991-10-14 | Oki Electric Ind Co Ltd | セル組立装置 |
-
1991
- 1991-03-18 JP JP5195191A patent/JP2837548B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03230640A (ja) * | 1990-02-06 | 1991-10-14 | Oki Electric Ind Co Ltd | セル組立装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584070B1 (en) | 1992-01-16 | 2003-06-24 | Fujitsu Limited | Cell multiplexing apparatus handling multiple items of information |
| US6661796B1 (en) | 1992-01-16 | 2003-12-09 | Fujitsu Limited | Cell multiplexing apparatus handling multiple items of information |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2837548B2 (ja) | 1998-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5528592A (en) | Method and apparatus for route processing asynchronous transfer mode cells | |
| CA1214247A (en) | Local hybrid communication network in circuit and packet modes with a loop carrying a time multiplex | |
| US5513178A (en) | Cell multiplexing apparatus in ATM network | |
| EP1095535B1 (en) | Source node for a broadband network with atm cells | |
| EP0406842B1 (en) | Packet switch network for communication using packet having virtual connection identifier VCI | |
| KR100459618B1 (ko) | 음성및데이터미니셀의멀티플렉싱방법및장치 | |
| JP3359499B2 (ja) | 送出トラヒック制御装置 | |
| CA2069346C (en) | Atm cell error processing system | |
| EP1135912B1 (en) | Packet transmission method and apparatus | |
| US6639916B1 (en) | AAL receiving circuit and method of processing ATM cells | |
| US5467346A (en) | Packet communication method and packet communication apparatus | |
| KR0160055B1 (ko) | 자료 패킷 식별장치 | |
| US6490264B1 (en) | Data transmission method and system | |
| US5495478A (en) | Apparatus and method for processing asynchronous transfer mode cells | |
| JP3429492B2 (ja) | 非同期転送モード（ａｔｍ）交換装置および操作方法 | |
| JP2000349790A (ja) | Ａｔｍ通信装置およびそのセル処理方法 | |
| US7324527B1 (en) | Method for connecting communications terminals to a exchange via a communications network | |
| US6678279B1 (en) | System and method to implement a packet switch buffer for unicast and multicast data | |
| US6175567B1 (en) | Method and system for multiplexing/demultiplexing asynchronous transfer mode interprocessor communication (ATM IPC) cell in exchange | |
| WO1995014269A1 (en) | A high-performance host interface for networks carrying connectionless traffic | |
| US6650651B1 (en) | System and method to implement a packet switch output buffer | |
| JPH04287536A (ja) | 多重セル組立回路 | |
| US5787075A (en) | Switched multi-megabit digital service switching apparatus | |
| JP4562969B2 (ja) | クライアント端末電気通信装置 | |
| KR100483546B1 (ko) | 에이티엠 입력 셀 복제에 의한 멀티캐스트 스위칭 장치 및방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |