JPH04279397A - Semiconductor chip-mounted structure - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 15
- 239000007767 bonding agent Substances 0.000 abstract description 7
- 239000011889 copper foil Substances 0.000 abstract description 7
- 229920001721 polyimide Polymers 0.000 abstract description 6
- 239000009719 polyimide resin Substances 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 13
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体チップ実装構造
、例えば、ＩＣカード等に用いるテープキャリア上にＬ
ＳＩチップをワイヤボンディング方式により実装する実
装構造、特に、２層テープキャリア上に多ピンで大型の
ＬＳＩチップをワイヤボンディング方式により実装する
半導体チップ実装構造に関する。[Industrial Application Field] The present invention provides a semiconductor chip mounting structure, for example, an L
The present invention relates to a mounting structure for mounting an SI chip using a wire bonding method, and particularly to a semiconductor chip mounting structure for mounting a large-sized LSI chip with many pins on a two-layer tape carrier using a wire bonding method.
【０００２】0002
【従来の技術】一般に、ＩＣカード等に用いるテープキ
ャリア上にＬＳＩチップを実装するものとして、例えば
、特開昭６３−２２１０９３号公報に記載されたもの、
または実開平１−１１５２３７号公報に記載された図２
に示すようなものがある。これらはともに同じような構
成を有するものであり、以下、図２につき説明する。図
２に示す半導体チップ実装構造１は、樹脂ベースフィル
ム２上にリード電極３を接着剤４により接着したいわゆ
る３層テープキャリア５上に、ＬＳＩチップ６をダイボ
ンド剤７を介して熱圧着した後、ワイヤボンディング方
式によりＬＳＩチップ６上のパッドとリード電極３とを
ワイヤ８で電気的に接続し、充填剤９を充填固定したも
のである。2. Description of the Related Art Generally, as a device for mounting an LSI chip on a tape carrier used for an IC card or the like, for example, the method described in Japanese Patent Application Laid-Open No. 63-221093,
Or Figure 2 described in Utility Model Application Publication No. 1-115237
There is something like this. These both have similar configurations, and will be explained below with reference to FIG. 2. In the semiconductor chip mounting structure 1 shown in FIG. 2, an LSI chip 6 is thermocompression bonded via a die bonding agent 7 onto a so-called three-layer tape carrier 5 in which lead electrodes 3 are bonded to a resin base film 2 using an adhesive 4. The pads on the LSI chip 6 and the lead electrodes 3 are electrically connected by wires 8 using a wire bonding method, and a filler 9 is filled and fixed.
【０００３】近年、特定用途向のＩＣカード等の採用に
よりテープキャリア上に多ピン、大型のＬＳＩチップの
実装が必要となって来た。多ピンのＬＳＩチップ上のパ
ッドをテープキャリア上に実装する場合、テープキャリ
ア上のリード電極へのボンディングピッチをより一層小
さくする必要がある。テープキャリア上のボンディング
ピッチは３層テープキャリアより２層テープキャリアの
方が後述の理由で小さくなる。そこで、近年は、２層テ
ープキャリアを用いたＬＳＩチップの実装がなされてい
る。In recent years, with the adoption of IC cards for specific applications, it has become necessary to mount large-sized LSI chips with many pins on tape carriers. When mounting pads on a multi-pin LSI chip on a tape carrier, it is necessary to further reduce the bonding pitch to the lead electrodes on the tape carrier. The bonding pitch on the tape carrier is smaller for a two-layer tape carrier than for a three-layer tape carrier for reasons described later. Therefore, in recent years, LSI chips have been mounted using two-layer tape carriers.
【０００４】従来の２層テープキャリア１０を用いてＬ
ＳＩチップ６を実装するものとして、例えば、図３に示
す半導体チップ実装構造１１がある。図２に示す半導体
チップ実装構造と同じ構成には同じ符号をつける。半導
体チップ実装構造１１において、２層テープキャリア１
０は、ＬＳＩチップ６をダイボンドする方形板状の銅箔
のダイパット１２と、ダイパット１２の周辺にダイパッ
ト１２から離隔し、端部１３ａを有し、外方に向った多
数のリード電極１３が配置され、ダイパット１２とリー
ド電極１３の端部１３ａとはポリイミド樹脂からなる基
板１５の環状のボンディングサポート部１５ａにより連
結されている。[0004] Using the conventional two-layer tape carrier 10,
For example, a semiconductor chip mounting structure 11 shown in FIG. 3 is used to mount the SI chip 6. Components that are the same as the semiconductor chip mounting structure shown in FIG. 2 are given the same reference numerals. In the semiconductor chip mounting structure 11, the two-layer tape carrier 1
0 is a copper foil die pad 12 in the shape of a rectangular plate to which the LSI chip 6 is die-bonded, and a large number of lead electrodes 13 are arranged around the die pad 12, spaced apart from the die pad 12, having an end portion 13a, and facing outward. The die pad 12 and the end portion 13a of the lead electrode 13 are connected by an annular bonding support portion 15a of a substrate 15 made of polyimide resin.
【０００５】２層テープキャリア１０に多ピンで大型の
ＬＳＩチップ６を実装する場合、図２（ｃ）に示すダイ
ボンド工程のように２層テープキャリア１０は、ヒータ
ー１６上に載置し、加熱され、２層テープキャリア１０
が所定に温度に上昇した後、ダイパット１２上にダイボ
ンド剤７を介してＬＳＩチップ６を圧接してダイボンド
し、ダイボンド剤７を加熱硬化させて固着する。次いで
、ワイヤボンディング工程では、ＬＳＩチップ６上の多
数のボンディングパッド６ａと対応するリード電極１３
とをボンディングワイヤ方式によりワイヤ８で接続して
ＬＳＩチップ６とリード電極１３とを電気的に接続する
。When mounting a large LSI chip 6 with many pins on the two-layer tape carrier 10, the two-layer tape carrier 10 is placed on a heater 16 and heated as shown in the die bonding process shown in FIG. 2(c). and two-layer tape carrier 10
After the temperature rises to a predetermined temperature, the LSI chip 6 is pressure-contacted and die-bonded onto the die pad 12 via the die-bonding agent 7, and the die-bonding agent 7 is heated and hardened to be fixed. Next, in a wire bonding process, lead electrodes 13 corresponding to a large number of bonding pads 6a on the LSI chip 6 are bonded.
The LSI chip 6 and the lead electrodes 13 are electrically connected by connecting them with a wire 8 using a bonding wire method.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体チップ実装構造１１においては、ダイ
ボンド工程において、２層テープキャリア１０を加熱し
、大型のＬＳＩチップ６をダイパット１２に押圧し、ダ
イボンド剤７を加熱硬化させて、ダイパット１２上に固
着するが、大型のＬＳＩチップ６の場合、ダイパット１
２およびリード電極１３の部材である銅箔と基板１５の
部材であるポリイミド樹脂との熱膨脹率の差が無視でき
なくなり、図３（ｃ）に示すように、ダイパット１２お
よびリード電極１３の変形反り、これに伴う基板１５の
反りが発生し、このままダイボンド剤７は硬化してしま
う。次いで、ワイヤボンディング工程では、ダイパット
１２、リード電極１３の変形および基板１５の反りが発
生したまま、、ワイヤボンディングをすることになり、
リード電極１３が変形し反っており、リード電極１３の
端部１３ａは平面から浮き上っているため、ワイヤボン
ディング時のワイヤ８とリード電極１３との接触不良を
起こすという問題点がある。However, in such a conventional semiconductor chip mounting structure 11, in the die bonding process, the two-layer tape carrier 10 is heated, the large LSI chip 6 is pressed against the die pad 12, and the die bonding process is performed. The agent 7 is heated and hardened to be fixed on the die pad 12. However, in the case of a large LSI chip 6, the die pad 1
The difference in coefficient of thermal expansion between the copper foil, which is a component of the die pad 12 and the lead electrode 13, and the polyimide resin, which is a component of the substrate 15, cannot be ignored, and as shown in FIG. As a result, the substrate 15 warps, and the die bonding agent 7 continues to harden. Next, in the wire bonding process, wire bonding is performed while the die pad 12 and lead electrode 13 are deformed and the substrate 15 is warped.
Since the lead electrode 13 is deformed and warped and the end portion 13a of the lead electrode 13 is raised from the plane, there is a problem that poor contact between the wire 8 and the lead electrode 13 occurs during wire bonding.
【０００７】前述の基板１５およびダイパット１２、リ
ード電極１３の反りの発生は、２層テープキャリア１０
に小型のＬＳＩチップをワイヤボンディングにより実装
する時には、微小であり無視できる程度であるが、大型
のＬＳＩチップ６の場合、全体として大きな変形および
反りとなり前述のような問題点が生ずる。次に、２層テ
ープキャリア１０は３層テープキャリア５よりボンディ
ングピッチが小さくできるが、樹脂ベースフィルム２で
ある基板１５の反りが起こり易い理由につき説明する。The above-mentioned warping of the substrate 15, die pad 12, and lead electrode 13 is caused by the two-layer tape carrier 10.
When a small LSI chip is mounted by wire bonding, the size is so small that it can be ignored, but in the case of a large LSI chip 6, the overall deformation and warping occur, causing the problems described above. Next, although the two-layer tape carrier 10 can have a smaller bonding pitch than the three-layer tape carrier 5, the reason why the substrate 15, which is the resin base film 2, tends to warp will be explained.
【０００８】従来の３層テープキャリア５では、図４に
その製造工程の概要を示すように、ポリイミド樹脂から
なる樹脂ベースフィルム２上に接着剤４により銅箔を接
着し、接着した銅箔をレジストおよび裏止めをした後、
銅エッチングによりパターニングしリード電極３を形成
するため、図４（ｄ）に示すように、リード電極３にな
る銅箔の断面形状が台形状となり、ボンディング上のピ
ッチを小さくできない。一方、２層テープキャリア１０
では、図５にその製造工程を示すように、ポリイミド樹
脂からなる樹脂ベースフィルム２（基板）上に銅フラッ
シュメッキにより厚さ１μｍ以下の銅フラッシュを形成
した後、上下両面にレジストパターンを形成し、次いで
、銅電気メッキにより銅パターンメッキをして銅フラッ
シュの上に銅のリード電極３を形成し、レジスト剥離お
よび銅フラッシュエッチングをしている。In the conventional three-layer tape carrier 5, as shown in the outline of the manufacturing process in FIG. After resist and backing,
Since the lead electrodes 3 are formed by patterning by copper etching, the cross-sectional shape of the copper foil that becomes the lead electrodes 3 becomes trapezoidal, as shown in FIG. 4(d), and the pitch on the bonding cannot be made small. On the other hand, the two-layer tape carrier 10
As shown in FIG. 5, the manufacturing process is shown in FIG. Next, copper pattern plating is performed by copper electroplating to form copper lead electrodes 3 on the copper flash, and resist stripping and copper flash etching are performed.
【０００９】このため、２層テープキャリア１０のリー
ド電極１３の断面形状は長方形となりボンディングピッ
チを小さくでき、多ピン、大型のＬＳＩチップ６の実装
に有効である。また、２層テープキャリア１０では、銅
パターンのリード電極１３およびダイパット１２とポリ
イミド樹脂からなる基板（樹脂ベースフィルム）が直接
に接着しているため、両者の熱樹脂率の差がそのままリ
ード電極１３、ダイパット１２および基板１５の変形反
りとなり、３層テープキャリア５の場合のように接着剤
４による熱膨脹の差の吸収が起こらず、２層テープキャ
リア１０は３層テープキャリア５より大きい反りが生ず
るという問題点がある。Therefore, the cross-sectional shape of the lead electrodes 13 of the two-layer tape carrier 10 is rectangular, and the bonding pitch can be reduced, which is effective for mounting large-sized LSI chips 6 with many pins. In addition, in the two-layer tape carrier 10, since the copper pattern lead electrode 13 and die pad 12 are directly bonded to the substrate (resin base film) made of polyimide resin, the difference in thermal resin ratio between the two is directly bonded to the lead electrode 13 and the die pad 12. , the die pad 12 and the substrate 15 will be deformed and warped, and the difference in thermal expansion will not be absorbed by the adhesive 4 as in the case of the three-layer tape carrier 5, and the two-layer tape carrier 10 will warp more than the three-layer tape carrier 5. There is a problem.
【００１０】0010
【発明の目的】本発明は、このような従来技術の課題を
背景になされたものであり、テープキャリア上のダイパ
ットと、ダイパットの周辺の複数のリード電極の端部と
を保持固定する基板のボンディングサポート部を、ダイ
パットの周方向に複数のブロックに短冊状に分割するこ
とにより、ダイパット上に多ピン大型のＬＳＩチップを
実装した際にも、ボンディングサポート部の機能を十分
に維持するとともに、ダイボンディング時およびワイヤ
ボンディング時の加熱による熱膨脹率の差からくる基板
の反りを極めて小さくでき、ボンディングの不良を防止
できる半導体チップ実装構造を提供することを目的とす
る。OBJECTS OF THE INVENTION The present invention has been made against the background of such problems in the prior art, and it is an object of the present invention to provide a substrate for holding and fixing a die pad on a tape carrier and the ends of a plurality of lead electrodes around the die pad. By dividing the bonding support section into a plurality of strips in the circumferential direction of the die pad, the function of the bonding support section can be sufficiently maintained even when a large LSI chip with many pins is mounted on the die pad. It is an object of the present invention to provide a semiconductor chip mounting structure in which warpage of a substrate caused by a difference in coefficient of thermal expansion caused by heating during die bonding and wire bonding can be extremely minimized, and bonding defects can be prevented.
【００１１】[0011]
【課題を解決するめたの手段】本発明は、上記目的達成
のため、請求項１では、半導体チップをダイボンドする
板状のダイパットと、ダイパットの周辺に端部を有し、
前記半導体チップと電気的に接続するワイヤをボンディ
ングする複数のリード電極と、前記ダイパットと前記リ
ード電極の端部とを保持固定するボンディングサポート
部を有する基板と、を備えたテープキャリア上にワイヤ
ボンディングにより半導体チップを実装する半導体チッ
プ実装構造において、前記基板のボンディングサポート
部は前記ダイパットの周方向に複数のブロックに分割さ
れていることを特徴とし、請求項２では、請求項１記載
の半導体チップ実装構造において、前記基板のボンディ
ングサポート部の１つのブロックは１つのリード電極を
保持固定していることを特徴とし、請求項３では、請求
項１記載の半導体チップ実装構造において、前記基板の
ボンディングサポート部の１つのブロックは複数のリー
ド電極を保持固定していることを特徴としている。Means for Solving the Problems In order to achieve the above object, the present invention includes a plate-shaped die pad for die-bonding a semiconductor chip, and an end portion around the die pad;
Wire bonding on a tape carrier comprising: a plurality of lead electrodes for bonding wires electrically connected to the semiconductor chip; and a substrate having a bonding support portion for holding and fixing the die pad and the ends of the lead electrodes. A semiconductor chip mounting structure for mounting a semiconductor chip according to claim 2, wherein the bonding support portion of the substrate is divided into a plurality of blocks in the circumferential direction of the die pad, In the semiconductor chip mounting structure according to claim 1, one block of the bonding support portion of the substrate holds and fixes one lead electrode. One block of the support section is characterized by holding and fixing a plurality of lead electrodes.
【００１２】0012
【作用】本発明の請求項１では、テープキャリア上のダ
イパット上に半導体チップを押し付け、ワイヤボンディ
ングにより電気的に接続するに際し、ダイボンディング
時およびワイヤボンディング時に加熱されるため、ボン
ディングサポート部とダイパットまたはリード電極との
各部材の熱膨脹率の差により、基板のボンディングサポ
ート部の保持固定部に変形および反りが起こり、この変
形および反りがボンディングサポート部に沿って伝わろ
うとするが、ボンディングサポート部がダイパットの周
方向に複数のブロックに分割されているので、この変形
および反りがブロック内に限定され、その変形および反
りがそのブロック内だけの極めて小さいものとなる。こ
のことはボンディングサポート部の全周で同様に起こる
。このため、ボンディングサポートの変形および反りは
すべての場所で極めて小さいものとなる。[Function] According to claim 1 of the present invention, when a semiconductor chip is pressed onto a die pad on a tape carrier and electrically connected by wire bonding, the bonding support portion and the die pad are heated during die bonding and wire bonding. Or, due to the difference in coefficient of thermal expansion between each member and the lead electrode, deformation and warpage occur in the holding and fixing part of the bonding support part of the board, and this deformation and warp try to be transmitted along the bonding support part, but the bonding support part Since the die pad is divided into a plurality of blocks in the circumferential direction, this deformation and warping are limited to within each block, and the deformation and warping are extremely small only within that block. This similarly occurs around the entire circumference of the bonding support portion. Therefore, deformation and warpage of the bonding support are extremely small at all locations.
【００１３】請求項２では、ボンディングサポート部の
１つのブロックが１つのリード電極を保持固定している
ので、前記ブロック内の前記変形および反りは極めて小
さい。 請求項３では、ボンディングサポート部の１
つのブロックが複数のリード電極を保持固定しているの
で、この場合も変形および反りはそれぞれのブロック内
に限定され小さいものとなる。In the second aspect of the present invention, since one block of the bonding support portion holds and fixes one lead electrode, the deformation and warpage within the block are extremely small. In claim 3, one of the bonding support parts
Since one block holds and fixes a plurality of lead electrodes, deformation and warpage are also limited to within each block and are small.
【００１４】[0014]
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１は本発明の半導体チップ実装構造に係る一実施
例を示す図であり、２層テープキャリアに多ピンで大型
の多数のＬＳＩチップをダイボンドしたものの一部を示
す。Embodiments Hereinafter, embodiments of the present invention will be explained based on the drawings. FIG. 1 is a diagram showing an embodiment of the semiconductor chip mounting structure of the present invention, and shows a part of a structure in which a large number of large-sized LSI chips with many pins are die-bonded to a two-layer tape carrier.
【００１５】まず、構成について説明する。図１におい
て、２１は半導体チップ実装構造であるＬＳＩチップ実
装構造であり、ＬＳＩチップ実装構造２１は２層テープ
キャリア２２を有している。２層テープキャリア２２は
半導体チップであるＬＳＩチップ２３をダイボンドする
銅箔からなるほぼ方形で板状のダイパット２５と、ダイ
パット２５の周辺にダイパット２５の各辺縁から離隔し
て一端部２６ａを有し、一端部２６ａからダイパット２
５の各辺にほぼ直交して外方に向う銅箔からなる直線状
の複数のリード電極２６と、を有している。リード電極
２６の一端部２６ａはダイパット２５の周辺部２５ａと
の間を連結するポリイミド樹脂からなる基板２８のボン
ディングサポート部２８ａにより保持固定されている。
ボンディングサポート部２８ａはダイパット２５の周方
向に短冊状の多数のブロック２８Ｂに分割され全体とし
ては環状に配置されている。例えば、図１（ａ）（ｃ）
に示す、ボンディングサポート部２８ａの１つのブロッ
ク２８Ｂａ は１つのリード電極２６に保持しており、
また、他の１つのブロック２８Ｂｂは２つのリード電極
２６に保持している。First, the configuration will be explained. In FIG. 1, reference numeral 21 denotes an LSI chip mounting structure which is a semiconductor chip mounting structure, and the LSI chip mounting structure 21 has a two-layer tape carrier 22. The two-layer tape carrier 22 has a substantially rectangular plate-shaped die pad 25 made of copper foil for die-bonding an LSI chip 23, which is a semiconductor chip, and one end portion 26a around the die pad 25, spaced apart from each edge of the die pad 25. Then, the die pad 2 is inserted from the one end 26a.
5, a plurality of straight lead electrodes 26 made of copper foil are provided, which are substantially perpendicular to each side of the electrode 5 and directed outward. One end portion 26a of the lead electrode 26 is held and fixed by a bonding support portion 28a of a substrate 28 made of polyimide resin that connects the peripheral portion 25a of the die pad 25. The bonding support portion 28a is divided into a large number of strip-shaped blocks 28B in the circumferential direction of the die pad 25, and is arranged in an annular shape as a whole. For example, Figure 1(a)(c)
One block 28Ba of the bonding support portion 28a shown in is held by one lead electrode 26,
Another block 28Bb is held by two lead electrodes 26.
【００１６】また、リード電極２６の他端部２６ｂは基
板２８の基板テープ本体２８Ａに保持固定されている。
基板２８のボンディングサポート部２８ａの機能は、（
１）ワイヤボンディングするリード電極２６をダイパッ
ト２５に固定する。（２）ＬＳＩチップ２３をダイボン
ディングするダイパット２５の保持強度を高める。（３
）ワイヤボンディングした金ワイヤが垂れたとき、隣接
するリード電極２６への短絡を防止する。ことであり、
これらのブロックに分割されたボンディングサポート部
２８ａの機能はボンディングサポート部２８ａをダイパ
ット２５の周方向にブロック２８Ｂにより分割しても十
分に保持している。The other end 26b of the lead electrode 26 is held and fixed to the substrate tape body 28A of the substrate 28. The function of the bonding support part 28a of the board 28 is (
1) Fix the lead electrode 26 to be wire-bonded to the die pad 25. (2) The holding strength of the die pad 25 for die bonding the LSI chip 23 is increased. (3
) Prevents a short circuit to the adjacent lead electrode 26 when the wire-bonded gold wire sag. That is,
The function of the bonding support portion 28a divided into these blocks is sufficiently maintained even if the bonding support portion 28a is divided into blocks 28B in the circumferential direction of the die pad 25.
【００１７】基板２８、ダイパット２５およびリード電
極２６は２層テープキャリア２２を構成している。３０
はダイパット２５を支持する銅箔からなる支持部である
。２層テープキャリア２２のダイパット２５上にＬＳＩ
チップ２３を取付け実装する場合、２層テープキャリア
２２は所定の温度まで加熱され、温度の上昇した２層テ
ープキャリア２２のダイパット２５上にＬＳＩチップ２
３をダイボンド剤３１を介してダイボンディングし、次
いで、ＬＳＩチップ２３のボンディングパッドとリード
電極２６とを金ワイヤ３２によりワイヤボンディングに
より電気的に接続する。The substrate 28, die pad 25 and lead electrode 26 constitute a two-layer tape carrier 22. 30
is a support portion made of copper foil that supports the die pad 25. The LSI is placed on the die pad 25 of the two-layer tape carrier 22.
When mounting the chip 23, the two-layer tape carrier 22 is heated to a predetermined temperature, and the LSI chip 2 is placed on the die pad 25 of the two-layer tape carrier 22 whose temperature has increased.
3 is die-bonded through a die-bonding agent 31, and then the bonding pads of the LSI chip 23 and the lead electrodes 26 are electrically connected by wire bonding using gold wires 32.
【００１８】次に、作用について説明する。本発明では
、基板２８のボンディングサポート部２８ａがダイパッ
ト２５の周方向に短冊状の多数のブロック２８Ｂに分割
されているので、２層テープキャリア２２にＬＳＩチッ
プ２３を実装するため、ダイボンド工程およびワイヤボ
ンディング工程において、２層テープキャリア２２を加
熱し、２層テープキャリア２２のダイパット２５上にＬ
ＳＩチップ２３をダイボンド剤３１を介して圧着固定し
たり、また、固定したＬＳＩチップ２３の上部のボンデ
ィングバッドとリード電極２６とを金ワイヤ３２でワイ
ヤボンディングする際、ダイパット２５およびリード電
極２６の銅箔とボンディングサポート部２８ａのポリイ
ミド樹脂との熱膨脹率の差により変形や反りが起ころう
としても、変形や反りのボンディングサポート部２８ａ
の周方向への拡大がブロック２８Ｂ内に限定され、それ
ぞれのブロック２８Ｂａおよびブロック２８Ｂｂのブロ
ック２８Ｂ内の極めて小さい変形または反りになり、従
来のようなボンディングサポート部２８ａの大きな反り
が防止される。このため、ダイボンディング工程での金
ワイヤ３２のリード電極２６への接続不良等が防止でき
、信頼性の高いボンディング作業ができ、生産性が大幅
に向上できる。Next, the operation will be explained. In the present invention, since the bonding support portion 28a of the substrate 28 is divided into a large number of strip-shaped blocks 28B in the circumferential direction of the die pad 25, in order to mount the LSI chip 23 on the two-layer tape carrier 22, the die bonding process and wire In the bonding process, the two-layer tape carrier 22 is heated and L is placed on the die pad 25 of the two-layer tape carrier 22.
When crimping and fixing the SI chip 23 via the die bonding agent 31 or wire bonding the upper bonding pad of the fixed LSI chip 23 and the lead electrode 26 with the gold wire 32, the copper of the die pad 25 and the lead electrode 26 is Even if deformation or warping occurs due to the difference in coefficient of thermal expansion between the foil and the polyimide resin of the bonding support portion 28a, the bonding support portion 28a will not deform or warp.
The expansion in the circumferential direction is limited within the block 28B, resulting in extremely small deformation or warpage within the block 28B of each block 28Ba and block 28Bb, and large warpage of the bonding support portion 28a as in the conventional case is prevented. Therefore, poor connection of the gold wire 32 to the lead electrode 26 during the die bonding process can be prevented, and highly reliable bonding work can be performed, resulting in a significant improvement in productivity.
【００１９】[0019]
【発明の効果】以上説明したように、本発明の請求項１
〜３によれば、テープキャリア上のダイパットと、ダイ
パットの周辺の複数のリード電極の端部とを保持固定す
る基板のボンディングサポート部を、ダイパットの周方
向に複数のブロックに短冊状に分割することにより、ダ
イパット上に多ピン大型のＬＳＩチップを実装した際に
も、ボンディングサポート部の機能を十分に維持すると
ともに、ダイボンディング時およびワイヤボンディング
時の加熱による熱膨脹率の差からくる基板の反りを極め
て小さくでき、ボンディングの不良を防止できる。また
、請求項２〜３に記載のボンディングサポート部によれ
ば、基板の反りが各ブロック内に収まり、基板の反りが
極めて小さくなり、かつワイヤボンディングの不良の発
生を防止できる。[Effect of the invention] As explained above, claim 1 of the present invention
According to ~3, the bonding support portion of the substrate that holds and fixes the die pad on the tape carrier and the ends of the plurality of lead electrodes around the die pad is divided into a plurality of strips in the circumferential direction of the die pad. By doing so, even when a large LSI chip with many pins is mounted on the die pad, the function of the bonding support part is sufficiently maintained, and the warpage of the board caused by the difference in thermal expansion coefficient due to heating during die bonding and wire bonding is avoided. can be made extremely small, and bonding defects can be prevented. Further, according to the bonding support section according to the second to third aspects, the warpage of the board is contained within each block, the warp of the board is extremely small, and the occurrence of wire bonding defects can be prevented.
【図１】本発明の半導体チップ実装構造を説明する図で
、（ａ）はその一部平面説明図、（ｂ）は図１（ａ）の
Ｂ −Ｂ 矢視断面図、（ｃ）は図１（ａ）のＣ −Ｃ
矢視断面図である。1A and 1B are diagrams illustrating a semiconductor chip mounting structure of the present invention, in which (a) is a partial plan view, (b) is a sectional view taken along the line B-B in FIG. 1(a), and (c) is a C-C in Figure 1(a)
It is an arrow sectional view.
【図２】従来の半導体チップ実装構造を示す断面説明図
である。FIG. 2 is an explanatory cross-sectional view showing a conventional semiconductor chip mounting structure.
【図３】従来の半導体チップ実装構造を説明する図で、
（ａ）はその一部平面説明図、（ｂ）は図３（ａ）のＢ
−Ｂ 矢視断面図、（ｃ）はその加熱時の変形を示す
説明図である。FIG. 3 is a diagram illustrating a conventional semiconductor chip mounting structure.
(a) is a partial plan explanatory view, (b) is B of Fig. 3(a)
-B is a sectional view taken in the direction of arrows, and (c) is an explanatory diagram showing the deformation during heating.
【図４】従来の図２に示す半導体チップ実装構造に用い
た３層テープキャリアの製造工程を示す図で、（ａ）〜
（ｅ）はそれぞれ、その製造過程を示す説明図である。FIG. 4 is a diagram showing the manufacturing process of a three-layer tape carrier used in the conventional semiconductor chip mounting structure shown in FIG.
(e) is an explanatory diagram showing the manufacturing process.
【図５】２層テープキャリアの製造工程を示す図で、（
ａ）〜（ｆ）はそれぞれその製造過程を示す説明図であ
る。FIG. 5 is a diagram showing the manufacturing process of a two-layer tape carrier;
a) to (f) are explanatory views showing the manufacturing process, respectively.
２１ ＬＳＩチップ実装構造
２２ ２層テープキャリア（テープキャリア）２
３ ＬＳＩチップ（半導体チップ）２５
ダイパット
２６ リード電極
２６ａ 一端部（端部）
２８ 基板
２８ａ ボンディングサポート部
２８Ｂ ブロック
３２ 金ワイヤ（ワイヤ）21 LSI chip mounting structure 22 Two-layer tape carrier (tape carrier) 2
3 LSI chip (semiconductor chip) 25
Die pad 26 Lead electrode 26a One end (end) 28 Substrate 28a Bonding support section 28B Block 32 Gold wire (wire)
Claims (3)
ダイパットと、ダイパットの周辺に端部を有し、前記半
導体チップと電気的に接続するワイヤをボンディングす
る複数のリード電極と、前記ダイパットと前記リード電
極の端部とを保持固定するボンディングサポート部を有
する基板と、を備えたテープキャリア上にワイヤボンデ
ィングにより半導体チップを実装する半導体チップ実装
構造において、前記基板のボンディングサポート部は前
記ダイパットの周方向に複数のブロックに分割されてい
ることを特徴とする半導体チップ実装構造。1. A plate-shaped die pad for die-bonding a semiconductor chip; a plurality of lead electrodes having ends around the die pad for bonding wires electrically connected to the semiconductor chip; the die pad and the leads; In a semiconductor chip mounting structure in which a semiconductor chip is mounted by wire bonding on a tape carrier having a substrate having a bonding support portion for holding and fixing an end portion of an electrode, the bonding support portion of the substrate is arranged in a circumferential direction of the die pad. A semiconductor chip mounting structure characterized by being divided into multiple blocks.
１つのブロックは１つのリード電極を保持固定している
ことを特徴とする請求項１記載の半導体チップ実装構造
。2. The semiconductor chip mounting structure according to claim 1, wherein one block of the bonding support portion of the substrate holds and fixes one lead electrode.
１つのブロックは複数のリード電極を保持固定している
ことを特徴とする請求項１または２記載の半導体チップ
実装構造。3. The semiconductor chip mounting structure according to claim 1, wherein one block of the bonding support portion of the substrate holds and fixes a plurality of lead electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042129A JPH04279397A (en) | 1991-03-08 | 1991-03-08 | Semiconductor chip-mounted structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042129A JPH04279397A (en) | 1991-03-08 | 1991-03-08 | Semiconductor chip-mounted structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279397A true JPH04279397A (en) | 1992-10-05 |
Family
ID=12627332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042129A Pending JPH04279397A (en) | 1991-03-08 | 1991-03-08 | Semiconductor chip-mounted structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04279397A (en) |
-
1991
- 1991-03-08 JP JP3042129A patent/JPH04279397A/en active Pending
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