JPH0427219Y2 - - Google Patents

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JPH0427219Y2
JPH0427219Y2 JP6824884U JP6824884U JPH0427219Y2 JP H0427219 Y2 JPH0427219 Y2 JP H0427219Y2 JP 6824884 U JP6824884 U JP 6824884U JP 6824884 U JP6824884 U JP 6824884U JP H0427219 Y2 JPH0427219 Y2 JP H0427219Y2
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resistor
voltage
reverse blocking
thyristor
phototransistor
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Description

【考案の詳細な説明】 <産業上の利用分野> 本考案は、双方向サイリスタを使用して商用交
流電源等を開閉する交流スイツチ回路の改良に係
り、特に逆阻止サイリスタのゲート電流を増して
トリガ動作を確実にすると同時に交流スイツチ回
路の漏れ電流を低減する交流スイツチ回路に関す
る。
[Detailed description of the invention] <Field of industrial application> The present invention relates to the improvement of an AC switch circuit that uses a bidirectional thyristor to open and close a commercial AC power supply, etc., and in particular increases the gate current of the reverse blocking thyristor. The present invention relates to an AC switch circuit that ensures trigger operation and at the same time reduces leakage current of the AC switch circuit.

<従来技術> 交流回路を開閉するには回路中のインダクタン
スやキヤパシタンスの影響による雑音の発生を防
ぐため電圧が低い時点で回路を閉成するのが望ま
しい。
<Prior Art> When opening and closing an AC circuit, it is desirable to close the circuit when the voltage is low in order to prevent the generation of noise due to the effects of inductance and capacitance in the circuit.

第1図はこの種のゼロクロス方式の従来の実施
例を示す回路図である。
FIG. 1 is a circuit diagram showing a conventional embodiment of this type of zero-crossing method.

交流スイツチ回路の入力端1a,1bの外部に
は交流電源Pと負荷Lが直列に接続されている。
入力端1a,1bの間に双方向サイリスタQ1
接続されている。入力端1aと1bはダイオード
ブリツジD1の交流端子2a,2bとそれぞれ抵
抗R1,R2を介して接続されている。双方向サイ
リスタQ1のゲートGはダイオードブリツジD1
交流端子2bと接続されている。ダイオードブリ
ツジD1の直流端子3aは逆阻止サイリスタQ2
アノード2、直流端子3bはカソードにそれぞれ
接続されている。逆阻止サイリスタQ2のアノー
ド・カソード間には抵抗R3、フオトトランジス
タQ3および抵抗R4が直列に接続され電圧V1が印
加されている。フオトトランジスタQ3と抵抗R4
との接続点と逆阻止サイリスタQ2のゲートは接
続されている。逆阻止サイリスタQ2のゲートと
カソード間には逆阻止サイリスタQ2のアノー
ド・ゲート間の容量を介してゲートに伝達される
サージ電圧による逆阻止サイリスタQ2の点火ミ
スを防止するためのコンデンサC2が接続されて
いる。フオトトランジスタQ3と抵抗R4の直列回
路の両端の電圧V2はゼナーダイオードD2と抵抗
R5の直列回路に印加され、ゼナーダイオードD2
と抵抗R5の接続点の電圧V3がゼロ検出トランジ
スタQ4ののベースに与えられている。ゼロ検出
トラジスタQ4のコレクタはフオトトランジスタ
Q3のベースにそのエミツタは逆阻止サイリスタ
Q2のカソードにそれぞれ接続されている。ゼロ
検出トランジスタQ4のコレクタとフオトトラン
ジスタQ3のエミツタとの間にはコンデンサC1
接続されている。フオトトランジスタQ3は光信
号4によりオン・オフされ、この結果は負荷Lの
両端に電圧V4として現われる。
An AC power source P and a load L are connected in series to the outside of input terminals 1a and 1b of the AC switch circuit.
A bidirectional thyristor Q1 is connected between input terminals 1a and 1b. Input terminals 1a and 1b are connected to AC terminals 2a and 2b of diode bridge D1 via resistors R1 and R2 , respectively. The gate G of the bidirectional thyristor Q1 is connected to the AC terminal 2b of the diode bridge D1 . The DC terminal 3a of the diode bridge D1 is connected to the anode 2 of the reverse blocking thyristor Q2 , and the DC terminal 3b is connected to the cathode. A resistor R 3 , a phototransistor Q 3 and a resistor R 4 are connected in series and a voltage V 1 is applied between the anode and cathode of the reverse blocking thyristor Q 2 . Phototransistor Q 3 and resistor R 4
The connection point and the gate of reverse blocking thyristor Q2 are connected. A capacitor C is installed between the gate and cathode of reverse blocking thyristor Q 2 to prevent misfiring of reverse blocking thyristor Q 2 due to surge voltage transmitted to the gate via the capacitance between the anode and gate of reverse blocking thyristor Q 2 . 2 are connected. The voltage V 2 across the series circuit of the phototransistor Q 3 and the resistor R 4 is the zener diode D 2 and the resistor
Applied to the series circuit of R 5 and zener diode D 2
The voltage V 3 at the junction of resistor R 5 and resistor R 5 is applied to the base of zero detection transistor Q 4 . The collector of zero detection transistor Q4 is a phototransistor
At the base of Q 3 , its emitter is a reverse blocking thyristor.
Each is connected to the cathode of Q 2 . A capacitor C1 is connected between the collector of the zero detection transistor Q4 and the emitter of the phototransistor Q3 . The phototransistor Q3 is turned on and off by the optical signal 4, and the result appears across the load L as a voltage V4 .

フオトトランジスタQ3は発光ダイオードD3
共にフオトカプラを構成している。発光ダイオー
ドD3は抵抗R6を介して信号入力端5a,5bに
接続され、信号入力端5a,5bには双方向サイ
リスタQ1を閉成する入力信号Sが与えられてい
る。
The phototransistor Q 3 constitutes a photocoupler together with the light emitting diode D 3 . The light emitting diode D3 is connected to the signal input terminals 5a, 5b via a resistor R6 , and the input signal S for closing the bidirectional thyristor Q1 is applied to the signal input terminals 5a, 5b.

第2図は第1図に示す回路の各部の波形を示す
波形図である。以下、第2図を用いて第1図に示
す回路の動作を説明する。
FIG. 2 is a waveform diagram showing waveforms at various parts of the circuit shown in FIG. The operation of the circuit shown in FIG. 1 will be described below with reference to FIG.

先ず、入力信号SがフオトトランジスタQ3
与えられていないとき(第2図aのオフ状態)は
フオトトランジスタQ3はオフであり、逆阻止サ
イリスタQ2のゲートには電流が流れず逆阻止サ
イリスタQ2はオフである。従つて、双方向サイ
リスタQ1のゲートにも電流が流れず、負荷Lの
両端にも電圧V4(第2図e)が現われない。この
場合に逆阻止サイリスタQ2のアノード・カソー
ド間には交流電源Pの電圧をダイオードブリツジ
D1で両波整流した波形の電圧V1(第2図b)が現
われている。電圧V1は抵抗R3を介してゼナーダ
イオードD2に印加されているので電圧V1の値が
大きいときはゼナーダイオードD2でクランプさ
れ、ゼナー電圧以下のときにはゼナーダイオード
D2はオフとなり電圧V1の波形がそのまま電圧V2
(第2図c)としてゼナーダイオードD2のカソー
ドに現われる。また、ゼロ検出トランジスタQ4
のベースの電圧V3はそのベース・エミツタ間の
立上り電圧以上の電圧の場合はほぼ立ち上り電圧
にクランプされ、立上り電圧以下の場合はオフと
なる電圧波形(第4図d)となる。
First, when the input signal S is not applied to the phototransistor Q3 (the off state in Figure 2a), the phototransistor Q3 is off, and no current flows through the gate of the reverse blocking thyristor Q2 , resulting in reverse blocking. Thyristor Q2 is off. Therefore, no current flows through the gate of the bidirectional thyristor Q1 , and no voltage V4 (FIG. 2e) appears across the load L either. In this case, a diode bridge is connected to the voltage of AC power supply P between the anode and cathode of reverse blocking thyristor Q2 .
A voltage V 1 (FIG. 2b) appears with a waveform that is double rectified by D 1 . Voltage V 1 is applied to Zener diode D 2 via resistor R 3 , so when the value of voltage V 1 is large, it is clamped by Zener diode D 2 , and when it is below the Zener voltage, it is clamped by Zener diode D 2.
D 2 is turned off and the waveform of voltage V 1 remains unchanged as voltage V 2
(Fig. 2c) appears at the cathode of the zener diode D2 . Also, zero detection transistor Q4
When the voltage at the base of V 3 is higher than the rising voltage between the base and emitter, it is clamped almost to the rising voltage, and when it is lower than the rising voltage, the voltage waveform is turned off (FIG. 4d).

次に、入力信号Sがオフからオンに変つた過渡
期間T(第2図a)において電圧V1が大きい場合
は、既にゼロ検出トランジスタQ4がオンとなつ
ておりフオトトランジスタQ3のベースを短絡し
ているので、逆阻止サイリスタQ2のゲートには
電流が流れずオフ状態である。従つて双方向サイ
リスタQ1はオフで負荷Lには電圧V4は現われな
い(第1図e)。これは電圧V1が大きいときに入
力信号Sが加わつても双方向サイリスタQ1がオ
ンにならないことを示している。電圧V1が小さ
く、電圧V2がほぼゼナーダイオードD2のゼナー
電圧以下の状態で入力信号Sが加わつた場合は、
ゼロ検出トランジスタQ4はオフ状態であるので、
フオトトランジスタQ3を介して逆阻止サイリス
タQ2のゲートに電流を流れ、逆阻止サイリスタ
Q2を導通させ、負荷Lに電圧V4を生じさせる。
従つて、入力信号Sが印加されかつ電圧V1の値
が所定値以下の場合に限り双方向サイリスタQ1
が点火される。
Next, if the voltage V 1 is large during the transition period T (Figure 2 a) when the input signal S changes from off to on, the zero detection transistor Q 4 is already on and the base of the phototransistor Q 3 is turned on. Since it is short-circuited, no current flows through the gate of the reverse blocking thyristor Q2 and it is in the OFF state. Bidirectional thyristor Q 1 is therefore off and no voltage V 4 appears at load L (FIG. 1e). This shows that the bidirectional thyristor Q 1 does not turn on even if the input signal S is applied when the voltage V 1 is large. If the input signal S is applied when the voltage V 1 is small and the voltage V 2 is approximately below the zener voltage of the zener diode D 2 , then
Since zero detection transistor Q4 is in the off state,
Current flows through the phototransistor Q3 to the gate of the reverse blocking thyristor Q2 , and the reverse blocking thyristor
Q 2 is made conductive, producing a voltage V 4 across the load L.
Therefore, only when the input signal S is applied and the value of the voltage V 1 is less than or equal to a predetermined value, the bidirectional thyristor Q 1
is ignited.

一旦、双方向サイリスタQ1が点火され、入力
信号Sが印加されている限り負荷Lに電流を流
し、電圧V4を生じさせない(第2図e)。導通状
態で入力信号Sがオフになると、オフになつた後
に最初に電流がゼロをクロス点で双方向サイリス
タQ1はオフとなる。
Once the bidirectional thyristor Q 1 is fired, it conducts current through the load L and produces no voltage V 4 as long as the input signal S is applied (FIG. 2e). When the input signal S turns off in a conductive state, the bidirectional thyristor Q 1 turns off at the first point where the current crosses zero after turning off.

コンデンサC1はフオトトランジスタQ3の暗
電流による逆阻止サイリスタQ2の点火ミスを防
止するためのものである。即ち、光信号4がオフ
のとき、フオトトランジスタQ3の暗電流がフオ
トトランジスタQ3のコレクタ・ベースからコン
デンサC1および抵抗R4に流れ、これによりコン
デンサC1が充電されるが、ゼロ検出トランジス
タQ4がオンとなればコンデンサC1の充電電荷は
放電され、コンデンサC1の両端の電圧つまりフ
オトトランジスタQ3のベース・エミツタ間の電
圧Vbeは一定値に制限され(第2図f)、この値
がフオトトランジスタQ3の立上り電圧以下にな
る様にゼロ検出トランジスタQ4のオフ周期とオ
フデユテイを選定することにより、暗電流による
逆阻止サイリスタQ2の点火ミスを防止できる。
The capacitor C1 is for preventing misfire of the reverse blocking thyristor Q2 due to the dark current of the phototransistor Q3. That is, when the optical signal 4 is off, the dark current of the phototransistor Q3 flows from the collector-base of the phototransistor Q3 to the capacitor C1 and the resistor R4 , which charges the capacitor C1 , but there is no zero detection. When the transistor Q4 turns on, the charge in the capacitor C1 is discharged, and the voltage across the capacitor C1 , that is, the voltage between the base and emitter of the phototransistor Q3 , Vbe , is limited to a constant value (Fig. 2 f). ), by selecting the off period and off duty of the zero detection transistor Q4 so that this value is less than the rising voltage of the phototransistor Q3, it is possible to prevent misfiring of the reverse blocking thyristor Q2 due to dark current.

しかし、第1図の交流スイツチ回路には以下の
様な欠点がある。
However, the AC switch circuit shown in FIG. 1 has the following drawbacks.

逆阻止サイリスタQ2のアノード・ゲート間の
洩れ電流を例えば20マイクロアンペア、ゲート・
スレシヨルド電圧を0.3ボルトとすると、抵抗R4
は0.3V/20×10-6(μA)以下の例えば10キロオー
ムに選択して洩れ電流による逆阻止サイリスタ
Q2のミス点火を防止する。ここで、フオトトラ
ンジスタQ3がオンのときの逆阻止サイリスタQ2
のアノード電圧V1が10ボルトにおける逆阻止サ
イリスタQ2のゲート電圧を1ボルト以上として
トリガ動作をさせようとすると、抵抗R3を抵抗
R4の10倍以下の値、例えば50キロオーム等に選
定することになる。ところでこの様な定数に設定
すると、フオトトランジスタQ3がオフで逆阻止
サイリスタQ2がオフのときには装置洩れ電流は、
抵抗R3、ゼナーダイオードD2、抵抗R5を流れる
電流で与えられ、電源Pの電圧が100ボルト、50
ヘルツ等の商用電源のときには2ミリアンペア以
上の電流となる。そして、この様な数値は使用周
囲温度範囲が0〜45℃程度のときには一般的に選
定される数値である。
The leakage current between the anode and gate of the reverse blocking thyristor Q2 is, for example, 20 microamps, and the gate
If the threshold voltage is 0.3 volts, then the resistance R 4
is 0.3V/20×10 -6 (μA) or less, for example, 10kΩ, and the reverse blocking thyristor due to leakage current is selected.
Prevents mis-ignition of Q2 . Here, reverse blocking thyristor Q 2 when phototransistor Q 3 is on
When the anode voltage V 1 of the reverse blocking thyristor Q 2 is set to 10 volts and the gate voltage of the reverse blocking thyristor Q 2 is set to 1 volt or more to perform a trigger operation, the resistor R 3 is replaced with a resistor.
The value should be selected to be less than 10 times R4 , for example 50 kilohms. By the way, when such a constant is set, when the phototransistor Q3 is off and the reverse blocking thyristor Q2 is off, the device leakage current is:
The current flowing through resistor R 3 , zener diode D 2 , and resistor R 5 is given by the voltage of power supply P is 100 volts, 50
When using a commercial power source such as Hertz, the current is 2 milliamps or more. Such numerical values are generally selected when the operating ambient temperature range is about 0 to 45°C.

しかし、使用周囲温度範囲の上限を例えば100
℃にすると、逆阻止サイリスタQ2の洩れ電流は
100マイクロアンペア等に増加し、更にゲート・
スレシヨルド電圧も0.2ボルト等に低下する。こ
のためには抵抗R4とR3とを小さく選定すること
により対処することができるが、これでは結果と
して装置洩れ電流の増加を招く欠点がある。
However, if the upper limit of the operating ambient temperature range is set to 100
℃, the leakage current of reverse blocking thyristor Q2 is
increased to 100 microamps, etc., and further gate
The threshold voltage also drops to 0.2 volts, etc. This can be countered by selecting the resistors R 4 and R 3 to be small, but this has the disadvantage of resulting in an increase in device leakage current.

<考案の目的> 本考案は、前記の従来技術に鑑み、逆阻止サイ
リスタのトリガ動作を確実にすると共に装置洩れ
電流の少ない交流スイツチ回路を提供することを
目的とする。
<Purpose of the invention> In view of the above-mentioned prior art, it is an object of the present invention to provide an AC switch circuit that ensures the trigger operation of a reverse blocking thyristor and has less device leakage current.

<本考案の構成> この目的を構成する本考案の構成は、交流スイ
ツチ回路に係り、負荷に直列に接続される双方向
サイリスタと、この双方向サイリスタの両端の電
圧に対応して電圧がアノード・カソード間に与え
られ双方向サイリスタのゲート電流を制御する逆
阻止サイリスタと、アノードとカソード間に少く
とも第1抵抗とこの第1抵抗より高い抵抗値を有
する第2抵抗と定電圧素子とが直列に接続された
第1の直列回路と、第1抵抗と第2抵抗との接続
点と逆阻止サイリスタのカソードとの間にバツフ
アトランジスタと光信号により逆阻止サイリスタ
を点火するフオトトランジスタとが直列に接続さ
れた第2の直列回路と、バツフアトランジスタの
コレクタ電圧が所定値以上のときにフオトトラン
ジスタのベース電荷を吸収してフオトトランジス
タをオフとし所定値以下のときオフになるゼロ検
出トランジスタと、第2抵抗と定電圧素子との接
続点がバツフアトランジスタのベースに接続され
たことを特徴とするものである。
<Configuration of the present invention> The configuration of the present invention that achieves this purpose relates to an AC switch circuit, which includes a bidirectional thyristor connected in series to a load, and a voltage at the anode corresponding to the voltage across the bidirectional thyristor. - A reverse blocking thyristor provided between the cathode and controlling the gate current of the bidirectional thyristor, and at least a first resistor, a second resistor having a higher resistance value than the first resistor, and a constant voltage element between the anode and the cathode. A buffer transistor and a phototransistor for igniting the reverse blocking thyristor with an optical signal are provided between the first series circuit connected in series, the connection point of the first resistor and the second resistor, and the cathode of the reverse blocking thyristor. a second series circuit connected in series, and a zero detection transistor that absorbs the base charge of the phototransistor to turn off the phototransistor when the collector voltage of the buffer transistor is above a predetermined value, and turns off when the collector voltage of the buffer transistor is below a predetermined value. A connection point between the second resistor and the constant voltage element is connected to the base of the buffer transistor.

<実施例> 以下、本考案の実施例について図面に基づき説
明する。尚、従来技術と同一の機能を有する部分
には同一番号を付し、重複する説明は省略する。
<Example> Hereinafter, an example of the present invention will be described based on the drawings. Note that parts having the same functions as those in the prior art are given the same numbers, and redundant explanations will be omitted.

第3図は本考案の一実施例を示す回路図であ
る。第3図の回路は第1図に示した回路に対し
て、抵抗R3とゼナーダイオードD2との間に抵抗
R7が挿入され、更に抵抗R3とR7の接続点とフオ
トトランジスタQ3との間にバツフアトランジス
タQ5が挿入されている点が異なる。バツフアト
ランジスタQ5ののコレクタは抵抗R7とR3との接
続点に、エミツタはフオトトランジスタQ3のコ
レクタに、ベースは抵抗R7とゼナーダイオード
D2との接続点にそれぞれ接続されている。抵抗
R7は抵抗R3に比べて大きな値に選定されている。
この様な構成にするとゼロ検出のためのゼナーダ
イオードD2とゼロ検出トランジスタQ4への電流
を高い抵抗値の抵抗R7で制限し、フオトトラン
ジスタQ3から逆阻止サイリスタQ2へのゲート電
流を抵抗値のR3を介して流すことができるので、
フオトトランジスタQ3がオフのときの装置洩れ
電流を小さく、フオトトランジスタQ3がオンの
ときの逆阻止サイリスタQ2へのゲート電流を大
きくでき安定なトリガ動作が可能となる。この結
果、抵抗R4を1キロオームすなわち第1図の場
合に比べて1/10にして装置洩れ電流の許容値を増
大させることができる。
FIG. 3 is a circuit diagram showing an embodiment of the present invention. The circuit shown in Figure 3 is different from the circuit shown in Figure 1 by adding a resistor between the resistor R 3 and the zener diode D 2 .
The difference is that R7 is inserted, and a buffer transistor Q5 is further inserted between the connection point of resistors R3 and R7 and the phototransistor Q3 . The collector of the buffer transistor Q 5 is at the connection point with the resistors R 7 and R 3 , the emitter is at the collector of the phototransistor Q 3 , and the base is at the connection point between the resistor R 7 and the zener diode.
Each is connected to the connection point with D 2 . resistance
R7 is selected to have a larger value than resistor R3 .
With this configuration, the current to the zener diode D 2 for zero detection and the zero detection transistor Q 4 is limited by the high resistance resistor R 7 , and the gate from the phototransistor Q 3 to the reverse blocking thyristor Q 2 is limited. Since the current can flow through the resistance value R 3 ,
It is possible to reduce the device leakage current when the phototransistor Q3 is off, and to increase the gate current to the reverse blocking thyristor Q2 when the phototransistor Q3 is on, thereby enabling stable trigger operation. As a result, the allowable value of device leakage current can be increased by setting the resistor R 4 to 1 kilohm, that is, 1/10 of that in the case of FIG. 1.

次に、バツフアトランジスタQ5の動作につい
て第4図の波形図を参照して説明する。第4図は
負荷Lがインダクタンス負荷で電圧に比べて電流
が90°位相遅れを生じている場合について示して
ある。a図は入力信号Sのオン・オフ状態を示
し、b図はフオトトランジスタQ3のオン・オフ
状態を示している。c図は逆阻止サイリスタQ2
のアノード・カソード間の電圧V1を、d図は逆
阻止サイリスタQ2を流れる電流をそれぞれ示し
ている。e図はゼロ検出トランジスタQ4のオ
ン・オフ状態を示している。a〜e図中、点線で
示した部分は入力信号Sがなくフオトトランジス
タQ3がオフ状態を継続しているときの各部の波
形を参考として示してある。
Next, the operation of buffer transistor Q5 will be explained with reference to the waveform diagram of FIG. FIG. 4 shows a case where the load L is an inductance load and the current has a phase lag of 90° compared to the voltage. Figure a shows the on/off state of the input signal S, and figure b shows the on/off state of the phototransistor Q3 . Figure c shows reverse blocking thyristor Q2
Figure d shows the voltage V 1 between the anode and cathode of , and the current flowing through the reverse blocking thyristor Q 2 . Figure e shows the on/off state of the zero detection transistor Q4 . In the figures a to e, the portions indicated by dotted lines are shown for reference as waveforms at each portion when there is no input signal S and the phototransistor Q3 continues to be in the off state.

入力信号Sがオフ状態(第4図aのオフ状態)
では、フオトトランジスタQ3がオフ(第4図b)
であり、逆阻止サイリスタQ2がオフであるので、
逆阻止サイリスタQ2のアノード・カソード間の
電圧V1は交流電源PをダイオードブリツジD1
整流した両波整流電圧(第4図c)となつてお
り、逆阻止サイリスタQ2に流れる電流はゼロ
(第4図d)である。この状態ではゼロ検出トラ
ンジスタQ4のオン・オフ状態には依存しない。
Input signal S is off (off state in Figure 4 a)
Now, phototransistor Q3 is off (Figure 4b)
and since reverse blocking thyristor Q2 is off,
The voltage V 1 between the anode and cathode of the reverse blocking thyristor Q 2 is a double-wave rectified voltage (Fig. 4c) obtained by rectifying the AC power supply P by the diode bridge D 1 , and the current flowing through the reverse blocking thyristor Q 2 is is zero (Fig. 4d). In this state, it does not depend on the on/off state of the zero detection transistor Q4 .

しかし、入力信号Sがオンになつた状態では、
電圧V2が所定値より低い値になるとゼロ検出ト
ランジスタQ4がオフとなる(第4図e)ので、
フオトトランジスタQ3がオン状態(第4図b)
となり、逆阻止サイリスタQ2がこれに同期して
(第4図のtON)トリガされて導通する。したがつ
て、電圧V1はゼロ(第4図c)となり、逆阻止
サイリスタQ2を流れる電流は第4図dに示すよ
うにインダクタンスの負荷Lのため電圧V1に対
して90°遅れた電流となる。逆阻止サイリスタQ2
がオンとなつた初期状態では電流の立ち上りの遅
れのため周期が長くなつている。電流がゼロとな
る点では逆阻止サイリスタQ2がオフとなろうと
するが、フオトトランジスタQ3がオンとなつて
いるので再びオンとなる。この状態が第4図cに
電流がゼロとなる点(第4図d)に対応してヒゲ
状の電圧として示されている。逆阻止トランジス
タQ2がオン状態では電圧V1はゼロなのでゼロ検
出トランジスタQ4はオフ状態(第4図e)を保
持する。
However, when the input signal S is turned on,
When the voltage V2 becomes lower than the predetermined value, the zero detection transistor Q4 turns off (Fig. 4e), so
Phototransistor Q3 is on (Figure 4b)
The reverse blocking thyristor Q2 is triggered in synchronization with this ( tON in FIG. 4) and becomes conductive. Therefore, the voltage V 1 becomes zero (Fig. 4c), and the current flowing through the reverse blocking thyristor Q 2 lags the voltage V 1 by 90° due to the inductance load L, as shown in Fig. 4d. It becomes an electric current. Reverse blocking thyristor Q 2
In the initial state when the switch is on, the period is long due to the delay in the rise of the current. At the point where the current becomes zero, the reverse blocking thyristor Q2 tries to turn off, but since the phototransistor Q3 is on, it turns on again. This state is shown in FIG. 4c as a whisker-shaped voltage corresponding to the point where the current becomes zero (FIG. 4d). Since the voltage V1 is zero when the reverse blocking transistor Q2 is in the on state, the zero detection transistor Q4 remains in the off state (FIG. 4e).

しかし、入力信号Sがオンからオフ状態になり
逆阻止サイリスタQ2に流れる電流がゼロになり、
オフになつた時点(第4図eのtOFF)では、電圧
V1が最大値になり(第4図c)、電圧V2も最大に
なる。ここで、仮りにバツフアトランジスタQ5
がないとすれば、フオトトランジスタQ3がコレ
クタ・ベース間の電極容量を例えば20ピコフアラ
ド、コンデンサC1の静電容量を500ピコフアラ
ド、電圧V2を抵抗R7が抵抗R3より大きく選定さ
れているので、100ボルトとするとフオトトラン
ジスタQ3のベース電圧は100×20/(20+500)
ボルト、すなわち3.8ボルトを越える電圧の印加
を受けてフオトトランジスタQ3は光信号4によ
らず誤導通を起こす。しかし、このときはゼ検出
トランジスタQ4も導通する状況にあるので、フ
オトトランジスタQ3またはゼロ検出トランジス
タQ4のいずれかが導通しようとする競合状態と
なり、結果として逆阻止サイリスタQ2は誤導通
する場合と正常にオフになる場合とが発生する不
具合を生ずる。そこで、バツフアトランジスタ
Q5を第3図に示す様に挿入して、高電圧のV2
よるサージ電流をバツフアトランジスタQ5のコ
レクタ・ベース間の静電容量を介してゼナーダイ
オードへ流し、ゼロ検出トランジスタQ4の導通
を促進し、前述の競合状態を避ける。一方、光信
号4によりフオトトランジスタQ3がオンになつ
た場合には抵抗Q3、バツフアトランジスタQ5
フオトトランジスタQ3を電流が流れ、ゼナーダ
イオードD2への電流を発生させない。すなわち、
第4図のtONからtOFFの期間にゼロ検出トランジス
タQ4を導通させることはない。
However, the input signal S changes from on to off, and the current flowing through reverse blocking thyristor Q2 becomes zero.
At the point when it turns off (t OFF in Figure 4 e), the voltage
V 1 reaches its maximum value (Fig. 4c), and voltage V 2 also reaches its maximum value. Here, suppose buffer transistor Q 5
If the phototransistor Q 3 has a collector-base electrode capacitance of, for example, 20 picofarad, the capacitance of the capacitor C 1 is 500 picofarad, and the voltage V 2 is selected so that the resistor R 7 is larger than the resistor R 3 . Therefore, if it is 100 volts, the base voltage of phototransistor Q3 is 100×20/(20+500)
When a voltage exceeding 3.8 volts is applied, the phototransistor Q3 causes erroneous conduction regardless of the optical signal 4. However, at this time, the zero detection transistor Q 4 is also in a state of conduction, so there is a competition situation in which either the photo transistor Q 3 or the zero detection transistor Q 4 tries to conduct, and as a result, the reverse blocking thyristor Q 2 becomes erroneously conductive. This causes a problem in which the power is turned off normally in some cases and in other cases it turns off normally. Therefore, buffer transistor
Q 5 is inserted as shown in Figure 3, and the surge current due to high voltage V 2 flows through the capacitance between the collector and base of the buffer transistor Q 5 to the Zener diode, and the zero detection transistor Q 4 conduction and avoid the race conditions mentioned above. On the other hand, when phototransistor Q 3 is turned on by optical signal 4, resistor Q 3 , buffer transistor Q 5 ,
Current flows through the phototransistor Q3 , causing no current to the zener diode D2 . That is,
Zero detection transistor Q 4 is not made conductive during the period from t ON to t OFF in FIG. 4.

<考案の効果> 以上、実施例とともに具体的に説明した様に、
本考案によれば、ゼロ検出のための電流とゲー
ト・ドライブのための電流とを第1抵抗と第2抵
抗の2種類の抵抗で区分けをし、逆阻止サイリス
タをドライブするための電流をバツフアトランジ
スタを介して供給することにより、逆阻止サイリ
スタの洩れ電流の許容値を増大し、あわせて装置
洩れ電流を小さくすることができる。
<Effects of the invention> As explained above in detail along with the examples,
According to the present invention, the current for zero detection and the current for gate drive are divided by two types of resistors, the first resistor and the second resistor, and the current for driving the reverse blocking thyristor is divided into two types. By supplying the power through the far transistor, the permissible leakage current of the reverse blocking thyristor can be increased, and at the same time, the leakage current of the device can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の交流スイツチ回路の回路図、第
2図は第1図に示す回路の各部の波形を示す波形
図、第3図は本考案の一実施例を示す回路図、第
4図は第3図に示す回路の各部の状態を示す波形
図である。 Q1……双方向サイリスタ、Q2……逆阻止サイ
リスタ、Q3……フオトトランジスタ、Q4……ゼ
ロ検出トランジスタ、Q5……バツフアトランジ
スタ、L……負荷、P……交流電源、S……入力
信号、C1,C2……コンデンサ、R1〜R7……抵抗。
Fig. 1 is a circuit diagram of a conventional AC switch circuit, Fig. 2 is a waveform diagram showing waveforms of each part of the circuit shown in Fig. 1, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 4 is a waveform diagram showing the states of each part of the circuit shown in FIG. 3. FIG. Q 1 ... Bidirectional thyristor, Q 2 ... Reverse blocking thyristor, Q 3 ... Photo transistor, Q 4 ... Zero detection transistor, Q 5 ... Buffer transistor, L ... Load, P ... AC power supply, S...Input signal, C1 , C2 ...Capacitor, R1 to R7 ...Resistance.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 負荷Lに直列に接続される双方向サイリスタ
Q1と、前記双方向サイリスタQ1の両端の電圧に
対応した電圧がアノード・カソード間に与えられ
前記双方向サイリスタQ1のゲート電流を制御す
る逆阻止サイリスタQ2と、前記アノードと前記
カソード間に第1抵抗R3と前記第1抵抗R3より
高い抵抗値を有する第2抵抗R7と定電圧素子D2
と第3抵抗R5とが直列に接続された直列回路と、
前記第1抵抗R3および前記第2抵抗R7の接続点
にコレクタが接続され前記第2抵抗R7および定
電圧素子D2の接続点にベースが接続されたバツ
フアトランジタスQ5と、このバツフアトランジ
スタQ5のエミツタにコレクタが接続されベース
とエミツタ間にコンデンサC1が接続されて光信
号4により開閉されるフオトトランジスタQ3と、
このフオトトランジスタQ3のエミツタに一端が
接続され他端が前記逆阻止サイリスタQ2のカソ
ードに接続された第4抵抗R4と、前記定電圧素
子D2と前記第3抵抗R5との接続点と前記逆阻止
サイリスタQ2のカソードとの間にベースとエミ
ツタが接続されコレクタが前記フオトトランジス
タQ3のベースに接続されたゼロ検出トランジス
タQ4とを具備し、前記第4抵抗R4の両端の電圧
で前記逆阻止サイリスタQ2の開閉を制御するこ
とを特徴とする交流スイツチ回路。
Bidirectional thyristor connected in series with load L
Q 1 , a reverse blocking thyristor Q 2 which is provided with a voltage corresponding to the voltage across the bidirectional thyristor Q 1 between its anode and cathode to control the gate current of the bidirectional thyristor Q 1 , and the anode and the cathode. A first resistor R3 , a second resistor R7 having a higher resistance value than the first resistor R3 , and a constant voltage element D2 are interposed therebetween.
and a third resistor R5 are connected in series,
a buffer transistor Q 5 having a collector connected to a connection point between the first resistor R 3 and the second resistor R 7 and a base connected to the connection point between the second resistor R 7 and the constant voltage element D 2 ; A phototransistor Q3 whose collector is connected to the emitter of the buffer transistor Q5 , a capacitor C1 connected between the base and the emitter, and which is opened and closed by the optical signal 4 ;
A fourth resistor R4 , one end of which is connected to the emitter of the phototransistor Q3 and the other end connected to the cathode of the reverse blocking thyristor Q2 , is connected to the constant voltage element D2 and the third resistor R5 . a zero detection transistor Q4 whose base and emitter are connected between the point and the cathode of the reverse blocking thyristor Q2 , and whose collector is connected to the base of the phototransistor Q3 ; An AC switch circuit characterized in that opening and closing of the reverse blocking thyristor Q2 is controlled by a voltage across both ends.
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