JPH0425495B2 - - Google Patents

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JPH0425495B2
JPH0425495B2 JP58048805A JP4880583A JPH0425495B2 JP H0425495 B2 JPH0425495 B2 JP H0425495B2 JP 58048805 A JP58048805 A JP 58048805A JP 4880583 A JP4880583 A JP 4880583A JP H0425495 B2 JPH0425495 B2 JP H0425495B2
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Japan
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flip
flop
signal
phase
output
Prior art date
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JP58048805A
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Japanese (ja)
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JPS59174763A (en
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Tadaaki Kadoya
Hiroshi Sugai
Juichi Ninomya
Hiroyuki Tomita
Takeshi Hanada
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Hitachi Ltd
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Hitachi Ltd
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Publication of JPH0425495B2 publication Critical patent/JPH0425495B2/ja
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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01DMEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D3/00Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
    • G01D3/08Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for safeguarding the apparatus, e.g. against abnormal operation, against breakdown
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01PMEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42Devices characterised by the use of electric or magnetic means
    • G01P3/44Devices characterised by the use of electric or magnetic means for measuring angular speed
    • G01P3/48Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage
    • G01P3/481Devices characterised by the use of electric or magnetic means for measuring angular speed by measuring frequency of generated current or voltage of pulse signals
    • G01P3/489Digital circuits therefor

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Length Measuring Devices With Unspecified Measuring Means (AREA)

Description

【発明の詳細な説明】 [発明の利用分野] 本発明は、回転体の速度、位置検出器に係り、
さらに詳しくは、サーボ系の速度、位置検出器と
回転体の速度、位置制御装置とのインターフエー
スとして用いられる異常検出機能を備えた速度、
位置検出装置に関するものである。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a speed and position detector for a rotating body,
More specifically, the speed of the servo system, the speed of the position detector and rotating body, the speed with an abnormality detection function used as an interface with the position control device,
The present invention relates to a position detection device.

[従来技術] ACサーボ系の速度、位置検出器と回転体(電
動機)の速度、位置制御装置のインターフエース
部は、ノイズ対策上、差動ライン(平衡伝送)に
より速度、位置検出器側の作動ラインドライバと
速度、位置制御装置側の差動ラインレシーバ、も
しくはフオトカプラによつてインターフエースさ
れている。この速度、位置検出装置は電流伝送路
となり電流方向でパルスを検出しているが、速
度、位置検出装置へは伝送路自体の断線以外は電
流が流れるため、制御装置側は伝送路の断線以外
の速度、位置検出器自体の異常を検出することは
困難であつた。すなわち、速度、位置制御装置側
の速度指令に対して伝送路が断線していないにも
かかわらず、速度検出器系に異常が発生し、伝送
路にパルス出力されなかつた場合には、伝送路に
は誤つた電流が流れる。そのため、制御装置側は
それをフイードバツクパルスが1パルス印加され
たものと検知し、パルス印加によつて速度制御さ
れている回転体は当然ながら適正に印加されてい
る速度指令パルスとの偏差が大きくなり、実際の
指令速度とおりに回転している回転体に対し、更
に速度を上げるように指令することになる。これ
により回転体は高速回転となり、この回転体によ
つて駆動している工作機械やロボツト等が異常な
動きを起こすことになり、高信頼の回転制御がで
きないばかりか、場合によつては大きな事故につ
ながるものであつた。
[Prior art] The speed of the AC servo system, the speed of the position detector and the rotating body (electric motor), and the interface section of the position control device are connected to the speed and position detector side using a differential line (balanced transmission) for noise countermeasures. The operating line driver is interfaced by a differential line receiver or photocoupler on the speed and position controller side. This speed and position detection device becomes a current transmission path and detects pulses in the current direction, but since current flows to the speed and position detection device except for breaks in the transmission path itself, the control device side detects pulses in the current direction. It was difficult to detect abnormalities in the speed and position detector itself. In other words, even though the transmission line is not disconnected in response to the speed command from the speed and position control device, if an abnormality occurs in the speed detector system and pulses are not output to the transmission line, the transmission line An incorrect current flows through the Therefore, the control device side detects this as one pulse of feedback pulse being applied, and the rotating body whose speed is controlled by pulse application naturally shows a deviation from the speed command pulse that is properly applied. becomes larger, and the rotating body, which is rotating at the actual commanded speed, is commanded to further increase its speed. This causes the rotating body to rotate at high speed, causing abnormal movements in machine tools, robots, etc. that are driven by this rotating body, which not only makes it impossible to control rotation with high reliability, but also causes major damage in some cases. This could have led to an accident.

一方、信号伝送系の断線検出をするための回路
は、回転数検出器に内蔵されずに速度制御回路側
の方に設けられているのが現状であるため、回転
数検出器の保護機能をグレードアツプする場合
は、制御装置本体のソフト、ハード面を変更する
ことになり、非常に大がかりなものとなる問題も
あつた。
On the other hand, the circuit for detecting disconnection in the signal transmission system is currently not built into the rotation speed detector but is provided on the speed control circuit side, so the protection function of the rotation speed detector cannot be used. Upgrading requires changes to the software and hardware of the control device itself, which poses the problem of being extremely large-scale.

[発明の目的] 本発明は、前述した従来技術の欠点に鑑みなさ
れたものであつて、制御装置側に負担をかけるこ
となく、速度検出器側の異常状態を検出し、制御
装置にその旨を知らせることのできる高信頼の回
転速度、位置検出装置を提供するものである。
[Object of the Invention] The present invention has been made in view of the above-mentioned drawbacks of the prior art, and is capable of detecting an abnormal state on the speed detector side and notifying the control device of the abnormal state without imposing a burden on the control device. The present invention provides a highly reliable rotation speed and position detection device that can notify the rotation speed and position.

[発明の概要] 本発明は回転体の回転方向に応じて位相が変わ
る二相信号を出力するセンサの出力を整形して二
進信号A、Bを出力する波形整形回路と、前記A
信号をB信号の立ち上がりでサンプルホールドす
る第1フリツプフロツプと、前記A信号をB信号
の立ち下がりでサンプルホールドする第2フリツ
プフロツプと、前記B信号をA信号の立ち上がり
でサンプルホールドする第3フリツプフロツプ
と、前記B信号をA信号の立ち下がりでサンプル
ホールドする第4フリツプフロツプと、前記第1
フリツプフロツプと第2フリツプフロツプとの排
他的論理和を演算する第1論理手段と、前記第3
フリツプフロツプと第4フリツプフロツプとの排
他的論理和を演算する第2論理手段と、これ等第
1、第2論理手段の論理積を演算する第3論理手
段と、該第3論理手段の出力が、第2信号の一方
を示しているときには前記センサが故障している
ことを出力する自己診断機能とを付加したことを
特徴とするものである。
[Summary of the Invention] The present invention provides a waveform shaping circuit that outputs binary signals A and B by shaping the output of a sensor that outputs a two-phase signal whose phase changes depending on the rotation direction of a rotating body, and a waveform shaping circuit that outputs binary signals A and B;
a first flip-flop that samples and holds the signal at the rising edge of the B signal; a second flip-flop that samples and holds the A signal at the falling edge of the B signal; and a third flip-flop that samples and holds the B signal at the rising edge of the A signal; a fourth flip-flop that samples and holds the B signal at the falling edge of the A signal;
a first logical means for calculating an exclusive OR of the flip-flop and the second flip-flop;
a second logical means for calculating the exclusive OR of the flip-flop and the fourth flip-flop; a third logical means for calculating the AND of the first and second logical means; and an output of the third logical means, The present invention is characterized in that a self-diagnosis function is added that outputs that the sensor is malfunctioning when one of the second signals is indicated.

[発明の実施例] 以下、添付図に従つて本発明の実施例を詳述す
る。第1図は回転速度、位置検出装置の制御ブロ
ツク図であつて、11は図示していない回転体の
回転速度検出センサ、12,13,14はセンサ
11で検出した微小電圧の波形整形回路、15,
16,17はゲート回路、18は各葉形整形回路
12,13,14の出力部に設けられた異常検出
回路、19は図示していない回転体の速度制御装
置である。
[Embodiments of the Invention] Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a control block diagram of the rotational speed and position detection device, in which 11 is a rotational speed detection sensor of a rotating body (not shown), 12, 13, and 14 are waveform shaping circuits for the minute voltage detected by the sensor 11, 15,
16 and 17 are gate circuits, 18 is an abnormality detection circuit provided at the output section of each leaf shape shaping circuit 12, 13, and 14, and 19 is a speed control device for a rotating body (not shown).

同回路構成によれば、速度検出センサ11で検
出された微小電圧は、波形整形回路部12,1
3,14でロジツクレベルに整形されゲート回路
15,16,17を介して速度制御装置へフイー
ドバツクパルスとして伝送される。この際、異常
検出回路18で常にパルス状態がモニタされ、異
常を検出すると、即座にゲート回路15,16,
17は、波形整形回路12,13,14の出力に
関係なくゲート回路の出力信号をハイインピーダ
ンス出力として、速度制御装置19側の誤作動を
阻止する制御を行なう。
According to the same circuit configuration, the minute voltage detected by the speed detection sensor 11 is transmitted to the waveform shaping circuit sections 12 and 1.
At steps 3 and 14, the signal is shaped to a logic level and transmitted as a feedback pulse to the speed control device via gate circuits 15, 16, and 17. At this time, the abnormality detection circuit 18 constantly monitors the pulse state, and when an abnormality is detected, the gate circuits 15, 16,
17 performs control to prevent malfunction on the speed control device 19 side by making the output signal of the gate circuit a high impedance output regardless of the outputs of the waveform shaping circuits 12, 13, and 14.

このような回転体の回転速度検出制御システム
では、第2図のパルス波のようなTTLレベルの
A相、A相、B相、B相、Z相、Z相を速度制御
装置19に伝送するものとする。そしてA相、B
相の位相差は±90゜で、回転体の正転、逆転は位
相差の正負で判断することができる。速度制御装
置側はこのA相、B相のパルス数をフイードバツ
クパルスとして速度指令値と比較し、その偏差を
検出し、速度検出を行なうものである。
In such a rotational speed detection control system for a rotating body, TTL level A phase, A phase, B phase, B phase, Z phase, and Z phase, such as the pulse waves shown in FIG. 2, are transmitted to the speed control device 19. shall be taken as a thing. And phase A, B
The phase difference between the phases is ±90°, and whether the rotating body rotates forward or backward can be determined by the sign of the phase difference. The speed control device uses the A-phase and B-phase pulse numbers as feedback pulses and compares them with the speed command value, detects the deviation, and performs speed detection.

また、Z相は回転体が1回点当たりに1パルス
出力され、NC工作機等の位置決めを行なうのに
使用されている。
Furthermore, the Z phase outputs one pulse per rotation of the rotating body, and is used for positioning NC machine tools and the like.

以上のような速度制御に必要とされる回転速度
検出器11よりの出力パルスが、その検出器自体
の経年変化、温度変化等の劣化により第3図のa
〜dのようなパルスとして出力されることがある
が、この場合でも速度制御装置19側には、伝送
路が断線したことによつて出力がハイインピーダ
ンスとならない限り、異常を検出しにくいものと
なる。
The output pulses from the rotational speed detector 11, which are necessary for speed control as described above, may deteriorate as shown in Fig. 3 due to deterioration of the detector itself due to aging, temperature changes, etc.
~d may be output as pulses, but even in this case, the speed control device 19 has a signal that is difficult to detect unless the output becomes high impedance due to a break in the transmission line. Become.

そのような不具合を解決したものが本発明であ
り第1図の回路に基づく異常検出回路を第4図に
示し説明する。第4図において、A、B、ZはA
相、B相、Z相の出力であり、夫々第1図の波形
整形回路12,13,14の出力である。33は
A信号をB信号の立ち上がりでサンプルホールド
する第1フリツプフロツプ、34はA信号をイン
バータ44の出力の立ち上がり(つまりB信号の
立ち下がり)でサンプルホールドする第2フリツ
プフロツプである。
The present invention solves such problems, and an abnormality detection circuit based on the circuit of FIG. 1 is shown in FIG. 4 and will be explained. In Figure 4, A, B, and Z are A
These are the outputs of the phase, B phase, and Z phase, which are the outputs of the waveform shaping circuits 12, 13, and 14 shown in FIG. 1, respectively. A first flip-flop 33 samples and holds the A signal at the rising edge of the B signal, and a second flip-flop 34 samples and holds the A signal at the rising edge of the output of the inverter 44 (that is, the falling edge of the B signal).

31はB信号をA信号の立ち上がりでサンプル
ホールドする第3フリツプフロツプ、32はB信
号をインバータ43の出力の立ち上がり(つまり
A信号の立ち下がり)でサンプルホールドする第
4フリツプフロツプである。
A third flip-flop 31 samples and holds the B signal at the rising edge of the A signal, and a fourth flip-flop 32 samples and holds the B signal at the rising edge of the output of the inverter 43 (ie, the falling edge of the A signal).

第1フリツプフロツプ33と第2フリツプフロ
ツプの出力との排他的論理和を第1論理手段39
で演算する。
The first logic means 39 calculates the exclusive OR of the outputs of the first flip-flop 33 and the second flip-flop.
Calculate with.

第3フリツプフロツプ31と第4フリツプフロ
ツプの出力との排他的論理和を第2論理手段38
で演算する。
The second logic means 38 calculates the exclusive OR of the outputs of the third flip-flop 31 and the fourth flip-flop.
Calculate with.

第3論理手段42では第1論理手段39と第2
論理手段38の論理積を演算するようにする。
In the third logic means 42, the first logic means 39 and the second logic means 42
The logical product of the logic means 38 is calculated.

この実施例では、更にZ相の故障を検知するた
め、以下の回路を有している。つまり、第5フリ
ツプフロツプ35はZ相の信号で出力を反転し、
第1論理和回路45の出力の立ち上がりでリセツ
トされるように成つている。
This embodiment further includes the following circuit to detect a Z-phase failure. In other words, the fifth flip-flop 35 inverts its output with the Z-phase signal,
It is configured to be reset at the rising edge of the output of the first OR circuit 45.

第5フリツプフロツプ35の出力とZ相の出力
とは第2論理和回路40で論理和演算されるよう
になつている。更に、第6フリツプフロツプはZ
相の信号を論理和回路46の出力の立ち上がりで
サンプルホールドするように構成してあり第7の
フリツプフロツプ37は、第6フリツプフロツプ
36の出力を、論理和回路46の出力の立ち上が
りでサンプルホールドするようになつている。第
6、第7フリツプフロツプ36,37の出力は
NAND回路41で論理演算され、更に第2論理
和回路40とNAND回路41の出力は、第1、
第2論理手段39,38の出力と一緒に、第3論
理手段42で論理和演算するように構成してあ
る。第3論理手段42の出力が異常検出回路18
の出力である。
The output of the fifth flip-flop 35 and the Z-phase output are subjected to an OR operation in a second OR circuit 40. Furthermore, the sixth flip-flop is Z
The seventh flip-flop 37 is configured to sample and hold the output of the sixth flip-flop 36 at the rising edge of the output of the OR circuit 46. It's getting old. The outputs of the sixth and seventh flip-flops 36 and 37 are
A logical operation is performed in the NAND circuit 41, and the outputs of the second OR circuit 40 and the NAND circuit 41 are
The third logic means 42 is configured to perform an OR operation together with the outputs of the second logic means 39 and 38. The output of the third logic means 42 is the abnormality detection circuit 18
This is the output of

まず、第2のパルス波形図に示すように、正常
時においてA相の立ち上がり、A相の立ち上がり
の時B相の状態は、それぞれ、OV(以下Lレベ
ルと称す)、5V(以下Hレベルと称す)である。
いま、第4図の回路において、A、B相に入力さ
れるパルス信号が第2図に示す如きであれば、フ
リツプフロツプ31の出力は最初にA相の信号が
立ち上がつたときから連続してLを保持し、フリ
ツプフロツプ32の出力は連続してHを保持す
る。これ等の出力は排他的OR回路38によつて
Hレベルとして出力される。同様にB相のパルス
の立ち上がり、B相の立ち上がりによつてA相の
パルス状態がフリツプフロツプ33,34より出
力され、同様に排他的論理和回路39によつてH
レベルとして出力される。
First, as shown in the second pulse waveform diagram, during normal operation, the state of the A phase rises and the state of the B phase at the time of the A phase rise are OV (hereinafter referred to as L level) and 5V (hereinafter referred to as H level), respectively. ).
Now, in the circuit shown in FIG. 4, if the pulse signals input to the A and B phases are as shown in FIG. The output of the flip-flop 32 is continuously held at H. These outputs are output as H level by exclusive OR circuit 38. Similarly, the rising edge of the B-phase pulse causes the A-phase pulse state to be output from the flip-flops 33 and 34, and similarly, the exclusive OR circuit 39 outputs the A-phase pulse state to an H level.
Output as level.

すなわち、パルス入力が正常である場合は排他
的論理和回路38,39の出力はHレベルとして
出力される。ところが、第3図aに示すように、
B相の入力パルスがHレベルのままとなつた場合
(またはLレベルのままとなつた場合)にはA、
A相のパルスの立ち上がりでB相パルス状態が同
一のため、フリツプフロツプ31,32の出力は
同一となり、排他的論理和回路の出力はLレベル
となる。
That is, when the pulse input is normal, the outputs of the exclusive OR circuits 38 and 39 are output as H level. However, as shown in Figure 3a,
If the B-phase input pulse remains at H level (or remains at L level), A,
Since the B-phase pulse states are the same at the rising edge of the A-phase pulse, the outputs of the flip-flops 31 and 32 are the same, and the output of the exclusive OR circuit becomes L level.

一方、第3図cのような場合には、上記のよう
なA、A、B、B相のパルスの立ち上がりがなく
なるため、その異常を検出できない。しかし、第
3図CのようにA、B相の両方の信号が、同時
に、あるいは極短時間のうちに不動作になること
は、断線を起こしたときを除いてはめつたにな
い。断線は前記したように公知の手段で従来から
検知可能である。
On the other hand, in the case as shown in FIG. 3c, the rise of the pulses of the A, A, B, and B phases as described above disappears, so that the abnormality cannot be detected. However, as shown in FIG. 3C, it is rare for both A and B phase signals to become inactive at the same time or within a very short period of time, except when a disconnection occurs. As mentioned above, wire breakage can be conventionally detected by known means.

更に、第3図dのようにZ相の信号が正常に出
なくなることはあるが、単に回転速度と方向だけ
を検知する場合には、このZ相は必要ないし、Z
相が正常に作動しなくなつても回転体が暴走する
心配は少ない。従つて、これらに対する対策は、
本発明に於いて必須ではない。しかし、本実施例
ではこれ等に対する対策もしてある。
Furthermore, as shown in Figure 3d, the Z-phase signal may not be output normally, but if only the rotational speed and direction are to be detected, this Z-phase is not necessary;
Even if a phase does not operate properly, there is little worry that the rotating body will run out of control. Therefore, the measures against these are:
This is not essential to the invention. However, in this embodiment, countermeasures are taken against these problems.

第3図Cの対策としては第4図に示すフリツプ
フロツプ35と論理和回路40によつて異常を検
出する。
As a countermeasure for the problem shown in FIG. 3C, the abnormality is detected by the flip-flop 35 and the OR circuit 40 shown in FIG.

第2図には正常時のパルス波形、すなわち、
Z、Zと(なおZは、本実施例の動作には何ら関
係はない)A、B相のパルス波形の論理和をとつ
たタイミングチヤートを示してあるが、Z相の立
ち上がりによつてフリツプフロツプ35の出力は
Lとなるが、論理和回路40によつてZ相のパル
ス出力Hレベルがそのまま出力され、A相とB相
の論理和による論理和回路45の出力によつてフ
リツプフロツプ35はリセツトされ、その出力は
Hレベルになつて論理和回路40の出力はHレベ
ルのままとなる。なお、Z信号は正常動作の場合
は、論理和回路45の出力が立ち上がるまではH
レベルを出力するように構成してある。
Figure 2 shows the pulse waveform during normal operation, that is,
The timing chart shown is a logical sum of the A and B phase pulse waveforms (Z has no relation to the operation of this embodiment). 35 becomes L, but the logic sum circuit 40 outputs the Z-phase pulse output H level as it is, and the flip-flop 35 is reset by the output of the logic sum circuit 45 based on the logical sum of the A and B phases. The output of the OR circuit 40 becomes H level, and the output of the OR circuit 40 remains at H level. Note that during normal operation, the Z signal remains high until the output of the OR circuit 45 rises.
It is configured to output the level.

ところが、第3図Cのような場合、Z相のパル
スがHレベルの間、論理和回路45の出力はLレ
ベルとはならず、Z相のパルスがLレベルになつ
てもフリツプフロツプの出力はリセツトがかから
ないためLになつたままとなり、論理和回路40
の出力もLとなる。
However, in the case shown in FIG. 3C, while the Z-phase pulse is at H level, the output of the OR circuit 45 does not go to L level, and even when the Z-phase pulse goes to L level, the output of the flip-flop remains unchanged. Since it is not reset, it remains at L, and the OR circuit 40
The output of is also L.

また、第3図dに示すように、Z相がHレベル
のままのとき、フリツプフロツプ36,37と論
理和回路46、否定論理和回路41により異常を
検出する。A相とB相との論理和の立ち上がりで
フリツプフロツプ36にZ相の出力パルス状態H
レベルがそのまま記憶される。正常なZパルスで
あれば、次のA相とB相の論理和の立ち上がりで
はLレベルであるため、否定論理和である論理和
回路41の出力はHレベルとなるが、第3図dの
ような場合は、フリツプフロツプ36,37の出
力がHレベルとなるため、論理和回路41の出力
はLレベルとなる。
Further, as shown in FIG. 3d, when the Z phase remains at the H level, an abnormality is detected by the flip-flops 36 and 37, the OR circuit 46, and the NOR circuit 41. At the rising edge of the logical sum of the A phase and B phase, the Z phase output pulse state H is sent to the flip-flop 36.
The level will be memorized as is. If it is a normal Z pulse, it will be at the L level at the next rise of the logical sum of the A phase and the B phase, so the output of the logical sum circuit 41, which is a negative logical sum, will be at the H level, but as shown in FIG. In such a case, the outputs of the flip-flops 36 and 37 are at the H level, so the output of the OR circuit 41 is at the L level.

上述のように、正常時はAND回路42の4入
力は全てHレベルとなるため、その出力はHレベ
ルとなるが、異常が発生し、4入力のうちの一つ
でもLレベルとなると、論理積回路42の出力は
Lレベルとなる。すなわち、この信号を利用して
ゲート回路の出力を異常時にはハイインピーダン
スに制御してやることによつて初期の目的を達成
出来る。
As mentioned above, under normal conditions, all four inputs of the AND circuit 42 are at H level, so its output is at H level. However, if an abnormality occurs and even one of the four inputs goes to L level, the logic The output of the product circuit 42 becomes L level. That is, the initial objective can be achieved by controlling the output of the gate circuit to high impedance during an abnormality using this signal.

同実施例によると、回転体の回転速度を検出し
ている検出器の異常状態を即座に検知し、速度制
御装置へのインターフエースを行うゲート回路の
出力をハイインピーダンスにするように制御し、
速度制御装置側にはあたかも断線異常処理かのよ
うな処理制御を行わせ得るので、回転体の誤制御
による事故等を未然に防止することができる。
According to the same embodiment, an abnormal state of a detector that detects the rotational speed of a rotating body is immediately detected, and the output of a gate circuit that interfaces with a speed control device is controlled to be high impedance.
Since the speed control device can perform processing control as if it were a disconnection abnormality processing, it is possible to prevent accidents caused by erroneous control of the rotating body.

[発明の効果] 上述の説明からも明らかなように本発明によれ
ば、回転速度、位置検出装置に異常検出機能を付
加してあるので、上述のようなサーボ系システム
の速度制御装置の負担を軽くし、かつ迅速に異常
に大しての対策、処理対策、処理応答が出来、高
信頼で安全性の高いシステムを構成できる。
[Effects of the Invention] As is clear from the above description, according to the present invention, an abnormality detection function is added to the rotation speed and position detection device, so that the burden on the speed control device of the servo system as described above is reduced. It is possible to construct a highly reliable and highly safe system by reducing the weight of the system and quickly taking measures against abnormalities, processing countermeasures, and processing responses.

【図面の簡単な説明】[Brief explanation of drawings]

添付図は本発明を説明するための図であつて、
第1図は回転速度、位置検出装置の制御ブロツク
図、第2図は正常時のA相、B相、B相、Z相、
Z相、並びにA相とB相の論理和のタイミングチ
ヤート、第3図はA相、B相、Z相に異常が発生
したことを説明するタイミングチヤート、第4図
は本発明の一実施例を示す異常検出回路部の回路
図である。 11……回転速度検出センサ、12,13,1
4……波形整形回路、15,16,17……ゲー
ト回路、18……異常検出回路、19……速度制
御回路、31〜37……フリツプフロツプ、3
8,39……排他的論理和回路、40,41,4
5,46……論理和回路、42……AND回路。
The attached drawings are diagrams for explaining the present invention, and
Figure 1 is a control block diagram of the rotation speed and position detection device, Figure 2 is the normal A phase, B phase, B phase, Z phase,
A timing chart of the logical sum of the Z phase and the A and B phases, FIG. 3 is a timing chart explaining that an abnormality has occurred in the A, B, and Z phases, and FIG. 4 is an embodiment of the present invention FIG. 2 is a circuit diagram of an abnormality detection circuit section. 11... Rotation speed detection sensor, 12, 13, 1
4... Waveform shaping circuit, 15, 16, 17... Gate circuit, 18... Abnormality detection circuit, 19... Speed control circuit, 31-37... Flip-flop, 3
8, 39...exclusive OR circuit, 40, 41, 4
5, 46...OR circuit, 42...AND circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 回転体の回転方向に応じて位相が変わる二相
信号を出力するセンサの出力を整形して二進信号
A、Bを出力する波形整形回路と、前記A信号を
B信号の立ち上がりでサンプルホールドする第1
フリツプフロツプ33と、前記A信号をB信号の
立ち下がりでサンプルホールドする第2フリツプ
フロツプ34、と前記B信号をA信号の立ち上が
りでサンプルホールドする第3フリツプフロツプ
31と、前記B信号をA信号の立ち下がりでサン
プルホールドする第4フリツプフロツプ32と、
前記第1フリツプフロツプと第2フリツプフロツ
プとの排他的論理和を演算する第1論理手段39
と、前記第3フリツプフロツプと第4フリツプフ
ロツプとの排他的論理和を演算する第2論理手段
38と、これ等第1、第2論理手段の論理積を演
算する第3論理手段42と、該第3論理手段の出
力が2進信号の一方を示しているときには前記セ
ンサが故障していることを出力する自己診断機能
を付加したことを特徴とする回転体の回転速度、
位置検出装置。
1. A waveform shaping circuit that outputs binary signals A and B by shaping the output of a sensor that outputs a two-phase signal whose phase changes depending on the rotation direction of the rotating body, and a waveform shaping circuit that samples and holds the A signal at the rising edge of the B signal. First thing to do
A flip-flop 33, a second flip-flop 34 which samples and holds the A signal at the falling edge of the B signal, a third flip-flop 31 which samples and holds the B signal at the rising edge of the A signal, and a third flip-flop 31 which samples and holds the B signal at the falling edge of the A signal. a fourth flip-flop 32 for holding the sample at
first logic means 39 for calculating exclusive OR of the first flip-flop and the second flip-flop;
, a second logic means 38 for calculating the exclusive OR of the third flip-flop and the fourth flip-flop, a third logic means 42 for calculating the AND of the first and second logic means, A rotational speed of a rotating body, characterized in that a self-diagnosis function is added that outputs that the sensor is malfunctioning when the output of the three logic means indicates one of the binary signals;
Position detection device.
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