JPH04247388A - Semiconductor memory device - Google Patents
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- JPH04247388A JPH04247388A JP3012161A JP1216191A JPH04247388A JP H04247388 A JPH04247388 A JP H04247388A JP 3012161 A JP3012161 A JP 3012161A JP 1216191 A JP1216191 A JP 1216191A JP H04247388 A JPH04247388 A JP H04247388A
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Abstract
Description
【0001】0001
【産業上の利用分野】この発明は半導体記憶装置に関し
、特にダイナミック型半導体記憶装置における読出時の
誤動作の防止に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to preventing malfunctions during reading in dynamic semiconductor memory devices.
【0002】0002
【従来の技術】図10は従来のダイナミック型半導体記
憶装置の主要部の構成を示す図である。2. Description of the Related Art FIG. 10 is a diagram showing the configuration of the main parts of a conventional dynamic semiconductor memory device.
【0003】図10において、複数のビット線BL1〜
BL8に交差するように複数のワード線WL1,WL2
が配置されている。ビット線BL1〜BL8は、ビット
線対(BL1,BL2),(BL3,BL4),(BL
5,BL6),(BL7,BL8)を構成する。ワード
線WL1とビット線BL1,BL3,BL5,BL7と
の交点にそれぞれメモリセルMC1,MC3,MC5,
MC7が設けられる。ワード線WL2とビット線BL2
,BL4,BL6,BL8との交点にメモリセルMC2
,MC4,MC6,MC8が設けられる。各メモリセル
は、情報を蓄積するためのキャパシタCと、Nチャネル
MOSトランジスタからなるトランスファゲートTRと
を含む。トランスファゲートTRはキャパシタCと対応
するビット線との間に接続される。トランスファゲート
TRのゲートは対応するワード線に接続される。In FIG. 10, a plurality of bit lines BL1 to
A plurality of word lines WL1 and WL2 intersect with BL8.
is located. Bit lines BL1 to BL8 are bit line pairs (BL1, BL2), (BL3, BL4), (BL
5, BL6) and (BL7, BL8). Memory cells MC1, MC3, MC5,
MC7 is provided. Word line WL2 and bit line BL2
, BL4, BL6, BL8.
, MC4, MC6, and MC8 are provided. Each memory cell includes a capacitor C for storing information and a transfer gate TR made of an N-channel MOS transistor. Transfer gate TR is connected between capacitor C and a corresponding bit line. The gate of transfer gate TR is connected to a corresponding word line.
【0004】また、ビット線BL1〜BL8に交差する
ようにダミーワード線DWL1,DWL2が配置されて
いる。ダミーワード線DWL1とビット線BL1,BL
3,BL5,BL7との交点にはダミーメモリセルDM
C1,DMC3,DMC5,DMC7が設けられている
。ダミーワード線DWL2とビット線BL2,BL4,
BL6,BL8との交点にはダミーメモリセルDMC2
,DMC4,DMC6,DMC8が設けられている。各
ダミーメモリセルは、メモリセルと同様に、情報を蓄積
するためのキャパシタDCと、NチャネルMOSトラン
ジスタからなるトランスファゲートDTRとを含む。各
ダミーメモリセルのキャパシタDCには、ビット線のプ
リチャージ時にビット線のプリチャージ電位Vpで書込
が行なわれる。Furthermore, dummy word lines DWL1 and DWL2 are arranged to intersect with bit lines BL1 to BL8. Dummy word line DWL1 and bit lines BL1, BL
3. A dummy memory cell DM is installed at the intersection with BL5 and BL7.
C1, DMC3, DMC5, and DMC7 are provided. Dummy word line DWL2 and bit lines BL2, BL4,
A dummy memory cell DMC2 is located at the intersection with BL6 and BL8.
, DMC4, DMC6, and DMC8 are provided. Like the memory cell, each dummy memory cell includes a capacitor DC for storing information and a transfer gate DTR made of an N-channel MOS transistor. Writing is performed on the capacitor DC of each dummy memory cell at the bit line precharge potential Vp when the bit line is precharged.
【0005】ビット線対(BL1,BL2),(BL3
,BL4),(BL5,BL6),(BL7,BL8)
にはビット線対に現れた電位差を検知および増幅するた
めのセンスアンプSA1,SA3,SA5,SA7がそ
れぞれ接続されている。[0005] Bit line pair (BL1, BL2), (BL3
, BL4), (BL5, BL6), (BL7, BL8)
Sense amplifiers SA1, SA3, SA5, and SA7 are respectively connected to sense amplifiers SA1, SA3, SA5, and SA7 for detecting and amplifying the potential difference appearing in the bit line pair.
【0006】情報(信号)の読出時には、外部から与え
られるロウアドレス信号にしたがってロウデコーダ(図
示せず)によりたとえばワード線WL1が選択され、そ
の電位が“H”レベルに立ち上げられる。それにより、
そのワード線WL1に接続されたメモリセルMC1,M
C3,MC5,MC7内の情報がそれぞれビット線BL
1,BL3,BL5,BL8に読出される。同時に、ダ
ミーワード線DWL2の電位が“H”レベルに立ち上げ
られる。それにより、ダミーメモリセルDMC2,DM
C4,DMC6,DMC8内の電位が基準電位VRとし
てそれぞれビット線BL2,BL4,BL6,BL8に
読出される。一方、ビット線BL1,BL3,BL5,
BL7の電位はその基準電位VRよりも僅かに高くまた
は低くなる。When reading information (signals), a row decoder (not shown) selects, for example, word line WL1 in accordance with an externally applied row address signal, and raises its potential to an "H" level. Thereby,
Memory cells MC1 and M connected to the word line WL1
The information in C3, MC5, and MC7 is sent to the bit line BL, respectively.
1, BL3, BL5, and BL8. At the same time, the potential of dummy word line DWL2 is raised to "H" level. As a result, dummy memory cells DMC2, DM
The potentials in C4, DMC6, and DMC8 are read out to bit lines BL2, BL4, BL6, and BL8, respectively, as reference potential VR. On the other hand, bit lines BL1, BL3, BL5,
The potential of BL7 becomes slightly higher or lower than its reference potential VR.
【0007】その後、各ビット線対に現れた電位差が、
各センスアンプにより検知および増幅される。さらに、
外部から与えられるコラムアドレス信号にしたがってコ
ラムデコーダ(図示せず)によりいずれか1組のビット
線対が選択され、そのビット線対上の情報がデータ入出
力線対(図示せず)に読出される。After that, the potential difference appearing in each bit line pair is
Detected and amplified by each sense amplifier. moreover,
One bit line pair is selected by a column decoder (not shown) in accordance with a column address signal applied from the outside, and information on the bit line pair is read out to a data input/output line pair (not shown). Ru.
【0008】なお、ワード線WL1が選択されたときに
は、ワード線WL1の電位が立ち上がることにより生ず
るノイズをキャンセルするためにダミーワード線DWL
1の電位が立ち下がる。ワード線WL2が選択されたと
きには、ダミーワード線DWL1の電位が立ち上がりか
つダミーワード線DWL2の電位が立ち下がる。Note that when the word line WL1 is selected, a dummy word line DWL is selected to cancel noise caused by the potential of the word line WL1 rising.
The potential of 1 falls. When word line WL2 is selected, the potential of dummy word line DWL1 rises and the potential of dummy word line DWL2 falls.
【0009】ここで、情報の読出時に各ビット線対上に
現れる電位について考察する。図11に示されるように
、各ビット線と接地電位との間にはセルプレートまたは
基板を介して接地容量C0が存在し、隣接する2つのビ
ット線間にはビット線間容量CBBが存在するものとす
る。また、各ビット線の長さをLとし、メモリセルおよ
びダミーセルの容量をCsとする。[0009] Here, the potential appearing on each bit line pair when reading information will be considered. As shown in FIG. 11, a ground capacitance C0 exists between each bit line and the ground potential via a cell plate or substrate, and an inter-bit line capacitance CBB exists between two adjacent bit lines. shall be taken as a thing. Further, the length of each bit line is L, and the capacitance of the memory cell and dummy cell is Cs.
【0010】メモリセルに蓄えられる電荷は、“H”の
情報が記憶されているときにはCs・Vcc(Vcc書
込)となり、“L”の情報が記憶されているときには0
(0V書込)となる。また、ダミーメモリセルDMC1
,DMC2の各々に蓄えられる電荷は、Cs・Vpとな
る。
各ビット線は、読出動作の前にプリチャージ電位Vpに
プリチャージされる。したがって、各ビット線上の電荷
はC0・Vpとなる。The charge stored in the memory cell becomes Cs·Vcc (Vcc write) when "H" information is stored, and becomes 0 when "L" information is stored.
(0V writing). In addition, dummy memory cell DMC1
, DMC2, the charge stored in each of them is Cs·Vp. Each bit line is precharged to a precharge potential Vp before a read operation. Therefore, the charge on each bit line becomes C0·Vp.
【0011】図10において、たとえばワード線WL1
およびダミーワード線DWL2が選択された場合を考え
る。ここで、メモリセルMC3に“H”の情報が記憶さ
れているものとする。また、読出動作後のビット線BL
3の電位をVHとし、ビット線BL4の電位をVRとす
る。さらに、ビット線BL1,BL2,BL5,BL6
の電位をそれぞれV1、V2,V5、V6とする。まず
、ビット線BL3に関して、読出前および読出後の電荷
保存則により次式が成立する。In FIG. 10, for example, word line WL1
Consider the case where dummy word line DWL2 and dummy word line DWL2 are selected. Here, it is assumed that "H" information is stored in the memory cell MC3. Also, the bit line BL after the read operation
The potential of bit line BL4 is set to VH, and the potential of bit line BL4 is set to VR. Furthermore, bit lines BL1, BL2, BL5, BL6
Let the potentials of V1, V2, V5, and V6 be respectively. First, regarding bit line BL3, the following equation holds true according to the law of conservation of charge before and after reading.
【0012】
C0・Vp+Cs・(Vcc−Vcp) =C0
・VH+Cs・(VH−Vcp) +CBB・(
VH−V2)+CBB・(VH−VR)
…(1)また、ビット線BL4に関して
は次式が成立する。C0・Vp+Cs・(Vcc−Vcp)=C0
・VH+Cs・(VH−Vcp) +CBB・(
VH-V2)+CBB・(VH-VR)
(1) Furthermore, the following equation holds true regarding the bit line BL4.
【0013】
C0・Vp+Cs・(Vp−Vcp) =C0・
VR+Cs・(VR−Vcp) +CBB・(V
R−VH)+CBB・(VR−V5)
…(2)式(1)および(2)より次式が
成立する。[0013] C0・Vp+Cs・(Vp−Vcp)=C0・
VR+Cs・(VR−Vcp) +CBB・(V
R-VH)+CBB・(VR-V5)
...(2) From equations (1) and (2), the following equation holds true.
【0014】
Cs・(Vcc−Vp)
=C0・(VH−VR)+3・CBB・(VH−V
R) +CBB・(V5−V2)+Cs・(VH
−VR) …(3)読出電
位差(VH−VR)が最小となるのは、ワード線WL1
により選択される全てのメモリセルMC1,MC3,M
C5,MC7に“H”の情報が記憶されている場合であ
る。したがって、V5=VH,V2=VRとすると、読
出電位差(VH−VR)は次式のようになる。Cs・(Vcc−Vp)=C0・(VH−VR)+3・CBB・(VH−V
R) +CBB・(V5-V2)+Cs・(VH
-VR)...(3) The read potential difference (VH-VR) is the smallest on the word line WL1
All memory cells MC1, MC3, M selected by
This is a case where "H" information is stored in C5 and MC7. Therefore, when V5=VH and V2=VR, the read potential difference (VH-VR) is expressed by the following equation.
【0015】
VH−VR=Cs・(Vcc−Vp)/(C0+4・C
BB+Cs)…(4)
上記の式(4)から明らかなように、ビット線間容量C
BBにより読出電位差が減少する。VH-VR=Cs・(Vcc-Vp)/(C0+4・C
BB+Cs)...(4) As is clear from the above equation (4), the bit line capacitance C
The read potential difference is reduced by BB.
【0016】[0016]
【発明が解決しようとする課題】メモリ素子の高集積化
が進みビット線ピッチが減少してくると、ビット線間容
量CBBが増大し、式(4)の分母が大きくなる。この
ため、隣接するビット線間の容量結合雑音によって、読
出電位差が減少する。その結果、ソフトエラー率の悪化
、読出余裕の低下等を招き、ついには誤動作が発生する
という問題がある。As memory elements become more highly integrated and the bit line pitch decreases, the inter-bit line capacitance CBB increases and the denominator of equation (4) increases. Therefore, the read potential difference decreases due to capacitive coupling noise between adjacent bit lines. As a result, there is a problem that the soft error rate worsens, the read margin decreases, etc., and eventually malfunction occurs.
【0017】なお、ビット線間の容量結合雑音を低下さ
せるためのツイステッド・ビット線技術が、たとえば特
開昭60−254489号およびIEEE JOUR
NALOF SOLID−STATE CIRCU
ITS,VOL24,No.5,OCTOBER 1
989,pp.1184−1190に開示されている。[0017] Twisted bit line technology for reducing capacitive coupling noise between bit lines is disclosed in, for example, Japanese Patent Laid-Open No. 60-254489 and IEEE JOUR
NALOF SOLID-STATE CIRCU
ITS, VOL24, No. 5, OCTOBER 1
989, pp. 1184-1190.
【0018】この発明の目的は、隣接するビット線間の
容量結合雑音による読出電位差の低下が減少された半導
体記憶装置を提供することである。An object of the present invention is to provide a semiconductor memory device in which a drop in read potential difference due to capacitive coupling noise between adjacent bit lines is reduced.
【0019】[0019]
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、複数のビット線対を構成する複数のビット
線、複数のビット線に交差するように配置された複数の
ワード線、複数のビット線と複数のワード線との交点に
設けられた複数のメモリセル、および各ビット線対を構
成するビット線間の電位差を検知する複数のセンスアン
プ手段を備える。[Means for Solving the Problems] A semiconductor memory device according to the present invention includes a plurality of bit lines constituting a plurality of bit line pairs, a plurality of word lines arranged to intersect with the plurality of bit lines, and a plurality of word lines arranged to intersect the plurality of bit lines. It includes a plurality of memory cells provided at the intersections of a bit line and a plurality of word lines, and a plurality of sense amplifier means for detecting the potential difference between the bit lines forming each bit line pair.
【0020】第1の発明にかかる半導体記憶装置では、
各ビット線対が1つおきのビット線により構成され、各
ビット線対の各ビット線が別のビット線対の1つのビッ
ト線と所定の交差部で交差する。In the semiconductor memory device according to the first invention,
Each bit line pair is comprised of every other bit line, and each bit line of each bit line pair intersects one bit line of another bit line pair at a predetermined intersection.
【0021】第2の発明にかかる半導体記憶装置では、
さらに、互いに交差する2つのビット線がそれぞれ第1
のタイプのビット線および第2のタイプのビット線から
なり、第1のタイプのビット線は第1の層により形成さ
れた交差部を含み、第2のタイプのビット線は第1の層
とは異なる第2の層により形成された交差部を含む。各
ビット線対の2つのビット線はともに同じタイプのビッ
ト線からなる。In the semiconductor memory device according to the second invention,
Furthermore, two bit lines that intersect with each other are connected to the first
and a second type of bit line, where the first type of bit line includes an intersection formed by the first layer, and the second type of bit line includes an intersection formed by the first layer. includes an intersection formed by a different second layer. The two bit lines of each bit line pair are both of the same type.
【0022】第3の発明にかかる半導体記憶装置では、
各ビット線対が1つおきのビット線により構成され、各
ビット線対の2つのビット線のうち、一方のビット線は
一方側に隣接する別のビット線対の1つのビット線と所
定の交差部で交差しかつ他方のビット線は他方側に隣接
するさらに別のビット線対の1つのビット線と所定の交
差部で交差する。[0022] In the semiconductor memory device according to the third invention,
Each bit line pair is composed of every other bit line, and one bit line of the two bit lines of each bit line pair has a predetermined relationship with one bit line of another bit line pair adjacent to one side. The bit line intersects at the intersection and the other bit line intersects with one bit line of yet another bit line pair adjacent to the other side at a predetermined intersection.
【0023】第4の発明にかかる半導体記憶装置では、
さらに、互いに交差する2つのビット線がそれぞれ第1
のタイプのビット線および第2のタイプのビット線から
なり、第1のタイプのビット線は第1の層により形成さ
れた交差部を含み、第2のタイプのビット線は第1の層
とは異なる第2の層により形成された交差部を含む。各
ビット線対の2つのビット線はともに同じタイプのビッ
ト線からなる。[0023] In the semiconductor memory device according to the fourth invention,
Furthermore, two bit lines that intersect with each other are connected to the first
and a second type of bit line, where the first type of bit line includes an intersection formed by the first layer, and the second type of bit line includes an intersection formed by the first layer. includes an intersection formed by a different second layer. The two bit lines of each bit line pair are both of the same type.
【0024】[0024]
【作用】第1ないし第4の発明にかかる半導体記憶装置
によれば、各ビット線が隣接する1つのビット線と所定
の交差部で交差しかつ各ビット線対が1つおきのビット
線により構成されることにより、隣接するビット線間の
容量結合雑音による読出電位差の低下が減少する。[Operation] According to the semiconductor memory device according to the first to fourth inventions, each bit line intersects with an adjacent bit line at a predetermined intersection, and each bit line pair is connected to every other bit line. With this configuration, a drop in read potential difference due to capacitive coupling noise between adjacent bit lines is reduced.
【0025】特に、第3の発明にかかる半導体記憶装置
によれば、センスアンプ手段によるビット線対上の電位
差の増幅時においても、ビット線間雑音の影響が低減さ
れる。In particular, according to the semiconductor memory device according to the third aspect of the invention, the influence of inter-bit line noise is reduced even when the sense amplifier means amplifies the potential difference on the bit line pair.
【0026】第2および第4の発明にかかる半導体記憶
装置によれば、同一のセンスアンプ手段に接続される2
つのビット線の浮遊容量が均等化される。そのため、読
出電位差が均一になる。また、センスアンプ手段による
増幅時に誤動作が生じない。According to the semiconductor memory devices according to the second and fourth aspects of the invention, two semiconductor memory devices connected to the same sense amplifier means
The stray capacitances of the two bit lines are equalized. Therefore, the read potential difference becomes uniform. Furthermore, no malfunction occurs during amplification by the sense amplifier means.
【0027】[0027]
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【0028】図1は、この発明の一実施例によるダイナ
ミック型半導体記憶装置の主要部の構成を示すブロック
図であり、図2は、その半導体記憶装置の全体の構成を
示すブロック図である。FIG. 1 is a block diagram showing the structure of the main parts of a dynamic semiconductor memory device according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the overall structure of the semiconductor memory device.
【0029】まず図2を参照すると、メモリセルアレイ
1は、後述するように、複数のワード線、それらに交差
するように配置された複数のビット線およびそれらの交
点に設けられた複数のメモリセルを含む。メモリセルア
レイ1の複数のビット線は複数のビット線対を構成し、
各ビット線対にはセンスアンプSAが接続されている。
各センスアンプSAは、NチャネルMOSトランジスタ
Q1,Q2を介してデータ入出力線対I/Oに接続され
ている。First, referring to FIG. 2, as will be described later, the memory cell array 1 includes a plurality of word lines, a plurality of bit lines arranged to intersect with the word lines, and a plurality of memory cells provided at the intersections of the word lines. including. The plurality of bit lines of the memory cell array 1 constitute a plurality of bit line pairs,
A sense amplifier SA is connected to each bit line pair. Each sense amplifier SA is connected to a data input/output line pair I/O via N channel MOS transistors Q1 and Q2.
【0030】一方、ロウアドレスバッファ2は、ローア
クティブなロウアドレススローブ信号RASに応答して
、外部から与えられるアドレス信号RAをロウアドレス
信号RA0〜RAnとしてロウデコーダ3に与える。
ロウデコーダ3は、ロウアドレス信号RA0〜RAnに
応答してメモリセルアレイ1に含まれる複数のワード線
の1つを選択しその電位を“H”レベルに立ち上げる。
コラムアドレスバッファ4は、ローアクティブなコラム
アドレススローブ信号CASに応答して、外部から与え
られるアドレス信号CAをコラムアドレス信号CA0〜
CAnとしてコラムデコーダ5a,5bに与える。コラ
ムデコーダ5a,5bは、コラムアドレス信号CA0〜
CAnに応答して、1組のトランジスタQ1,Q2を選
択してそのゲートに“H”レベルの選択信号を与える。
クロック発生回路6は、プリチャージ信号、センスアン
プ活性化信号等のクロック信号を発生しメモリセルアレ
イ1に与える。On the other hand, row address buffer 2 provides externally applied address signal RA to row decoder 3 as row address signals RA0 to RAn in response to row active row address slave signal RAS. Row decoder 3 selects one of the plurality of word lines included in memory cell array 1 in response to row address signals RA0 to RAn, and raises its potential to the "H" level. Column address buffer 4 converts externally applied address signal CA into column address signals CA0 to CA0 in response to low active column address slave signal CAS.
It is applied to column decoders 5a and 5b as CAn. Column decoders 5a and 5b receive column address signals CA0 to
In response to CAn, a pair of transistors Q1 and Q2 is selected and an "H" level selection signal is applied to their gates. A clock generation circuit 6 generates clock signals such as a precharge signal and a sense amplifier activation signal and supplies them to the memory cell array 1.
【0031】情報の読出時には、メモリセルアレイ1か
ら読出された情報がデータ入出力線対I/OおよびI/
Oバッファ7を介して出力データDoutとして外部へ
出力される。情報の書込時には、入力データDinがI
/Oバッファ7およびデータ入出力線対I/Oを介して
メモリセルアレイ1に入力される。なお、これらの各部
分1〜7は半導体チップCH上に形成されている。When reading information, the information read from memory cell array 1 is transferred to data input/output line pairs I/O and I/O.
The data is outputted to the outside via the O buffer 7 as output data Dout. When writing information, the input data Din is
The signal is input to memory cell array 1 via /O buffer 7 and data input/output line pair I/O. Note that each of these portions 1 to 7 is formed on the semiconductor chip CH.
【0032】次に、図1を参照する。図1には、複数の
ビット線BL11〜BL22、それらに交差する複数の
ワード線WL3,WL4およびダミーワード線DWL3
,DWL4が示されている。ワード線WL3とビット線
BL11,BL14,BL15,BL18,BL19,
BL22との交点にはそれぞれメモリセルMC11,M
C14,MC15,MC18,MC19,MC22が接
続されている。ワード線WL4とビット線BL12,B
L13,BL16,BL17,BL20,BL21との
交点にはそれぞれメモリセルMC12,MC13,MC
16,MC17,MC20,MC21が接続されている
。Next, refer to FIG. 1. In FIG. 1, a plurality of bit lines BL11 to BL22, a plurality of word lines WL3, WL4 crossing them, and a dummy word line DWL3 are shown.
, DWL4 are shown. Word line WL3 and bit lines BL11, BL14, BL15, BL18, BL19,
Memory cells MC11 and M are located at the intersection with BL22, respectively.
C14, MC15, MC18, MC19, and MC22 are connected. Word line WL4 and bit line BL12,B
Memory cells MC12, MC13, MC are located at the intersections with L13, BL16, BL17, BL20, and BL21, respectively.
16, MC17, MC20, and MC21 are connected.
【0033】また、ダミーワード線DWL3とビット線
BL11,BL14,BL15,BL18,BL19,
BL22との交点にはそれぞれダミーメモリセルDMC
11,DMC14,DMC15,DMC18,DMC1
9,DMC22が接続されている。ダミーワード線DW
L4とビット線BL12,BL13,BL16,BL1
7,BL20,BL21との交点にはそれぞれダミーメ
モリセルDMC12,DMC13,DMC16,DMC
17,DMC20,DMC21が接続されている。In addition, dummy word line DWL3 and bit lines BL11, BL14, BL15, BL18, BL19,
A dummy memory cell DMC is provided at each intersection with BL22.
11, DMC14, DMC15, DMC18, DMC1
9, DMC22 is connected. Dummy word line DW
L4 and bit lines BL12, BL13, BL16, BL1
7, BL20, and BL21 have dummy memory cells DMC12, DMC13, DMC16, and DMC, respectively.
17, DMC20, and DMC21 are connected.
【0034】ここで、kを正の整数とし、k番目のビッ
ト線をBL(k)とする。この実施例においては、ビッ
ト線BL(2k+1)とビット線BL(2k+2)とが
それぞれの中央部で互いに交差している。Here, let k be a positive integer and let the k-th bit line be BL(k). In this embodiment, bit line BL(2k+1) and bit line BL(2k+2) intersect with each other at their respective centers.
【0035】複数のビット線BL11〜BL22は、複
数のビット線対(BL11,BL13)、(BL12,
BL14),(BL15,BL17),(BL16,B
L18),(BL19,BL21),(BL20,BL
22)を構成し、それらのビット線対にはそれぞれセン
スアンプSA11,SA12,SA15,SA16,S
A19,SA20が接続されている。The plurality of bit lines BL11 to BL22 are connected to a plurality of bit line pairs (BL11, BL13), (BL12,
BL14), (BL15, BL17), (BL16, B
L18), (BL19, BL21), (BL20, BL
22), and sense amplifiers SA11, SA12, SA15, SA16, and S
A19 and SA20 are connected.
【0036】各メモリセル、各ダミーメモリセルおよび
各センスアンプの構成は、図10に示される従来の半導
体記憶装置におけるそれらの構成と同様であるが、ビッ
ト線対の構成が従来のビット線対の構成と異なるために
、それらの配置が異なる。The configurations of each memory cell, each dummy memory cell, and each sense amplifier are similar to those in the conventional semiconductor memory device shown in FIG. 10, but the configuration of the bit line pair is different from that of the conventional bit line pair. Their arrangement is different due to the different configuration of the .
【0037】次に、情報の読出時に各ビット線対上に現
れる電位について考察する。各ビット線と接地電位との
間にはセルプレートまたは基板を介して接地容量C0が
存在し、隣接するビット線間にはビット線間容量CBB
が存在するものとする。この実施例では長さLの各ビッ
ト線が隣接する1つのビット線とその中央部で交差する
。
したがって、各ビット線を長さL/2を有する2つの部
分に分けて考える。図3に示されるように、各ビット線
の各部分には接地容量C0/2およびビット線間容量C
BB/2が存在する。また、メモリセルおよびダミーメ
モリセルのセル容量をCsとする。Next, the potential appearing on each bit line pair when reading information will be considered. A ground capacitance C0 exists between each bit line and the ground potential via a cell plate or substrate, and an inter-bit line capacitance CBB exists between adjacent bit lines.
Assume that there exists. In this embodiment, each bit line of length L crosses an adjacent bit line at its center. Therefore, consider dividing each bit line into two parts having length L/2. As shown in FIG. 3, each part of each bit line has a ground capacitance C0/2 and an inter-bit line capacitance C
BB/2 exists. Further, the cell capacitance of the memory cell and the dummy memory cell is assumed to be Cs.
【0038】メモリセルに蓄えられる電荷は、“H”の
情報が記憶されているときにはCs・Vcc(Vcc書
込)となり、“L”の情報が記憶されるときには0(0
V書込)となる。また、ダミーメモリセルに蓄えられる
電荷は、Cs・Vpとなる。各ビット線対が読出動作の
前にプリチャージ電位Vpにプリチャージされるものと
すると、各ビット線上の電荷はC0・Vpとなる。The charge stored in the memory cell becomes Cs·Vcc (Vcc write) when "H" information is stored, and becomes 0 (0) when "L" information is stored.
V writing). Furthermore, the charge stored in the dummy memory cell is Cs·Vp. Assuming that each bit line pair is precharged to a precharge potential Vp before a read operation, the charge on each bit line becomes C0·Vp.
【0039】図1において、たとえばワード線WL3お
よびダミーワード線DWL4が選択された場合を考える
。ここで、メモリセルMC15に“H”の情報が記憶さ
れているものとする。読出動作後のビット線BL15の
電位をVHとし、ビット線BL17の電位をVRとする
。また、ビット線BL11,BL13の電位をそれぞれ
V11およびV13とし、ビット線BL12,BL14
の電位をそれぞれV12およびV14とし、ビット線B
L16,BL18の電位をそれぞれV16およびV18
とする。ビット線BL19,BL21の電位をそれぞれ
V19,V21とし、ビット線BL20,BL22の電
位をそれぞれV20およびV22とする。In FIG. 1, consider the case where word line WL3 and dummy word line DWL4 are selected, for example. Here, it is assumed that "H" information is stored in the memory cell MC15. After the read operation, the potential of the bit line BL15 is set to VH, and the potential of the bit line BL17 is set to VR. Further, the potentials of the bit lines BL11 and BL13 are set to V11 and V13, respectively, and the bit lines BL12 and BL14 are set to V11 and V13, respectively.
The potentials of bit line B are set to V12 and V14, respectively, and the potential of bit line B
The potentials of L16 and BL18 are set to V16 and V18, respectively.
shall be. The potentials of bit lines BL19 and BL21 are set to V19 and V21, respectively, and the potentials of bit lines BL20 and BL22 are set to V20 and V22, respectively.
【0040】まず、ビット線BL15に関して、読出前
および読出後における電荷保存則により次式が成立する
。First, regarding the bit line BL15, the following equation holds true according to the law of conservation of charge before and after reading.
【0041】
C0・Vp+Cs・(Vcc−Vcp) =C0
・VH+Cs・(VH−Vcp) +CBB・(
4・VH−2・V16−V18−V14)/2
…(5)ビット線BL17に関しては次式が成立す
る。C0・Vp+Cs・(Vcc−Vcp)=C0
・VH+Cs・(VH−Vcp) +CBB・(
4・VH-2・V16-V18-V14)/2
(5) Regarding the bit line BL17, the following equation holds true.
【0042】
C0・Vp+Cs・(Vp−Vcp) =C0・
VR+Cs・(VR−Vcp) +CBB・(4
・VR−V16−2・V18−V20)/2
…(6)式(5)および(6)より次式が成立する。C0・Vp+Cs・(Vp−Vcp)=C0・
VR+Cs・(VR−Vcp) +CBB・(4
・VR-V16-2・V18-V20)/2
...(6) From equations (5) and (6), the following equation holds true.
【0043】
Cs・(Vcc−Vp)
=C0(VH−VR)+2・CBB・(VH−VR
)+Cs・(VH−VR) +CBB・(−V1
6+V18−V14+V20)/2
…(7)上式(7)において読出電位差(VH−VR
)が最小になるのは、、ワード線WL3により選択され
るメモリセルMC18,MC22に“H”の情報が記憶
されているときである。すなわち、V16=VR,V1
8=VH,V14=VR,V20=VHとすると、読出
電位差(VH−VR)は次式のようになる。Cs・(Vcc−Vp)=C0(VH−VR)+2・CBB・(VH−VR
)+Cs・(VH-VR) +CBB・(-V1
6+V18-V14+V20)/2
...(7) In the above equation (7), the read potential difference (VH-VR
) becomes minimum when "H" information is stored in memory cells MC18 and MC22 selected by word line WL3. That is, V16=VR, V1
When 8=VH, V14=VR, and V20=VH, the read potential difference (VH-VR) is expressed by the following equation.
【0044】
VH−VR=Cs・(Vcc−Vp)/(C0+3
・CBB+Cs) …(8)式(8)を従来例におけ
る式(4)と比較すると、分母のCBBの係数が4から
3に減少し、読出電位差(VH−VR)が大きくなって
いることがわかる。なお、メモリセルに“L”の情報が
記憶されている場合も、同様に考えることができる。VH−VR=Cs・(Vcc−Vp)/(C0+3
・CBB+Cs)...(8) Comparing equation (8) with equation (4) in the conventional example, it can be seen that the coefficient of CBB in the denominator has decreased from 4 to 3, and the read potential difference (VH - VR) has increased. Recognize. Note that the same consideration can be given to the case where "L" information is stored in the memory cell.
【0045】図4は、メモリセルアレイ1(図2)の端
の部分に位置するビット線の構成を示す図である。FIG. 4 is a diagram showing the configuration of bit lines located at the ends of memory cell array 1 (FIG. 2).
【0046】図4において、ビット線BL3〜BL10
は図1に示されるビット線と同様に配置され、センスア
ンプSA3,SA4,SA7,SA8に接続されている
。最も端に位置するビット線BL2は、電位固定回路1
0により常に同一電位に固定されている。その同一電位
は、たとえば電源電位の1/2である。In FIG. 4, bit lines BL3 to BL10
are arranged similarly to the bit lines shown in FIG. 1, and are connected to sense amplifiers SA3, SA4, SA7, and SA8. The bit line BL2 located at the end is connected to the potential fixing circuit 1.
0, it is always fixed at the same potential. The same potential is, for example, 1/2 of the power supply potential.
【0047】これにより、メモリセルアレイ1の端の部
分に位置するビット線対も、図1のビット線対と同様の
効果を有する。As a result, the bit line pair located at the end of memory cell array 1 also has the same effect as the bit line pair in FIG.
【0048】次に、読出電位差をセンスアンプで増幅す
るときのビット線間雑音について説明する。ここでは、
図1または図3においてセンスアンプSA15に接続さ
れるビット線BL15,BL17が受けるビット線間雑
音について考える。Next, the noise between bit lines when the read potential difference is amplified by the sense amplifier will be explained. here,
Consider inter-bit line noise received by bit lines BL15 and BL17 connected to sense amplifier SA15 in FIG. 1 or 3.
【0049】メモリセルからの情報の読出後ビット線B
L15の電位がBL17の電位よりも高くなっているも
のとする。センスアンプSA15が動作すると、ビット
線BL15の電位が“H”レベルに近付きかつビット線
BL17の電位が“L”レベルに近付くように電位差が
増幅される。After reading information from memory cells, bit line B
It is assumed that the potential of L15 is higher than the potential of BL17. When the sense amplifier SA15 operates, the potential difference is amplified so that the potential of the bit line BL15 approaches the "H" level and the potential of the bit line BL17 approaches the "L" level.
【0050】しかし、図3に示されるように、ビット線
BL15とビット線BL14との間、ビット線BL15
とビット線BL18との間、およびビット線BL15と
ビット線BL16との間に、それぞれビット線間容量C
BB/2、CBB/2およびCBBが存在する。そのた
め、ビット線BL15は、ビット線BL14,BL16
,BL18の電位変化の影響を受けることになる。たと
えば、ビット線BL14,BL16の電位がともに“L
”に引き下げられる場合には、ビット線BL15は、そ
のビット線BL15の電位変化と逆方向の影響を受ける
ことになる。この場合、ビット線BL18の電位は“H
”レベルに近付くように変化するので、ビット線BL1
8の半分の部分からの雑音とビット線BL16の半分の
部分からの雑音とが互いに相殺される。しかし、ビット
線BL14の半分の部分からの雑音およびビット線BL
16の残りの半分の部分からの雑音が残ることになる。However, as shown in FIG. 3, between bit line BL15 and bit line BL14, bit line BL15
and the bit line BL18, and between the bit line BL15 and the bit line BL16, respectively.
There are BB/2, CBB/2 and CBB. Therefore, bit line BL15 is connected to bit lines BL14 and BL16.
, BL18. For example, the potentials of bit lines BL14 and BL16 are both “L”.
”, the bit line BL15 will be affected in the opposite direction to the potential change of the bit line BL15. In this case, the potential of the bit line BL18 will be “H”.
"The bit line BL1 changes as it approaches the level
The noise from the half part of bit line BL16 and the noise from the half part of bit line BL16 cancel each other out. However, the noise from half of the bit line BL14 and the bit line BL
The noise from the other half of the 16 will remain.
【0051】このように、ビット線BL15は、隣接す
るビット線の電位変化によっては、ビット線間雑音を受
ける場合がある。As described above, the bit line BL15 may be subject to inter-bit line noise depending on potential changes of adjacent bit lines.
【0052】図5は、この発明のさらに他の実施例によ
るダイナミック型半導体記憶装置の主要部の構成を示す
図である。この実施例の半導体記憶装置は、センスアン
プによる増幅時においてもビット線間雑音の影響を受け
ないように改良されている。FIG. 5 is a diagram showing the configuration of the main parts of a dynamic semiconductor memory device according to still another embodiment of the present invention. The semiconductor memory device of this embodiment has been improved so that it is not affected by inter-bit line noise even during amplification by the sense amplifier.
【0053】図5の実施例が図1の実施例と相違するの
は、各ビット線対を構成する2つのビット線のうち、1
つのビット線が一方側に位置する別のビット線対の1つ
のビット線と交差し、かつ他方のビット線が他方側に位
置するさらに別のビット線対の1つのビット線と交差す
る点である。たとえば、ビット線対(BL15,BL1
7)を構成するビット線BL15は、隣接するビット線
対(BL14,BL16)のビット線BL16と交差し
、かつビット線BL17は、隣接するビット線対(BL
18,BL20)のビット線BL18と交差する。The difference between the embodiment of FIG. 5 and the embodiment of FIG. 1 is that one of the two bit lines constituting each bit line pair
At the point where one bit line intersects one bit line of another bit line pair located on one side, and the other bit line intersects one bit line of yet another bit line pair located on the other side. be. For example, bit line pair (BL15, BL1
The bit line BL15 constituting 7) intersects the bit line BL16 of the adjacent bit line pair (BL14, BL16), and the bit line BL17 crosses the bit line BL16 of the adjacent bit line pair (BL14, BL16).
18, BL20) intersects with the bit line BL18.
【0054】図5の実施例においても、図1の実施例と
同様にして、情報の読出時にビット線対(BL15,B
L17)に現れる読出電位差を求める。まず、ビット線
BL15に関しては次式が成立する。In the embodiment of FIG. 5, the bit line pair (BL15, B
The read potential difference appearing at L17) is determined. First, regarding the bit line BL15, the following equation holds true.
【0055】
C0・Vp+Cs・(Vcc−Vcp) =C0
・VH+Cs・(VH−Vcp) +CBB・(
4・VH−2・V16−V18−V14)/2
…(9)ビット線BL17に関しては次式が成立す
る。C0・Vp+Cs・(Vcc−Vcp)=C0
・VH+Cs・(VH−Vcp) +CBB・(
4・VH-2・V16-V18-V14)/2
(9) Regarding the bit line BL17, the following equation holds true.
【0056】
C0・Vp+Cs・(Vp−Vcp) =C0・
VR+Cs・(VR−Vcp) +CBB・(4
・VR−V16−2・V18−V20)/2 …
(10)式(9)および(10)より次式が成立する。C0・Vp+Cs・(Vp−Vcp)=C0・
VR+Cs・(VR−Vcp) +CBB・(4
・VR-V16-2・V18-V20)/2...
(10) From equations (9) and (10), the following equation holds true.
【0057】
Cs・(Vcc−Vp)
=C0(VH−VR)+2・CBB・(VH−VR
)+Cs・(VH−VR) +CBB・(−V1
6+V18−V14+V20)/2 …
(11)このように、式(9),(10)および(11
)は、式(5),(6)(7)と同じになる。Cs・(Vcc−Vp)=C0(VH−VR)+2・CBB・(VH−VR
)+Cs・(VH-VR) +CBB・(-V1
6+V18-V14+V20)/2...
(11) Thus, equations (9), (10) and (11
) is the same as equations (5), (6), and (7).
【0058】式(11)において読出電位差(VH−V
R)が最小となる場合を考える。V16=VR,V14
=VH,V18=VH,V20=VRとすると、読出電
位差(VH−VR)は次式のようになる。In equation (11), the read potential difference (VH-V
Consider the case where R) is minimized. V16=VR, V14
=VH, V18=VH, and V20=VR, the read potential difference (VH-VR) is expressed by the following equation.
【0059】
VH−VR=Cs・(Vcc−Vp)/(C0+3
・CBB+Cs)…(12)式(12)も式(8)と同
じになる。式(12)を従来例における式(4)と比較
すると、式(8)と同様に、読出電位差(VH−VR)
が大きくなっていることがわかる。VH−VR=Cs・(Vcc−Vp)/(C0+3
-CBB+Cs)...(12) Equation (12) is also the same as Equation (8). Comparing equation (12) with equation (4) in the conventional example, similar to equation (8), the read potential difference (VH-VR)
It can be seen that the is getting larger.
【0060】次に、読出電位差(VH−VR)をセンス
アンプで増幅するときのビット線間雑音について考察す
る。Next, consider the bit line noise when the read potential difference (VH-VR) is amplified by the sense amplifier.
【0061】図6は、読出電位差の増幅時においてビッ
ト線BL15,BL17が受けるビット線間雑音の影響
を説明するための図である。FIG. 6 is a diagram for explaining the influence of inter-bit line noise on the bit lines BL15 and BL17 during amplification of the read potential difference.
【0062】図6において、ビット線対(BL15,B
L17)は、増幅時にビット線対(BL14,BL16
)またはビット線対(BL18,BL20)から影響を
受ける。ビット線対(BL14,BL16)からの雑音
がN1,N2,N3,N4で示され、ビット線対(BL
18,BL20)からの雑音がN5,N6,N7,N8
で示される。In FIG. 6, bit line pair (BL15, B
L17) is connected to the bit line pair (BL14, BL16) during amplification.
) or the bit line pair (BL18, BL20). The noise from the bit line pair (BL14, BL16) is indicated by N1, N2, N3, N4, and the noise from the bit line pair (BL14, BL16) is
18, BL20) noise from N5, N6, N7, N8
It is indicated by.
【0063】ビット線BL15はビット線対(BL14
,BL16)から互いに逆相の雑音N1およびN2を受
け、ビット線BL17はビット線対(BL18,BL2
0)から互いに逆相の雑音N7およびN8を受ける。
また、ビット線BL15およびビット線BL17は、同
一のビット線BL16から同相の雑音N3およびN4を
それぞれ受ける。さらに、ビット線BL15およびビッ
ト線BL17は、同一のビット線BL18から同相の雑
音N5およびN6をそれぞれ受ける。Bit line BL15 is connected to bit line pair (BL14
, BL16), and the bit line BL17 receives noises N1 and N2 of opposite phase to each other from the bit line pair (BL18, BL2).
0), noises N7 and N8 of mutually opposite phases are received. Furthermore, bit line BL15 and bit line BL17 receive in-phase noises N3 and N4, respectively, from the same bit line BL16. Furthermore, bit line BL15 and bit line BL17 receive in-phase noise N5 and N6, respectively, from the same bit line BL18.
【0064】したがって、ビット線BL15が増幅時に
隣接するビット線から受ける雑音およびビット線BL1
7が増幅時に隣接するビット線から受ける雑音は同程度
になると考えられる。Therefore, the noise that the bit line BL15 receives from the adjacent bit line during amplification and the bit line BL1
It is considered that the noise received by bit lines 7 from adjacent bit lines during amplification is approximately the same.
【0065】このように、ビット線対(BL15,BL
17)は、読出動作後の増幅時においても、周囲のビッ
ト線からビット線間雑音の影響をほとんど受けることが
ない。In this way, the bit line pair (BL15, BL
17) is hardly affected by inter-bit line noise from surrounding bit lines even during amplification after a read operation.
【0066】図7は、図5の実施例においてメモリセル
アレイの端の部分に位置するビット線の構成を示す図で
ある。FIG. 7 is a diagram showing the configuration of the bit lines located at the ends of the memory cell array in the embodiment of FIG.
【0067】図7に示されるビット線BL2〜BL9は
図5に示されるビット線と同様に配置され、かつセンス
アンプSA2,SA3,SA6,SA7に接続されてい
る。メモリセルアレイの最も端に位置するビット線BL
0,BL1は、電位固定回路11により常に同一電位(
たとえば電源電位の1/2)に固定されている。それに
より、メモリセルアレイの端に位置するビット線対は、
図5に示されるビット線対と同様の効果を有する。Bit lines BL2 to BL9 shown in FIG. 7 are arranged similarly to the bit lines shown in FIG. 5, and are connected to sense amplifiers SA2, SA3, SA6, and SA7. Bit line BL located at the end of the memory cell array
0, BL1 are always kept at the same potential (
For example, it is fixed at 1/2 of the power supply potential. As a result, the bit line pair located at the end of the memory cell array is
It has the same effect as the bit line pair shown in FIG.
【0068】図8および図9は、それぞれ図1および図
5の実施例におけるビット線の交差部の構成を説明する
ための図である。FIGS. 8 and 9 are diagrams for explaining the configuration of bit line intersections in the embodiments of FIGS. 1 and 5, respectively.
【0069】図8において、センスアンプSA15に接
続されるビット線対(BL15,BL17)およびセン
スアンプSA16に接続されるビット線対(BL16,
BL18)が交差する交差部について説明する。In FIG. 8, a bit line pair (BL15, BL17) connected to sense amplifier SA15 and a bit line pair (BL16, BL17) connected to sense amplifier SA16 are shown.
The intersection where BL18) intersects will be explained.
【0070】ビット線BL15は配線層MM1,MM2
,PP1により形成され、ビット線BL16は配線層M
M3により形成される。また、ビット線BL17は配線
層MM4,MM5,PP2により形成され、ビット線B
L18は配線層MM6により形成される。配線層MM1
〜MM7は同一の平面上にある層により形成される。
ビット線BL15とビット線BL16との交差部におけ
る配線層PP1およびビット線BL17とビット線BL
18との交差部における配線層PP2は、配線層MM1
〜MM6とは異なる層により形成される。Bit line BL15 is connected to wiring layers MM1 and MM2.
, PP1, and the bit line BL16 is formed by the wiring layer M
Formed by M3. Further, the bit line BL17 is formed by wiring layers MM4, MM5, and PP2, and the bit line B
L18 is formed by the wiring layer MM6. Wiring layer MM1
~MM7 are formed by coplanar layers. Wiring layer PP1 at the intersection of bit line BL15 and bit line BL16 and bit line BL17 and bit line BL
The wiring layer PP2 at the intersection with the wiring layer MM1
- It is formed by a layer different from MM6.
【0071】ビット線BL15については、配線層MM
1がコンタクトホールCH1を介して他の配線層PP1
に接続され、その配線層PP1がコンタクトホールCH
3を介して配線層MM2に接続される。ビット線BL1
7についても同様に、配線層MM4がコンタクトホール
CH2を介して他の配線層PP2に接続され、その配線
層PP2がコンタクトホールCH4を介して配線層MM
5に接続される。Regarding bit line BL15, wiring layer MM
1 is connected to another wiring layer PP1 through the contact hole CH1.
The wiring layer PP1 is connected to the contact hole CH
3 to the wiring layer MM2. Bit line BL1
7, the wiring layer MM4 is connected to another wiring layer PP2 through the contact hole CH2, and the wiring layer PP2 is connected to the wiring layer MM through the contact hole CH4.
Connected to 5.
【0072】ビット線BL16,BL18のように1種
類の配線層により形成されるビット線を第1のタイプの
ビット線と呼ぶ。また、ビット線BL15,BL17の
ように2種類の配線層により形成されるビット線を第2
のタイプのビット線と呼ぶ。第2のタイプのビット線に
おいては、一方の配線層が交差部において他の配線層を
経由して他方の配線層に接続されるので、ビット線の浮
遊容量および抵抗が増加する。そのため、第2のタイプ
のビット線では、第1のタイプのビット線と比較して、
充放電に要する時間が長くなる。Bit lines formed of one type of wiring layer, such as bit lines BL16 and BL18, are called first type bit lines. In addition, bit lines formed by two types of wiring layers, such as bit lines BL15 and BL17, are
This type of bit line is called. In the second type of bit line, one wiring layer is connected to the other wiring layer via another wiring layer at the intersection, so that the stray capacitance and resistance of the bit line increase. Therefore, in the second type of bit line, compared to the first type of bit line,
The time required for charging and discharging becomes longer.
【0073】この実施例では、センスアンプSA15に
接続されるビット線BL15,BL17はともに第2の
タイプのビット線であり、センスアンプSA16に接続
されるビット線BL16、BL18はともに第1のタイ
プのビット線である。すなわち、1つのセンスアンプに
接続される2つのビット線はともに同じタイプのビット
線となっている。In this embodiment, the bit lines BL15 and BL17 connected to the sense amplifier SA15 are both of the second type, and the bit lines BL16 and BL18 connected to the sense amplifier SA16 are both of the first type. This is the bit line. That is, two bit lines connected to one sense amplifier are both of the same type.
【0074】それにより、同一のセンスアンプに接続さ
れる2つのビット線の容量は均等になる。その結果、同
一のセンスアンプに接続される2つのビット線において
充放電時間が等しくなるので、読出電位差が均一になり
、誤動作が防止される。Thereby, the capacitances of the two bit lines connected to the same sense amplifier become equal. As a result, the charging and discharging times are equal for the two bit lines connected to the same sense amplifier, so the read potential difference becomes uniform and malfunctions are prevented.
【0075】図9は、図5の実施例におけるビット線の
交差部の構成を説明するための図である。FIG. 9 is a diagram for explaining the configuration of the bit line intersection in the embodiment of FIG.
【0076】図9の実施例においても、図8の実施例と
同様に、同一のセンスアンプに接続される2つのビット
線はともに同じタイプのビット線からなる。In the embodiment shown in FIG. 9, as in the embodiment shown in FIG. 8, the two bit lines connected to the same sense amplifier are both of the same type.
【0077】ビット線BL11は、配線層MM1,MM
2および他の配線層PP1により形成される第2のタイ
プのビット線であり、ビット線BL13は、配線層MM
4,MM5および他の配線層PP2により形成される第
2のタイプのビット線である。ビット線BL12は配線
層MM3により形成される第1のタイプのビット線であ
り、ビット線BL14は配線層MM6により形成される
第1のタイプのビット線である。Bit line BL11 is connected to wiring layers MM1 and MM.
2 and another wiring layer PP1, and the bit line BL13 is a second type bit line formed by wiring layer MM2 and another wiring layer PP1.
4, MM5 and another wiring layer PP2. The bit line BL12 is a first type bit line formed by the wiring layer MM3, and the bit line BL14 is a first type bit line formed by the wiring layer MM6.
【0078】図9の実施例においても、同一のセンスア
ンプに接続される2つのビット線の容量が均等になるの
で、読出電位差が均一となり、誤動作が防止される。In the embodiment of FIG. 9 as well, since the capacitances of the two bit lines connected to the same sense amplifier are equal, the read potential difference becomes uniform and malfunctions are prevented.
【0079】なお、図1および図5の実施例では、複数
のセンスアンプが複数のビット線の両端部に交互に配置
されているが、すべてのセンスアンプを複数のビット線
の一方の端部に配置してもよい。In the embodiments shown in FIGS. 1 and 5, a plurality of sense amplifiers are arranged alternately at both ends of a plurality of bit lines, but all sense amplifiers are arranged at one end of a plurality of bit lines. It may be placed in
【0080】[0080]
【発明の効果】以上のように第1ないし第4の発明によ
れば、ビット線間容量を介した隣接ビット線からの雑音
を減少させることができ、ビット線対の読出電位差の低
下を減少させることができる。したがって、信頼性の高
い半導体記憶装置が得られる。As described above, according to the first to fourth aspects of the invention, it is possible to reduce noise from adjacent bit lines via the bit line capacitance, and to reduce the drop in read potential difference between bit line pairs. can be done. Therefore, a highly reliable semiconductor memory device can be obtained.
【0081】特に、第3の発明によれば、センスアンプ
手段による読出電位差の増幅時にも、ビット線間雑音の
影響を相殺することができる。In particular, according to the third invention, even when the sense amplifier means amplifies the read potential difference, the influence of inter-bit line noise can be canceled out.
【0082】さらに、第2および第4の発明によれば、
読出電位差が均一にされ、センスアンプ手段による増幅
時に誤動作が防止される。Furthermore, according to the second and fourth inventions,
The read potential difference is made uniform, and malfunctions are prevented during amplification by the sense amplifier means.
【図1】この発明の一実施例による半導体記憶装置の主
要部の構成を示す図である。FIG. 1 is a diagram showing the configuration of main parts of a semiconductor memory device according to an embodiment of the present invention.
【図2】同実施例の半導体記憶装置の全体の構成を示す
ブロック図であるFIG. 2 is a block diagram showing the overall configuration of the semiconductor memory device of the same embodiment.
【図3】同実施例の半導体記憶装置における各ビット線
に付随する容量を説明するための図である。FIG. 3 is a diagram for explaining the capacitance associated with each bit line in the semiconductor memory device of the same embodiment.
【図4】同実施例におけるメモリセルアレイの端の部分
のビット線の構成を示す図である。FIG. 4 is a diagram showing the configuration of bit lines at the end of the memory cell array in the same embodiment.
【図5】この発明の他の実施例による半導体記憶装置の
主要部の構成を示す図である。FIG. 5 is a diagram showing the configuration of a main part of a semiconductor memory device according to another embodiment of the present invention.
【図6】同実施例による半導体記憶装置におけるビット
線が受ける雑音の影響を説明するための図である。FIG. 6 is a diagram for explaining the influence of noise on bit lines in the semiconductor memory device according to the same embodiment.
【図7】同実施例におけるメモリセルアレイの端の部分
のビット線の構成を示す図である。FIG. 7 is a diagram showing the configuration of bit lines at the end of the memory cell array in the same embodiment.
【図8】図1の実施例におけるビット線の交差部の構成
を説明するための図である。FIG. 8 is a diagram for explaining the configuration of a bit line intersection in the embodiment of FIG. 1;
【図9】図5の実施例におけるビット線の交差部の構成
を説明するための図である。FIG. 9 is a diagram for explaining the configuration of a bit line intersection in the embodiment of FIG. 5;
【図10】従来の半導体記憶装置の主要部の構成を示す
図である。FIG. 10 is a diagram showing the configuration of main parts of a conventional semiconductor memory device.
【図11】従来の半導体記憶装置における各ビット線に
付随する容量を説明するための図である。FIG. 11 is a diagram for explaining the capacitance associated with each bit line in a conventional semiconductor memory device.
WL3,WL4…ワード線
DWL3,DWL4…ダミーワード線
BL0〜BL22…ビット線
MC11〜MC22…メモリセル
DMC11〜DMC22…ダミーメモリセルSA3,S
A4,SA7,SA8,SA11,SA12,SA15
,SA16,SA19,SA20…センスアンプ
10,11…電位固定回路
なお、各図中同一符号は同一または相当部分を示す。WL3, WL4...Word lines DWL3, DWL4...Dummy word lines BL0-BL22...Bit lines MC11-MC22...Memory cells DMC11-DMC22...Dummy memory cells SA3, S
A4, SA7, SA8, SA11, SA12, SA15
, SA16, SA19, SA20... sense amplifiers 10, 11... potential fixing circuits. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (4)
ット線、前記複数のビット線に交差するように配置され
た複数のワード線、前記複数のビット線と前記複数のワ
ード線との交点に設けられた複数のメモリセル、および
各ビット線対を構成するビット線間の電位差を検出する
複数のセンスアンプ手段を備え、各ビット線対は1つお
きのビット線により構成され、各ビット線対の各ビット
線は別のビット線対の1つのビット線と所定の交差部で
交差するように設けられた、半導体記憶装置。1. A plurality of bit lines constituting a plurality of bit line pairs, a plurality of word lines arranged to intersect the plurality of bit lines, and an intersection between the plurality of bit lines and the plurality of word lines. A plurality of memory cells provided in the memory cell and a plurality of sense amplifier means for detecting the potential difference between the bit lines constituting each bit line pair are provided, each bit line pair is composed of every other bit line, and each bit line pair is composed of every other bit line. A semiconductor memory device in which each bit line of a line pair is provided to intersect with one bit line of another bit line pair at a predetermined intersection.
ット線、前記複数のビット線に交差するように配置され
た複数のワード線、前記複数のビット線と前記複数のワ
ード線との交点に設けられた複数のメモリセル、および
各ビット線対を構成するビット線間の電位差を検出する
複数のセンスアンプ手段を備え、各ビット線対は1つお
きのビット線により構成され、各ビット線対の各ビット
線は別のビット線対の1つのビット線と所定の交差部で
交差するように設けられ、互いに交差する2つのビット
線はそれぞれ第1のタイプのビット線および第2のタイ
プのビット線からなり、前記第1のタイプのビット線は
第1の層により形成された交差部を含み、前記第2のタ
イプのビット線は前記第1の層とは異なる第2の層によ
り形成された交差部を含み、各ビット線対の2つのビッ
ト線はともに同じタイプのビット線からなる、半導体記
憶装置。2. A plurality of bit lines constituting a plurality of bit line pairs, a plurality of word lines arranged to intersect the plurality of bit lines, and an intersection between the plurality of bit lines and the plurality of word lines. A plurality of memory cells provided in the memory cell and a plurality of sense amplifier means for detecting the potential difference between the bit lines constituting each bit line pair are provided, each bit line pair is composed of every other bit line, and each bit line pair is composed of every other bit line. Each bit line of a line pair is provided to intersect one bit line of another bit line pair at a predetermined intersection, and the two bit lines that intersect with each other are a first type of bit line and a second type of bit line, respectively. type of bit line, wherein the first type of bit line includes an intersection formed by a first layer, and the second type of bit line includes a second type of bit line formed by a second layer different from the first layer. 1. A semiconductor memory device in which two bit lines of each bit line pair are both of the same type.
ット線、前記複数のビット線に交差するように配置され
た複数のワード線、前記複数のビット線と前記複数のワ
ード線との交点に設けられた複数のメモリセル、および
各ビット線対を構成するビット線間の電位差を検出する
複数のセンスアンプ手段を備え、各ビット線対は1つお
きのビット線により構成され、各ビット線対の2つのビ
ット線のうち、一方のビット線は一方側に隣接する別の
ビット線対の1つのビット線と所定の交差部で交差しか
つ他方のビット線は他方側に隣接するさらに別のビット
線対の1つのビット線と所定の交差部で交差する、半導
体記憶装置。3. A plurality of bit lines constituting a plurality of bit line pairs, a plurality of word lines arranged to intersect the plurality of bit lines, and an intersection between the plurality of bit lines and the plurality of word lines. A plurality of memory cells provided in the memory cell and a plurality of sense amplifier means for detecting the potential difference between the bit lines constituting each bit line pair are provided, each bit line pair is composed of every other bit line, and each bit line pair is composed of every other bit line. Of the two bit lines of the line pair, one bit line intersects one bit line of another bit line pair adjacent to one side at a predetermined intersection, and the other bit line intersects one bit line of another bit line pair adjacent to the other side, and A semiconductor memory device that intersects one bit line of another bit line pair at a predetermined intersection.
ット線、前記複数のビット線に交差するように配置され
た複数のワード線、前記複数のビット線と前記複数のワ
ード線との交点に設けられた複数のメモリセル、および
各ビット線対を構成するビット線間の電位差を検出する
複数のセンスアンプ手段を備え、各ビット線対は1つお
きのビット線により構成され、各ビット線対の2つのビ
ット線のうち、一方のビット線は一方側に隣接する別の
ビット線対の1つのビット線と所定の交差部で交差しか
つ他方のビット線は他方側に隣接するさらに別のビット
線対の1つのビット線と所定の交差部で交差し、互いに
交差する2つのビット線はそれぞれ第1のタイプのビッ
ト線および第2のタイプのビット線からなり、前記第1
のタイプのビット線は第1の層により形成された交差部
を含み、前記第2のタイプのビット線は前記第1の層と
は異なる第2の層により形成された交差部を含み、各ビ
ット線対の2つのビット線はともに同じタイプのビット
線からなる、半導体記憶装置。4. A plurality of bit lines constituting a plurality of bit line pairs, a plurality of word lines arranged to intersect the plurality of bit lines, and an intersection between the plurality of bit lines and the plurality of word lines. A plurality of memory cells provided in the memory cell and a plurality of sense amplifier means for detecting the potential difference between the bit lines constituting each bit line pair are provided, each bit line pair is composed of every other bit line, and each bit line pair is composed of every other bit line. Of the two bit lines of the line pair, one bit line intersects one bit line of another bit line pair adjacent to one side at a predetermined intersection, and the other bit line intersects one bit line of another bit line pair adjacent to the other side, and The two bit lines intersect with one bit line of another bit line pair at a predetermined intersection, and each of the two bit lines that intersect with each other consists of a first type bit line and a second type bit line, and
The type of bit line includes an intersection formed by a first layer, the second type bit line includes an intersection formed by a second layer different from the first layer, and each bit line includes an intersection formed by a second layer different from the first layer. A semiconductor memory device in which two bit lines of a bit line pair are both of the same type.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3012161A JP3012696B2 (en) | 1991-02-01 | 1991-02-01 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3012161A JP3012696B2 (en) | 1991-02-01 | 1991-02-01 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04247388A true JPH04247388A (en) | 1992-09-03 |
JP3012696B2 JP3012696B2 (en) | 2000-02-28 |
Family
ID=11797727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3012161A Expired - Lifetime JP3012696B2 (en) | 1991-02-01 | 1991-02-01 | Semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JP3012696B2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
JPH02183491A (en) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | Dynamic semiconductor memory |
JPH02183490A (en) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | Dynamic semiconductor memory |
-
1991
- 1991-02-01 JP JP3012161A patent/JP3012696B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
JPH02183491A (en) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | Dynamic semiconductor memory |
JPH02183490A (en) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | Dynamic semiconductor memory |
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