JPH04243148A - 半導体装置の固有情報化回路及びその形成方法並びに個人識別装置 - Google Patents
半導体装置の固有情報化回路及びその形成方法並びに個人識別装置Info
- Publication number
- JPH04243148A JPH04243148A JP3003520A JP352091A JPH04243148A JP H04243148 A JPH04243148 A JP H04243148A JP 3003520 A JP3003520 A JP 3003520A JP 352091 A JP352091 A JP 352091A JP H04243148 A JPH04243148 A JP H04243148A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- conductor pattern
- information
- unique information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の固有情報
化回路及びその形成方法並びに個人識別装置に関し、特
にこの固有情報化回路及びその形成方法は、経済的に半
導体装置の各チップ毎に異なるチップ固有の情報を得る
ことに有用である。 【０００２】近年半導体装置では、ソフトウェアーのコ
ピー防止或いはコンピュータシステムの有資格者以外か
らの不法アクセスを防止する等のために、例えば数バイ
ト程度の小量の情報から成るチップ固有情報の形成に対
しての要請が高まっている。しかし、半導体装置の各半
導体チップ毎に固有の情報を形成するには、画一的に同
じ内容のチップの生産に適したフォトマスク法以外の方
法が必要である。 【０００３】しかし、従来のこの目的のために使用でき
る簡単な方法或いは回路は知られていなかった。 【０００４】 【発明が解決しようとする課題】半導体装置の各チップ
毎に固有情報を形成する方法としては、例えば電気的書
込みが可能なＰ−ＲＯＭ、ＥＰ−ＲＯＭ、或いはＥＥＰ
−ＲＯＭ等によって半導体装置の各チップ毎に夫々異な
る情報を書き込むことがまず考えられる。しかし、これ
ら書込み可能なＲＯＭ等は、製作にあたってのウェハー
プロセスが複雑で且つチップ面積の増大をも招くもので
あるため、例えば数バイト程度の小規模のチップの固有
情報を得るにはコスト的にも工程上も問題がある。この
ため、従来この目的のために使用できる簡単な方法及至
は回路が要望されていた。 【０００５】従って本発明は、半導体装置について小量
の情報から成るチップ固有の情報を簡単な方法で且つ経
済的に形成できる、新規な半導体装置の固有情報化回路
及びその形成方法を提供することを目的とする。 【０００６】 【課題を達成するための手段】図１は本発明の原理図で
ある。同図において１は導体パターン、一点鎖線２は半
導体装置の設計上のチップ境界、破線３、４にて囲まれ
た部分は半導体装置の現実にチップ境界が形成される範
囲、５は導体パターン検出部、１０はこの発明の固有情
報化回路である。 【０００７】前記目的を達成するため、本発明の半導体
装置の固有情報化回路では、半導体装置のチップ境界部
に形成された導体パターン１と、該導体パターン１の物
理情報を電気信号として取り出す導体パターン検出部５
とを備えるように構成する。 【０００８】また、本発明の半導体装置の固有情報化回
路の形成方法では、ウェハーを構成する半導体装置のチ
ップ境界部に導体パターン１を形成するステップ；前記
ウェハーを切断し、各チップ毎に切離すステップ；前記
導体パターンの物理情報を電気信号として取り出すステ
ップ；を含むように構成する。 【０００９】 【作用】一般的に半導体装置では、ウェハー状態におい
て各チップ毎に必要な全てのパターンが形成された後、
ダイス等の切断工具を介して切断され各チップ毎に切離
される。切離された各チップの現実の境界は、図１に示
した設計上の境界２に対して誤差範囲内でずれ、破線３
と４とにはさまれた範囲内で切断線のばらつき及び凹凸
が生ずる。このため本発明の固有情報化回路１０では、
画一的に形成された導体パターン１のノードａ−ｂ間は
、チップが偶々設計上の境界２より導体パターンの幅以
上に内側で切断されると断（非導通）状態、設計上の境
界２より外側で切断されると導通状態となる。導通とな
るか非導通となるかは通常人為的に制御されないため、
この導通或いは非導通であることについての物理情報は
ランダムであり、各チップ毎に固有の情報となる。 各チップ固有の物理情報はノードａ、ｂに接続された導
体パターン検出部において電気信号として取出され、チ
ップ固有の電気信号となる。即ち、この固有情報化回路
では、チップ毎に異なる特別な書込みをしたり、特殊な
ウェハープロセス等を行なってチップを差別化する必要
もなく、チップ毎にほぼランダムな固有情報を簡単に得
ることができる。固有情報化回路１０は、チップの境界
部に必要数だけ配置することができ、容易に必要なビッ
ト数の固有情報を得ることが可能となる。 【００１０】 【実施例】図面に基づいて本発明について更に説明する
。図２は本発明の固有情報化回路１０の実施例１の模式
図である。なお、同図の符号は図１の符号と対応させて
ある。図２において５１は、導体パターン１とは別の層
に形成され接地ラインと接続される導体配線を示し、こ
の配線５１と導体パターン１のノードｂとはスルーホー
ル６において接続されている。また導体パターン１のノ
ードａは出力負荷抵抗５２を介して高電位電源ＶＤＤに
接続され、且つインバータ５３の入力端子と接続される
。導体配線５１、出力負荷抵抗５２及びインバータ５３
で導体パターン検出部５を構成する。 【００１１】この実施例１の固有情報化回路１０では、
現実のチップ境界によって導体パターン１のノードａ−
ｂ間が導通又は非導通となり、このため出力ノードｃに
は二値信号を構成する高電位又は低電位の信号が、各チ
ップ毎に異なるランダム情報として得られる。図２の場
合、導体パターン１の幅は約２μｍとしてあり、同図に
おける破線３−４間の距離は通常３０μｍ程度である。 また、境界と平行に走る導体パターンの長さは１０μｍ
程度としてあり、隣接する固有情報化回路との離隔距離
も１０μｍ程度としてある。チップの大きさが３ｍｍ×
３ｍｍ程度のきわめて小型のチップにおいても１５０程
度の固有情報化回路を境界の一辺に配置でき、１６バイ
ト程度の固有情報を得ることができる。 【００１２】この実施例１の固有情報化回路では、現実
のチップ境界によって導体パターン１のノードａ−ｂ間
が導通又は非導通となり、このため出力ノードｃには二
値信号を構成する高電位又は低電位の信号が、各チップ
毎に異なるランダム情報として得られる例である。 【００１３】図３は第２の実施例を示す図２と同様な模
式図である。図２との違いは、導体パターン１として高
抵抗の導体膜を使用し、チップ境界付近にチップ境界と
平行に延びる多数の導体パターン部１Ａ〜１Ｆを配置し
たこと及びインバータを除いたことであり、その他の構
成は図２と同様である。現実のチップ境界に従って導体
パターン１のノードａ−ｂ間の抵抗値が異なり、出力ノ
ードｃには段階的に異なる種々の電圧値が出力される。 このため、図２の回路を有する半導体装置の境界辺と同
じだけの辺長を利用しながら出力ノードｃには、二値信
号の場合である図２の実施例よりも大きな情報量を有す
る固有情報出力が得られる。 【００１４】図４は更に別の実施例（３）を示す構成図
である。図３との違いは導体パターン１を網目状として
形成したことである。同図において、７は現実のチップ
境界辺の一例を示すものであり、このような複雑な境界
辺７が形成される場合には、単に境界辺と平行な導体パ
ターン部分の断又は導通によって固有情報出力が定まる
図３に比して好適であり、図３に比して更に大きな量の
情報を出力ノードｃに得ることができる。半導体チップ
を切断する場合には、切断ソーの最初の設定位置による
境界の変動と、切断において生ずる凹凸による境界の変
動とが生ずるため、図４の如き境界が生じ易い。従って
図３の実施例に比して大きな情報量が得られるのである
。 【００１５】図５は上記各実施例で示した固有情報化回
路１０をチップ周辺に多数配置した半導体装置の構成例
を示す模式図である。同図に示したように各固有情報化
回路１０は乱数発生回路８に導かれ、乱数発生回路８で
は、各固有情報化回路１０が集合して形成するチップ固
有情報を利用してチップ固有の乱数を発生させている。 このように多数の固有情報化回路を使用することで、乱
数発生回路８は、質の良い乱数を発生させることができ
、画一的なマスクを介して大量に生産される各チップに
ついて、他のチップと重複を生ずることなくチップ固有
の乱数を出力することができる。 【００１６】図６は、本発明の固有情報化回路をパスワ
ードの暗号化に用いた個人識別装置を示している。同図
において多数の固有情報化回路１０が集合して構成され
た暗号化キー発生回路１１の出力は、暗号化回路１２に
導かれ、パスワード入力回路１３を介して個人情報の登
録のために入力されたパスワードを暗号化する。この暗
号化されたパスワードは半導体装置の内部又は外部に設
置されたパスワードデータベース１４に登録される。そ
の後この半導体装置を利用するにあたってアクセスのた
めに入力されたパスワードは、暗号化回路１２において
同じ暗号化キーを介して再び暗号化され、比較回路１５
において、パスワードデータベース１４に登録されてい
る暗号化された登録パスワードと照合され、パスワード
入力を行った個人に対してアクセスの可否が決定される
。 【００１７】上記実施例の個人識別装置の場合、パスワ
ードがチップ固有の情報を暗号化キーとして暗号化され
た上で登録されているので、第三者がパスワードデータ
ベース１４において登録パスワードから元のパスワード
を解読することは不可能となり、登録パスワードの秘密
が確保される。このように、ウェハー切断時に生ずるチ
ップ固有情報を暗号化キーとしているため、各チップ毎
に異なり、偶発性が高く従って第三者に解読できない暗
号化が可能な暗号化キーを得ることができ、きわめて好
適である。 【００１８】また、上記の利用方法に代えて、本発明の
固有情報化回路を例えばソフトの不法コピー防止に利用
することができる。この場合、ソフトに本発明の固有情
報化回路によって暗号化された情報を記録しておき、ソ
フト及びコンピュータ本体に設置された双方の情報が一
致しない限りソフトを稼動させないこととする。このた
め当初のコンピュータシステムからソフトのみを不法に
コピーして他のコンピュータ本体で利用することが不可
能となる。このようにして得られた暗号は、暗号化のた
めのキーの解読ができない第三者による解読は殆ど不可
能である。更に、本発明の固有情報化回路は個人情報識
別を介してコンピュータへの不法侵入防止に利用するこ
ともできる。 【００１９】なお、本発明の半導体装置の固有情報化回
路は、通常の半導体装置の他に磁気記憶装置等の他の電
子デバイスにも適用可能である。 【００２０】 【発明の効果】以上説明したように本発明によると、チ
ップ毎に異なる情報の書込みを特別に要することなく半
導体チップ毎の固有情報をランダムに得ることができ、
半導体チップの固有情報を経済的に有利な方法で得られ
たという顕著な効果を奏することができた。
化回路及びその形成方法並びに個人識別装置に関し、特
にこの固有情報化回路及びその形成方法は、経済的に半
導体装置の各チップ毎に異なるチップ固有の情報を得る
ことに有用である。 【０００２】近年半導体装置では、ソフトウェアーのコ
ピー防止或いはコンピュータシステムの有資格者以外か
らの不法アクセスを防止する等のために、例えば数バイ
ト程度の小量の情報から成るチップ固有情報の形成に対
しての要請が高まっている。しかし、半導体装置の各半
導体チップ毎に固有の情報を形成するには、画一的に同
じ内容のチップの生産に適したフォトマスク法以外の方
法が必要である。 【０００３】しかし、従来のこの目的のために使用でき
る簡単な方法或いは回路は知られていなかった。 【０００４】 【発明が解決しようとする課題】半導体装置の各チップ
毎に固有情報を形成する方法としては、例えば電気的書
込みが可能なＰ−ＲＯＭ、ＥＰ−ＲＯＭ、或いはＥＥＰ
−ＲＯＭ等によって半導体装置の各チップ毎に夫々異な
る情報を書き込むことがまず考えられる。しかし、これ
ら書込み可能なＲＯＭ等は、製作にあたってのウェハー
プロセスが複雑で且つチップ面積の増大をも招くもので
あるため、例えば数バイト程度の小規模のチップの固有
情報を得るにはコスト的にも工程上も問題がある。この
ため、従来この目的のために使用できる簡単な方法及至
は回路が要望されていた。 【０００５】従って本発明は、半導体装置について小量
の情報から成るチップ固有の情報を簡単な方法で且つ経
済的に形成できる、新規な半導体装置の固有情報化回路
及びその形成方法を提供することを目的とする。 【０００６】 【課題を達成するための手段】図１は本発明の原理図で
ある。同図において１は導体パターン、一点鎖線２は半
導体装置の設計上のチップ境界、破線３、４にて囲まれ
た部分は半導体装置の現実にチップ境界が形成される範
囲、５は導体パターン検出部、１０はこの発明の固有情
報化回路である。 【０００７】前記目的を達成するため、本発明の半導体
装置の固有情報化回路では、半導体装置のチップ境界部
に形成された導体パターン１と、該導体パターン１の物
理情報を電気信号として取り出す導体パターン検出部５
とを備えるように構成する。 【０００８】また、本発明の半導体装置の固有情報化回
路の形成方法では、ウェハーを構成する半導体装置のチ
ップ境界部に導体パターン１を形成するステップ；前記
ウェハーを切断し、各チップ毎に切離すステップ；前記
導体パターンの物理情報を電気信号として取り出すステ
ップ；を含むように構成する。 【０００９】 【作用】一般的に半導体装置では、ウェハー状態におい
て各チップ毎に必要な全てのパターンが形成された後、
ダイス等の切断工具を介して切断され各チップ毎に切離
される。切離された各チップの現実の境界は、図１に示
した設計上の境界２に対して誤差範囲内でずれ、破線３
と４とにはさまれた範囲内で切断線のばらつき及び凹凸
が生ずる。このため本発明の固有情報化回路１０では、
画一的に形成された導体パターン１のノードａ−ｂ間は
、チップが偶々設計上の境界２より導体パターンの幅以
上に内側で切断されると断（非導通）状態、設計上の境
界２より外側で切断されると導通状態となる。導通とな
るか非導通となるかは通常人為的に制御されないため、
この導通或いは非導通であることについての物理情報は
ランダムであり、各チップ毎に固有の情報となる。 各チップ固有の物理情報はノードａ、ｂに接続された導
体パターン検出部において電気信号として取出され、チ
ップ固有の電気信号となる。即ち、この固有情報化回路
では、チップ毎に異なる特別な書込みをしたり、特殊な
ウェハープロセス等を行なってチップを差別化する必要
もなく、チップ毎にほぼランダムな固有情報を簡単に得
ることができる。固有情報化回路１０は、チップの境界
部に必要数だけ配置することができ、容易に必要なビッ
ト数の固有情報を得ることが可能となる。 【００１０】 【実施例】図面に基づいて本発明について更に説明する
。図２は本発明の固有情報化回路１０の実施例１の模式
図である。なお、同図の符号は図１の符号と対応させて
ある。図２において５１は、導体パターン１とは別の層
に形成され接地ラインと接続される導体配線を示し、こ
の配線５１と導体パターン１のノードｂとはスルーホー
ル６において接続されている。また導体パターン１のノ
ードａは出力負荷抵抗５２を介して高電位電源ＶＤＤに
接続され、且つインバータ５３の入力端子と接続される
。導体配線５１、出力負荷抵抗５２及びインバータ５３
で導体パターン検出部５を構成する。 【００１１】この実施例１の固有情報化回路１０では、
現実のチップ境界によって導体パターン１のノードａ−
ｂ間が導通又は非導通となり、このため出力ノードｃに
は二値信号を構成する高電位又は低電位の信号が、各チ
ップ毎に異なるランダム情報として得られる。図２の場
合、導体パターン１の幅は約２μｍとしてあり、同図に
おける破線３−４間の距離は通常３０μｍ程度である。 また、境界と平行に走る導体パターンの長さは１０μｍ
程度としてあり、隣接する固有情報化回路との離隔距離
も１０μｍ程度としてある。チップの大きさが３ｍｍ×
３ｍｍ程度のきわめて小型のチップにおいても１５０程
度の固有情報化回路を境界の一辺に配置でき、１６バイ
ト程度の固有情報を得ることができる。 【００１２】この実施例１の固有情報化回路では、現実
のチップ境界によって導体パターン１のノードａ−ｂ間
が導通又は非導通となり、このため出力ノードｃには二
値信号を構成する高電位又は低電位の信号が、各チップ
毎に異なるランダム情報として得られる例である。 【００１３】図３は第２の実施例を示す図２と同様な模
式図である。図２との違いは、導体パターン１として高
抵抗の導体膜を使用し、チップ境界付近にチップ境界と
平行に延びる多数の導体パターン部１Ａ〜１Ｆを配置し
たこと及びインバータを除いたことであり、その他の構
成は図２と同様である。現実のチップ境界に従って導体
パターン１のノードａ−ｂ間の抵抗値が異なり、出力ノ
ードｃには段階的に異なる種々の電圧値が出力される。 このため、図２の回路を有する半導体装置の境界辺と同
じだけの辺長を利用しながら出力ノードｃには、二値信
号の場合である図２の実施例よりも大きな情報量を有す
る固有情報出力が得られる。 【００１４】図４は更に別の実施例（３）を示す構成図
である。図３との違いは導体パターン１を網目状として
形成したことである。同図において、７は現実のチップ
境界辺の一例を示すものであり、このような複雑な境界
辺７が形成される場合には、単に境界辺と平行な導体パ
ターン部分の断又は導通によって固有情報出力が定まる
図３に比して好適であり、図３に比して更に大きな量の
情報を出力ノードｃに得ることができる。半導体チップ
を切断する場合には、切断ソーの最初の設定位置による
境界の変動と、切断において生ずる凹凸による境界の変
動とが生ずるため、図４の如き境界が生じ易い。従って
図３の実施例に比して大きな情報量が得られるのである
。 【００１５】図５は上記各実施例で示した固有情報化回
路１０をチップ周辺に多数配置した半導体装置の構成例
を示す模式図である。同図に示したように各固有情報化
回路１０は乱数発生回路８に導かれ、乱数発生回路８で
は、各固有情報化回路１０が集合して形成するチップ固
有情報を利用してチップ固有の乱数を発生させている。 このように多数の固有情報化回路を使用することで、乱
数発生回路８は、質の良い乱数を発生させることができ
、画一的なマスクを介して大量に生産される各チップに
ついて、他のチップと重複を生ずることなくチップ固有
の乱数を出力することができる。 【００１６】図６は、本発明の固有情報化回路をパスワ
ードの暗号化に用いた個人識別装置を示している。同図
において多数の固有情報化回路１０が集合して構成され
た暗号化キー発生回路１１の出力は、暗号化回路１２に
導かれ、パスワード入力回路１３を介して個人情報の登
録のために入力されたパスワードを暗号化する。この暗
号化されたパスワードは半導体装置の内部又は外部に設
置されたパスワードデータベース１４に登録される。そ
の後この半導体装置を利用するにあたってアクセスのた
めに入力されたパスワードは、暗号化回路１２において
同じ暗号化キーを介して再び暗号化され、比較回路１５
において、パスワードデータベース１４に登録されてい
る暗号化された登録パスワードと照合され、パスワード
入力を行った個人に対してアクセスの可否が決定される
。 【００１７】上記実施例の個人識別装置の場合、パスワ
ードがチップ固有の情報を暗号化キーとして暗号化され
た上で登録されているので、第三者がパスワードデータ
ベース１４において登録パスワードから元のパスワード
を解読することは不可能となり、登録パスワードの秘密
が確保される。このように、ウェハー切断時に生ずるチ
ップ固有情報を暗号化キーとしているため、各チップ毎
に異なり、偶発性が高く従って第三者に解読できない暗
号化が可能な暗号化キーを得ることができ、きわめて好
適である。 【００１８】また、上記の利用方法に代えて、本発明の
固有情報化回路を例えばソフトの不法コピー防止に利用
することができる。この場合、ソフトに本発明の固有情
報化回路によって暗号化された情報を記録しておき、ソ
フト及びコンピュータ本体に設置された双方の情報が一
致しない限りソフトを稼動させないこととする。このた
め当初のコンピュータシステムからソフトのみを不法に
コピーして他のコンピュータ本体で利用することが不可
能となる。このようにして得られた暗号は、暗号化のた
めのキーの解読ができない第三者による解読は殆ど不可
能である。更に、本発明の固有情報化回路は個人情報識
別を介してコンピュータへの不法侵入防止に利用するこ
ともできる。 【００１９】なお、本発明の半導体装置の固有情報化回
路は、通常の半導体装置の他に磁気記憶装置等の他の電
子デバイスにも適用可能である。 【００２０】 【発明の効果】以上説明したように本発明によると、チ
ップ毎に異なる情報の書込みを特別に要することなく半
導体チップ毎の固有情報をランダムに得ることができ、
半導体チップの固有情報を経済的に有利な方法で得られ
たという顕著な効果を奏することができた。
【図１】本発明の原理図である。
【図２】実施例１の固有情報化回路の模式図である。
【図３】実施例２の固有情報化回路の模式図である。
【図４】実施例３の固有情報化回路の模式図である。
【図５】本発明の固有情報化回路を利用した実施例４の
暗号化回路の模式図である。
暗号化回路の模式図である。
【図６】本発明の固有情報化回路を利用した実施例５の
個人識別装置のブロック図である。
個人識別装置のブロック図である。
１ 導体パターン
２ 半導体チップの設計上の境界
３、４ 半導体チップの現実の境界の許容範囲５
導体パターン検出部 １０ 固有情報化回路
導体パターン検出部 １０ 固有情報化回路
Claims (4)
- 【請求項１】半導体装置のチップ境界部に形成された導
体パターン（１）と、該導体パターン（１）の物理情報
を電気信号として取り出す導体パターン検出部（５）と
を備える半導体装置の固有情報化回路。 - 【請求項２】請求項１記載の固有情報化回路（１０）を
暗号化のためのキー発生回路として含む個人識別装置。 - 【請求項３】ウェハーを構成する半導体装置のチップ境
界部（２）に導体パターン（１）を形成するステップ；
前記ウェハーを切断し、各チップ毎に切離すステップ；
前記導体パターン（１）の物理情報を電気信号として取
り出すステップ；を含む半導体装置の固有情報化回路の
形成方法。 - 【請求項４】前記電気信号を暗号化キーとして別の情報
を暗号化するステップを更に含むことを特徴とする請求
項３記載の半導体装置の固有情報化回路の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003520A JPH04243148A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置の固有情報化回路及びその形成方法並びに個人識別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003520A JPH04243148A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置の固有情報化回路及びその形成方法並びに個人識別装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243148A true JPH04243148A (ja) | 1992-08-31 |
Family
ID=11559651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003520A Withdrawn JPH04243148A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置の固有情報化回路及びその形成方法並びに個人識別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029268A (ja) * | 2009-07-22 | 2011-02-10 | Fuji Xerox Co Ltd | 半導体チップ、半導体チップの製造方法並びに半導体ウエハ |
-
1991
- 1991-01-17 JP JP3003520A patent/JPH04243148A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029268A (ja) * | 2009-07-22 | 2011-02-10 | Fuji Xerox Co Ltd | 半導体チップ、半導体チップの製造方法並びに半導体ウエハ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI547133B (zh) | 產生識別金鑰之裝置及方法 | |
| KR101504025B1 (ko) | 식별 키 생성 장치 및 방법 | |
| US11677571B2 (en) | Backside security shield | |
| CN111095534B (zh) | 背面网格连接的封装技术 | |
| KR920008418B1 (ko) | 무단 복제 및 사용으로부터 집적회로를 보호하기 위한 방법 및 장치 | |
| US10978303B1 (en) | Secure permanent integrated circuit personalization | |
| US20130141137A1 (en) | Stacked Physically Uncloneable Function Sense and Respond Module | |
| US10341122B2 (en) | Electronic appliance and network of the same | |
| CN101950332A (zh) | 芯片保护方法和系统 | |
| US11386238B2 (en) | Physical unclonable function (PUF) chip | |
| CN102640229A (zh) | 防篡改熔丝设计 | |
| KR101541597B1 (ko) | 식별키 생성 장치 및 방법 | |
| CN109314084A (zh) | 受保护的芯片 | |
| US20090091351A1 (en) | Chip identification system and method | |
| JPH04243148A (ja) | 半導体装置の固有情報化回路及びその形成方法並びに個人識別装置 | |
| JP7692555B2 (ja) | 電子装置のネットワーク及び電子装置 | |
| KR101489088B1 (ko) | 식별키 생성 장치 및 방법 | |
| CN210272311U (zh) | 一种密码芯片 | |
| KR102048175B1 (ko) | 식별 키 생성 장치 및 방법 | |
| KR102000617B1 (ko) | 식별키 생성 장치 및 방법 | |
| KR20150028756A (ko) | 식별 키 생성 장치 및 방법 | |
| US20240346190A1 (en) | Security device and substrate | |
| KR20030055745A (ko) | 전자칩의 외부공격 탐지장치 | |
| CN110289244A (zh) | 一种密码芯片 | |
| KR20150027014A (ko) | 식별키 생성 장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |