JPH04242827A

JPH04242827A - 超並列計算機用乱数発生方式

Info

Publication number: JPH04242827A
Application number: JP2417249A
Authority: JP
Inventors: Toshiyuki Shibuya; 渋谷　利行
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1992-08-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は超並列計算機用乱数発生
方式に係り、特に各プロセッサにおいて、品質のよい乱
数を発生させるようにしたものに関する。

【０００２】

【従来の技術】計算機は我々の生活とますます密着に結
びついている。今後、計算機で処理されることの量がま
すます増大し、その内容も複雑化する。しかし１台の計
算機で処理できる能力には限界があり、そこで複数の計
算機を用いた並列処理により、処理能力を高める方法の
研究や開発が活発に行われている。

【０００３】並列計算機の接続方式としては、複数の計
算機でメモリを共有する共有メモリ型と、複数の各プロ
セッサ毎にメモリを有する分散メモリ型がある。そして
分散メモリ型でも個々のプロセッサが独立したプログラ
ムとデータを持ち演算を実行するＭＩＭＤ型と、複数の
各プロセッサをコントローラから同一の命令を実行する
ＳＩＭＤ型とがある。そしてＳＩＭＤ型は、プログラム
を保持していないので、その分だけ小型になり、またコ
ントローラからの同一命令を実行するので制御が簡単で
もある。

【０００４】ところで、分子運動をシミュレーションす
るような場合、分子間吸引力にもとづく分子の運動や、
分子間衝突にもとづく分子運動がある。このようなシミ
ュレーションを行う場合各プロセッサに乱数を発生させ
、演算を行うことが必要となる。

【０００５】このため、従来では、図４（Ａ）に示す如
く、多数のプロセッサＰＥをコントローラ５０で制御す
るＳＩＭＤ型の並列計算機において、図４（Ｂ）に示す
如く制御を行っていた。すなわち、プロセッサ４０に代
表的に説明するように、その北にあるプロセッサ４１、
東にあるプロセッサ４４、南にあるプロセッサ４２、西
にあるプロセッサ４３に関連して以下の演算を行うもの
である。なお図５はプロセッサ４０〜４４のデータ保持
部４０−１〜４４−１を示し、各データ保持部は、区分
ＰＥｔ　と区分ＰＥｔ＋１　に２区分されている。

【０００６】■まず初期値としてｔ＝０、ＰＥＯを設定
する。これにより各プロセッサの区分ＰＥｔ　に初期値
ＰＥＯが設定される。この初期値は各プロセッサにより
適宜定められるデータ（例えば「０」または「１」の１
ビット）である。

【０００７】■次にコントローラ５０は、各プロセッサ
に対し、自プロセッサの区分ＰＥｔ　の値と、その北側
に位置するプロセッサの区分ＰＥｔ　の値に対し、演算
＠を行ない自プロセッサの区分ＰＥｔ＋１　に代入する
。例えばプロセッサ４０はその区分ＰＥｔ　の値とプロ
セッサ４１の区分ＰＥｔ　の値に対して演算＠を行い、
プロセッサ４０の区分ＰＥｔ＋１　に代入する。ここで
＠はＡＮＤ，ＯＲ，ＮＡＮＤＯ，ＮＯＲ，ＸＯＲ，ＸＮ
ＯＲ，ＡＤＤ等の演算子の中から任意なものを選び、決
めておく。

【０００８】■コントローラ５０は、各プロセッサに対
し自プロセッサのＰＥｔ＋１　の値と、その東側に位置
するプロセッサのＰＥｔ　の値に対して演算＠を行ない
、自プロセッサの区分ＰＥｔ＋１　に代入する。例えば
プロセッサ４０は、その区分ＰＥｔ＋１　の値とプロセ
ッサ４４の区分ＰＥｔ　の値に対して演算＠を行い、プ
ロセッサ４０の区分ＰＥｔ＋１　に代入する。

【０００９】■コントローラ５０は、各プロセッサに対
し自プロセッサのＰＥｔ＋１　の値と、その南側にある
プロセッサのＰＥｔ　の値に対して演算＠を行ない、自
プロセッサの区分ＰＥｔ＋１　に代入する。例えばプロ
セッサ４０は、その区分ＰＥｔ＋１　の値と、プロセッ
サ４２の区分ＰＥｔ　の値に対して演算＠を行い、プロ
セッサ４０の区分ＰＥｔ＋１　に代入する。

【００１０】■コントローラ５０は、各プロセッサに対
し自プロセッサのＰＥｔ＋１　の値と、その西側にある
プロセッサＰＥｔ　の値に対し演算＠を行い、自プロセ
ッサの区分ＰＥｔ＋１　に代入する。例えば、プロセッ
サ４０は、その区分ＰＥｔ＋１　の値と、プロセッサ４
３の区分ＰＥｔ　の値に対して演算＠を行い、プロセッ
サ４０の区分ＰＥｔ＋１　に代入する。

【００１１】■コントローラ５０は、各プロセッサに対
し区分ＰＥｔ＋１　の値を区分ＰＥｔ　に代入させる。

【００１２】■コントローラ５０はｔ＝ｔ＋１　とする
。

【００１３】即ち、従来の超並列計算機における並列乱
数発生アルゴリズムは、自分のプロセッサの状態とその
東西南北の状態に対して演算を行い、次の状態を決定す
る、セルクオートマトンの原理にもとづいている。図４
（Ｃ）のデータ構造に対して、プロセッサｎは次の様な
演算を行う。

【００１４】

【数１】

【００１５】このとき、ＰＥの添付であるｔは時間を表
わし、（ｎ）はプロセッサの位置を表わす。

【００１６】

【発明が解決しようとする課題】乱数を用いる演算の例
として、シミュレーテイッド・アニーリング法がある。シミュレーテイッド・アニーリング法では、ヒューリス
テイックな最適化アルゴリズムに対して、乱数の値を用
いてノイズを与えることによりローカルオプテイマムに
陥り難くしている。シミュレーテイッド・アニーリング
法は、良い結果が得らる反面、計算時間が長いという欠
点がある。そこで並列処理によって高速化を実現しよう
としている。

【００１７】シミュレーテイッド・アニーリング法を用
いて良い結果を得るために最も重要なことは、質の良い
乱数を作ることである。従ってシミュレーテイッド・ア
ニーリング法を並列化する際のポイントとしては、質が
良く高速な並列乱数発生アルゴリズムを採用することで
ある。従来技術では、比較的質の良い乱数が得られるが
、初期値に乱数の質が大きく依存することと、長く繰り
返していると安定する、つまり特定のパターンに収束し
てしまう欠点がある。

【００１８】したがって本発明の目的は、初期値に乱数
の質が依存せず、安定し難い乱数を得ることができる超
並列計算機用乱数発生方式を提供することである。

【００１９】

【課題を解決するための手段】前記目的を達成するため
、本発明では、図１に示す如く、複数のプロセッサ１０
０，１０１〜１０ｎ，１１０，１１１〜１１ｎ，−１ｍ
０，１ｍ１〜１ｍｎを格子状に並列接続し、コントロー
ラ１０により各プロセッサを共通に制御してＳＩＭＤ型
並列計算機を構成するとともに、プロセッサ１００に代
表的に示す如く、各プロセッサ１００には演算部１，２
、セレクタ３、コントロール・フラグ（ＣＦ）４を設け
る。演算部１，２は共通のデータｄ１　，ｄ２　により
異なる演算を行う。例えば演算部１はｄ１　とｄ２　の
ＡＮＤを、演算部２はｄ１　とｄ２　のＯＲを演算する
。そしてセレクタ３はコントロール・フラグ４の状態に
応じて、例えばコントロール・フラグ４が「１」のとき
、演算部１のＡＮＤ演算が出力され、「０」のとき演算
部２のＯＲ演算が出力される。

【００２０】このコントロール・フラグ４は、前記セレ
クタ４の出力を記入する。またコントローラ１１から適
宜設定することもできる。

【００２１】なお、演算部１３により、全プロセッサ１
００〜１０ｎ〜１ｍ１〜１ｍｎのデータの例えばＯＲを
求め、グローバルメモリ１２に代入してグローバルデー
タとする。また制御装置１０は、コントローラ１１、グ
ローバルメモリ１２、演算部１３等を有する。演算部１
３は、ＯＲのみでなく、ＡＮＤ，ＮＡＮＤ，ＮＯＲ，Ｘ
ＯＲ，ＸＮＯＲ，ＡＤＤ等他の演算を行うことができる
。

【００２２】

【作用】各プロセッサは、コントローラ１１からの命令
により、例えば自プロセッサのＰＥｔ　の値と、北側の
プロセッサのＰＥｔ　の値とにより、コントロール・フ
ラグが「１」のときＡＮＤ演算値をＰＥｔ＋１に代入し
、「０」のときＯＲ演算値をＰＥｔ＋１　に代入する。

【００２３】次に各プロセッサは自プロセッサのＰＥｔ
＋１　の値と東側のＰＥｔ　の値について、同様の演算
を行いＰＥｔ＋１　に代入する。そして南側、西側につ
いても、同様の演算を行ってＰＥｔ＋１　に代入する。

【００２４】このようにして初期値に乱数の質が依存せ
ず、安定し難い乱数が並列で求められる。

【００２５】

【実施例】本発明の一実施例を図２、図３にもとづき説
明する。

【００２６】図２は、図１におけるプロセッサの詳細図
であり、１，２は演算部、３はセレクタ、４はコントロ
ール・フラグ、５はメモリ、６は制御部である。

【００２７】メモリ５は、データを保持するものであり
、例えばセレクタ３より出力される演算結果が保持され
たり、初期値が設定されるものである。また区分ＰＥｔ
　と区分ＰＥｔ＋１　が設けられている。

【００２８】制御部６は、プロセッサを総合的に制御す
るとともに、また通信機能をも具備するものであって、
メモリ５にアクセスしたり、演算部１，２にＡＮＤ，Ｏ
Ｒ，ＮＡＮＤ，ＮＯＲ，ＸＯＲ，ＸＮＯＲなどの演算を
行わせたり、図１に示すコントローラ１１からの命令等
の制御信号を受信したり、例えば東西南北のプロセッサ
等の、他のプロセッサとの通信を行ったり、図１の演算
部１３に対してデータを送出するなどの各種制御を行う
ものである。

【００２９】（１）本発明の第１実施例を図３にもとづ
き説明する。この場合、制御部６は演算部１にＡＮＤ演
算を行わせ、演算部２にＯＲ演算を行わせる。

【００３０】■まず、初期値としてｔ＝０、ＰＥｏを設
定する。これにより、図１に示した、各プロセッサ１０
０〜１ｍｎのメモリ（図２のメモリ５）には、その区分
ＰＥｔ　に初期値ＰＥｏが設定される。この設定はコン
トローラ１１により行われ、各プロセッサ１００〜１ｍ
ｎに応じて「１」または「０」が制御部６を経由して設
定される。

【００３１】■次にコントローラ１１は各プロセッサ１
００〜１ｍｎのコントロール・フラグ（ＣＦ）４を「１
」または「０」に適宜設定する。この設定は制御部６を
経由して行われる。

【００３２】■それからコントローラ１１は各プロセッ
サに対し、自プロセッサの区分ＰＥｔ　の値と、その北
側に位置するプロセッサの区分ＰＥｔ　の値に対し、演
算部１ではＡＮＤ演算を行わせ、演算部２ではＯＲ演算
を行わせる。そしてコントロール・フラグ４が「１」の
とき、セレクタ３は演算部１のＡＮＤ演算結果を出力さ
せ、コントロール・フラグ４が「０」のとき、セレクタ
３は演算部２のＯＲ演算結果を出力させ、メモリ５の区
分、ＰＥｔ＋１　に代入させる。これにより、コントロ
ール・フラグ４が「１」のときＡＮＤ演算が、「０」の
ときＯＲ演算が行われたものとなる。

【００３３】■コントローラ１１は、各プロセッサに対
し、自プロセッサの区分ＰＥｔ＋１　の値と、自プロセ
ッサの東側に位置するプロセッサのＰＥｔ　の値に対し
、上記■と同様にしてコントロール・フラグ４の値が「
１」ならＡＮＤ演算を行う演算部１の出力をセレクタ３
より出力させてこれを区分ＰＥｔ＋１　に代入し、コン
トロール・フラグ４の値が「０」ならＯＲ演算を行う演
算部２の出力をセレクタ３より出力させてこれを区分Ｐ
Ｅｔ＋１　に代入する。

【００３４】■コントローラ１１は、各プロセッサに対
し、自プロセッサの区分ＰＥｔ＋１　の値と自プロセッ
サの南側に位置するプロセッサの区分ＰＥｔ　の値に対
し、同様にしてコントロール・フラグ４の値が「１」な
らＡＮＤ演算を行う演算部１の出力をセレクタ３より出
力させてこれを区分ＰＥｔ＋１　に代入し、コントロー
ル・フラグ４の値が「０」ならＯＲ演算を行う演算部２
の出力をセレクタ３より出力させてこれを区分ＰＥｔ＋
１　に代入する。

【００３５】■コントローラ１１は、各プロセッサに対
し、自プロセッサの区分ＰＥｔ＋１　の値と自プロセッ
サの西側に位置するプロセッサの区分ＰＥｔ　の値に対
し、同様にしてコントロール・フラグ４の値が「１」な
らＡＮＤ演算を行う演算部１の出力をセレクタ３より出
力させてこれを区分ＰＥｔ＋１　に代入し、コントロー
ル・フラグ４の値が「０」ならＯＲ演算を行う演算部２
の出力をセレクタ３より出力させてこれを区分ＰＥｔ＋
１　に代入する。

【００３６】■コントローラ１１は、各プロセッサに対
し区分ＰＥｔ＋１　の値を区分ＰＥｔ　に代入させる。

【００３７】■コントローラ１１はｔ＝ｔ＋１とする。

【００３８】上記■〜■の処理により、各プロセッサは
初期値及びコントロール・フラグの値を設定し、以下の
演算を行うことになる。

【００３９】

【数２】

【００４０】なお前記の場合は、ＡＮＤとＯＲの演算を
コントロール・フラグで選択する側について説明したが
、ＡＮＤとＯＲに限るものではなく、演算子＠としてＡ
ＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＸＯＲ，ＸＮＯＲ等の
うちより適宜の２つを使用し、この２つの１つをコント
ロール・フラグで選択することもできる。そしてこのコ
ントロール・フラグを、図２に示す如く、セレクタ３の
出力により設定することができる。

【００４１】東西南北の各プロセッサの区分ＰＥｔ　と
の値にもとづき複数の異なる演算を行い、しかもコント
ロール・フラグにより一方の演算結果を取り出すように
したので、ランダム性を一層増すことができる。

【００４２】（２）第２実施例第２実施例では、各プロセッサに例えばその自プロセッ
サの区分ＰＥｔの値をそのままスルー出力するように演
算部を制御させたり、自プロセッサの区分ＰＥｔ　の値
と、北側に位置するプロセッサの区分ＰＥｔ　の値との
ＯＲ演算を行うように制御して、コントロール・フラグ
４の値に応じて上記スルー出力かＯＲ演算かのいずれか
を選択させる。

【００４３】すなわち、下記の演算を行わせるものであ
る。ここでＰＡＳＳ　　ＬＥＦＴは引数の左側の被演算
の値を、そのまま通過させる演算子である。これにより
ランダム性を増すことができる。

【００４４】

【数３】

【００４５】（３）第３実施例コントロール・フラグ（ＣＦ）４の決定の手法として、
自プロセッサの区分ＰＥｔ　の値と、その北側に位置す
るプロセッサの区分ＰＥ（ｔ）の値のＡＮＤ演算または
ＯＲ演算を、そのときのコントロール・フラグ４にもと
づきいずれか一方を選択して、これをコントロール・フ
ラグ４に代入してこれを新コントロール・フラグとする
。すなわち下記の演算が行われる。

【００４６】

【数４】

【００４７】このようにしてホスト（コントローラ）側
のみからの記入のみではなく、プロセッサの演算結果に
もとづきコントロール・フラグ４を設定できるので、ラ
ンダム性を増すことができる。

【００４８】（４）第４実施例ホスト（コントローラ）側からコントロール・フラグを
設定するとき、下記数式５によりコントロール・フラグ
を設定する。ｉは整数であり、ランダム発生函数ｒａｎ
ｄｏｍ（　　）で発生した整数を、１６進（ＯＸ）表示
の「０１」でマスクして得られた下位１ビットをフラグ
ｆｌａｇとする。（１，２）

【００４９】次にこの下位１ビットだけシフトし（３）
、前期フラグが１のとき（４）、コントロール・フラグ
ＣＦをセットする。このコントロール・フラグをセット
するプロセッサの座標（Ｘ，Ｙ）はｉをＰ（並列計算機
の横方向つまりＸ方向の接続台数）で商したときの余り
（％が付加されている項）で示されるＸ座標と、ｉをＰ
で商したもので示されるＹ座標で選択されるものである
（５）、

【００５０】もしくは、同様にして得られたＸ座標、Ｙ
座標（プロセッサ番号）のプロセッサのコントロール・
フラグをリセットする（６）。

【００５１】

【数式５】

【００５２】（５）第５実施例プロセッサ側でコントロール・フラグを設定するとき、
下記数式６により設定する。ここでＣＦの添字であるｔ
は時間を表わし、（ｎ）はプロセッサの位置を表わす。すなわち、自プロセッサのコントロール・フラグと、そ
の北、東、南、西側のプロセッサとのコントロール・フ
ラグとの演算＠にもとづき、新しい自コントロール・フ
ラグを設定する。ここで＠はＡＮＤ，ＯＲ，ＮＡＮＤ，
ＮＯＲ，ＸＯＲ，ＸＮＯＲ，ＡＤＤなどの演算子の中か
ら任意のものを選択し、決めておく。

【００５３】

【数式６】

【００５４】（６）第６実施例ホスト（コントローラ）側からコントロール・フラグを
設定するとき、下記数式７によりコントロール・フラグ
を設定する。すなわち全プロセッサの区分ＰＥｔ　の値
を、図１に示す演算部１３により、例えば加算し、得ら
れたグローバルデータの下位１ビットをグローバル・メ
モリ１２に保持し、これをコントローラ１１により全プ
ロセッサにコントロール・フラグとして設定する。

【００５５】

【数式７】

【００５６】（７）他の実施例前記（１）〜（６）の説明は、データの設定、あるいは
コントロール・フラグの設定のどちらかに関するもので
あるが、勿論これらを組み合わせて実施することもでき
る。

【００５７】例えば、上記（１）と（３）を組み合わせる。上記（１）と（４）を組み合わせる。上記（１）と（５）を組み合わせる。上記（１）と（６）を組み合わせる。上記（２）と（３）を組み合わせる。上記（３）と（４）を組み合わせる。上記（４）と（５）を組み合わせる。上記（５）と（６）を組み合わせる。上記（１）と（２）を組み合わせる。等により実施することができる。

【００５８】

【発明の効果】本発明によれば、並列計算機の各プロセ
ッサにおいて、プロセッサ間で独立性の高い、しかも初
期値に乱数の質が依存せず、周期の長い乱数を生成する
ことができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明におけるプロセッサの一実施例構成図で
ある。

【図３】本発明の一実施例の動作説明図である。

【図４】（Ａ）はＳＩＭＤ型並列計算機の説明図、（Ｂ
）はＳＩＭＤ型計算機を使用した従来の乱数発生動作説
明図である。

【図５】自プロセッサと東西南北に位置するプロセッサ
のデータ構造説明図である。

【符号の説明】

１０　　制御装置１１　　コントローラ１２　　グローバル・メモリ１３　　演算部

【数５】

【数６】

【数７】

Claims

【特許請求の範囲】

【請求項１】　　複数のプロセッサを格子状に並列接続
し、コントローラで各プロセッサを制御し、自プロセッ
サのデータと、隣接するプロセッサとのデータを演算し
て乱数を発生する超並列計算機用乱数発生方式において
、プロセッサに少なくとも２つの演算部（１），（２）
と、セレクタ（５）と、コントロール・フラグ（４）を
設け、上記コントロール・フラグ（４）にもとづき演算
部の１つの演算結果を乱数値としたことを特徴とする超
並列計算機用乱数発生方式。
【請求項２】　　上記コントロール・フラグ（４）に、
上記演算部の選択された一方の演算結果をセットするこ
とを特徴とする請求項１の超並列計算機用乱数発生方式
。
【請求項３】　　上記コントロール・フラグ（４）の値
を、コントローラ側より設定することを特徴とする請求
項１の超並列計算機用乱数発生方式。
【請求項４】　　上記コントロール・フラグをコントロ
ーラ側より設定するとき、プロセッサ番号座標（Ｘ，Ｙ
）のコントロール・フラグに「１」または「０」のいず
れかを選択的に設定することを特徴とする請求項１の超
並列計算機用乱数発生方式。
【請求項５】　　全プロセッサの乱数の加算手段（１３
）を設け、これにもとづき全プロセッサのコントロール
・フラグを設定することを特徴とする請求項１の超並列
計算機用乱数発生方式。