JPH04239135A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 19
- 239000011368 organic material Substances 0.000 claims description 11
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 239000007789 gas Substances 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052760 oxygen Inorganic materials 0.000 abstract description 5
- 239000001301 oxygen Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 150000007530 organic bases Chemical class 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、ＬＤＤ構造（ＬＤＤ
…ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ ）を有する
半導体装置の製造方法に関するものである。[Industrial Application Field] The present invention relates to an LDD structure (LDD
...Lightly Doped Drain).
【０００２】0002
【従来の技術】ＭＯＳトランジスタ等の半導体装置は、
年々微細化されているが、それに伴いドレイン近傍の電
界集中部で、高エネルギーの電子（いわゆるホットエレ
クトロン）がゲート酸化膜へ注入されるという現象が生
ずる。ホットエレクトロンの注入によりトランジスタ等
の特性は悪くなるので、これに対処するため、半導体装
置をＬＤＤと呼ばれる構造にすることが行われている。[Prior Art] Semiconductor devices such as MOS transistors are
As devices become smaller year by year, a phenomenon occurs in which high-energy electrons (so-called hot electrons) are injected into the gate oxide film in the electric field concentration area near the drain. Injection of hot electrons deteriorates the characteristics of transistors and the like, so in order to deal with this problem, semiconductor devices are made into a structure called an LDD.
【０００３】図２は、そのような従来の半導体装置の製
造方法を示す図である。図２において、１はシリコン基
板、２は素子分離領域、２Ａ，２Ｂはエッジ、３はゲー
ト酸化膜、４はゲート電極、４−１はゲート電極連続層
、５は低濃度拡散層、６はサイドスペーサ形成用絶縁膜
、７はサイドスペーサ、８は高濃度拡散層、９は原表面
である。製造は、図２の（イ）→（ハ）の過程を追って
行われる。FIG. 2 is a diagram showing such a conventional method of manufacturing a semiconductor device. In FIG. 2, 1 is a silicon substrate, 2 is an element isolation region, 2A and 2B are edges, 3 is a gate oxide film, 4 is a gate electrode, 4-1 is a gate electrode continuous layer, 5 is a low concentration diffusion layer, and 6 is a An insulating film for forming side spacers, 7 is a side spacer, 8 is a high concentration diffusion layer, and 9 is an original surface. Manufacturing is carried out following the process from (a) to (c) in FIG.
【０００４】図２（イ）は、半導体装置表面にサイドス
ペーサ形成用絶縁膜６を着膜させた状態を示している。
この状態に至るまでには、まずＬＯＣＯＳ法（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）の酸
化によりシリコン基板１に素子分離領域２を形成し、つ
いでゲート電極４を形成した後、素子分離領域２とゲー
ト電極４とをマスクにして不純物をイオン注入して低濃
度拡散層５を形成する。その後で、堆積により表面にサ
イドスペーサ形成用絶縁膜６を着膜する。ゲート電極連
続層４−１は、ゲート電極４とつながっている。FIG. 2A shows a state in which an insulating film 6 for forming side spacers is deposited on the surface of a semiconductor device. To reach this state, first the LOCOS method (Loca
An element isolation region 2 is formed in the silicon substrate 1 by oxidation (Oxidation of Silicon), and then a gate electrode 4 is formed, and impurity ions are implanted at a low concentration using the element isolation region 2 and the gate electrode 4 as masks. A diffusion layer 5 is formed. Thereafter, an insulating film 6 for forming side spacers is deposited on the surface by deposition. The gate electrode continuous layer 4-1 is connected to the gate electrode 4.
【０００５】図２（ロ）は、サイドスペーサ７を形成し
た状態を示している。サイドスペーサ７を形成するには
、表面全体を異方性ドライエッチング法によりエッチン
グする。このエッチングの結果、ゲート電極４，ゲート
電極連続層４−１の側方に残ったサイドスペーサ形成用
絶縁膜６が、即ちサイドスペーサ７である。FIG. 2(b) shows a state in which side spacers 7 are formed. To form the side spacers 7, the entire surface is etched using an anisotropic dry etching method. As a result of this etching, the side spacer forming insulating film 6 remaining on the sides of the gate electrode 4 and the gate electrode continuous layer 4-1 is the side spacer 7.
【０００６】この場合、サイドスペーサ形成用絶縁膜６
に対するエッチング速度は、低濃度拡散層５の部分に対
するエッチング速度より相当大である（エッチングの選
択比が大である）ので、エッチングが多少過剰になされ
た（オーバーエッチング）としても、低濃度拡散層５が
削り取られることはない。In this case, the side spacer forming insulating film 6
The etching rate for the low-concentration diffusion layer 5 is considerably higher than the etching rate for the low-concentration diffusion layer 5 (the etching selectivity is large), so even if the etching is slightly excessive (over-etching), the low-concentration diffusion layer 5 5 will not be removed.
【０００７】しかし、素子分離領域２の材質は、サイド
スペーサ形成用絶縁膜６と同じくＳｉＯ２ であるので
、サイドスペーサ形成用絶縁膜６と同じようなエッチン
グ速度で削り取られる（エッチングの選択比が大きく出
来ない）。素子分離領域２の膜厚が不均一であったり、
表面に凹凸があったりすると、サイドスペーサ形成用絶
縁膜６を完全に除去するため、どうしてもオーバーエッ
チングすることになるが、その場合には、素子分離領域
２の表面は、点線で示した原表面９より低下することに
なる。それに伴い、素子分離領域２の細くなっている部
分のエッジは、元々はエッジ２Ａの位置にあるが、エッ
チング後は、それより後退したエッジ２Ｂの位置となる
。However, since the material of the element isolation region 2 is SiO2, which is the same as the side spacer forming insulating film 6, it is etched away at the same etching rate as the side spacer forming insulating film 6 (the etching selectivity is large). Can not). The film thickness of the element isolation region 2 may be uneven, or
If the surface is uneven, over-etching will be necessary to completely remove the side spacer forming insulating film 6, but in that case, the surface of the element isolation region 2 will be the same as the original surface shown by the dotted line. This will be lower than 9. Accordingly, the edge of the narrowed portion of the element isolation region 2 is originally located at the edge 2A, but after etching, it becomes the edge 2B, which is retreated from the edge.
【０００８】図２（ハ）は、高濃度拡散層８を形成した
状態を示している。ゲート電極４，サイドスペーサ７お
よび素子分離領域２をマスクとしてイオン注入を行い、
高濃度拡散層８を形成する。これらが、ソース領域，ド
レイン領域として用いられる。FIG. 2(c) shows the state in which the high concentration diffusion layer 8 is formed. Ion implantation is performed using the gate electrode 4, side spacer 7 and element isolation region 2 as a mask,
A high concentration diffusion layer 8 is formed. These are used as a source region and a drain region.
【０００９】なお、この種の技術に関する従来の文献と
しては、例えば特開昭６２−５４４６７ 号公報，特開
昭６２−４９６６５ 号公報，特開昭６２−１９０８６
２号公報等がある。[0009] Conventional documents related to this type of technology include, for example, JP-A-62-54467, JP-A-62-49665, and JP-A-62-19086.
There is Publication No. 2, etc.
【００１０】0010
【発明が解決しようとする課題】（問題点）[Problem to be solved by the invention] (Problem)
【００１１
】しかしながら、前記した従来の半導体装置製造方法に
は、次のような問題点があった。0011
However, the conventional semiconductor device manufacturing method described above has the following problems.
【００１２】第１の問題点は、サイドスペーサ形成時の
エッチングの際、素子分離領域の表面も削られるので、
段差が大になるという点である。段差が大になると、後
の工程で上層にアルミニウム配線を施した場合、段差に
起因する断線等の不具合が発生する。The first problem is that the surface of the element isolation region is also etched during the etching process when forming the side spacers.
The point is that the difference in level becomes large. If the level difference becomes large, problems such as wire breakage due to the level difference will occur when aluminum wiring is provided on the upper layer in a later process.
【００１３】第２の問題点は、サイドスペーサが残った
ままとなり、これだ浮遊容量を生ずるので、製造後に素
子を動作させる時、動作遅延を生ずるという点である。The second problem is that the side spacers remain and cause stray capacitance, which causes an operation delay when the device is operated after manufacturing.
【００１４】本発明は、以上のような問題点を解決する
ことを課題とするものである。The object of the present invention is to solve the above-mentioned problems.
【００１５】[0015]
【課題を解決するための手段】前記課題を解決するため
、本発明では、サイドスペーサを形成してＬＤＤ構造を
有する半導体装置を製造する半導体装置製造方法におい
て、サイドスペーサ形成用絶縁膜の材料として、ＳｉＯ
２ の素子分離領域に対するエッチングの選択比が大で
ある有機系物質を用いることとした。[Means for Solving the Problems] In order to solve the above problems, in the present invention, in a semiconductor device manufacturing method for manufacturing a semiconductor device having an LDD structure by forming side spacers, a material for an insulating film for forming side spacers is used. , SiO
It was decided to use an organic material that has a high etching selectivity with respect to the element isolation region of 2.
【００１６】そのような有機系物質としは、例えばプラ
ズマ重合レジストやポリイミドがある。Examples of such organic materials include plasma polymerized resist and polyimide.
【００１７】[0017]
【作用】半導体装置の製造過程において、サイドスペー
サ形成用絶縁膜の材料として、素子分離領域に対するエ
ッチングの選択比が大なる有機系物質を用いる。これに
より、サイドスペーサ形成のエッチング時に、半導体装
置表面の段差が増大することを防止でき、後の工程で上
層にアルミニウム配線を形成した場合に、断線等の不具
合を生じなくすることが可能となる。[Operation] In the manufacturing process of a semiconductor device, an organic material having a high etching selectivity with respect to an element isolation region is used as a material for an insulating film for forming side spacers. As a result, it is possible to prevent the step difference on the surface of the semiconductor device from increasing during etching to form side spacers, and it is possible to prevent problems such as disconnection when aluminum wiring is formed in the upper layer in a later process. .
【００１８】また、サイドスペーサが有機系物質である
ので、サイドスペーサの用が済んだ後、酸素系ガスによ
り簡単に除去することが出来る。これにより、サイドス
ペーサに起因していた浮遊容量がなくなり、素子の動作
遅延もなくなる。Furthermore, since the side spacers are made of an organic material, they can be easily removed using an oxygen-based gas after the side spacers are used. This eliminates stray capacitance caused by the side spacers and eliminates element operation delays.
【００１９】[0019]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の実施例にかかわる半導体
装置製造方法を示す図である。符号は図２のものに対応
している。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. The symbols correspond to those in FIG.
【００２０】図１（イ）は、図２（イ）と同様、サイド
スペーサ形成用絶縁膜６までを形成した状態を示してい
る。ただし、サイドスペーサ形成用絶縁膜６に用いた材
料が、従来とは異なる。本発明では、サイドスペーサ形
成用絶縁膜６の材料として、ＳｉＯ２ の素子分離領域
２に対するエッチングの選択比が大（例えば、選択比５
０。即ち、素子分離領域２よりもエッチング速度が極め
て大）である有機系物質を選定する。FIG. 1(a) shows a state in which up to the insulating film 6 for forming side spacers has been formed, similar to FIG. 2(a). However, the material used for the side spacer forming insulating film 6 is different from the conventional one. In the present invention, as the material of the side spacer forming insulating film 6, SiO2 has a high etching selectivity with respect to the element isolation region 2 (for example, a selectivity of 5
0. That is, an organic material whose etching rate is much higher than that of the element isolation region 2 is selected.
【００２１】そのような物質の例としては、例えばプラ
ズマ重合レジストがある。これは、容量結合型アフター
グロープラズマ重合装置を用いて生ぜしめられる。そし
て、例えば消費電力３５Ｗとし，スチレン０．５ｓｃｃ
ｍのガスに搬送用ガス（キャリアガス）としてＡｒとＣ
Ｈ４ を混合して、ガスの総流量を１０ｓｃｃｍとする
。
そして、半導体装置の表面に、約４０００Åの厚さに堆
積させる。Examples of such materials include, for example, plasma polymerized resists. This is produced using a capacitively coupled afterglow plasma polymerization device. For example, the power consumption is 35W, and the styrene is 0.5scc.
Ar and C are added to the gas of m as a carrier gas (carrier gas).
H4 is mixed to give a total gas flow rate of 10 sccm. Then, it is deposited on the surface of the semiconductor device to a thickness of about 4000 Å.
【００２２】前記したような有機系物質の他の例として
は、ポリイミドがある。ポリイミドの場合、サイドスペ
ーサ形成用絶縁膜６は、蒸着によって形成される。Another example of the organic material mentioned above is polyimide. In the case of polyimide, the side spacer forming insulating film 6 is formed by vapor deposition.
【００２３】図１（ロ）は、エッチングをしてサイドス
ペーサ７を形成した状態を示す。サイドスペーサ形成用
絶縁膜６の材料として、素子分離領域２に対するエッチ
ングの選択比が大なる物質を用いているので、たとえエ
ッチングが過剰になされた（オーバーエッチングされた
）としても、素子分離領域２は殆ど削り取られることは
ない。そのため、サイドスペーサ７形成時のエッチング
により、半導体装置表面の段差が増大されるというよう
なことはなくなる。従って、後の工程で上層にアルミニ
ウム配線を施した場合、段差に起因する断線等の不具合
が減少する。なお、エッチングの具体的なやり方として
は、例えばマクネトロンＲＩＥ装置（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、圧力５．８ｍＴ
ｏｒｒ，消費電力１．６ＫＷ，Ｏ２ ／Ｎ２ ＝５５／
３５ｓｃｃｍという条件で行うやり方がある。FIG. 1B shows a state in which side spacers 7 have been formed by etching. As the material of the insulating film 6 for forming side spacers, a material having a high etching selectivity with respect to the element isolation region 2 is used, so even if excessive etching is performed (overetching), the element isolation region 2 is almost never removed. Therefore, the etching when forming the side spacers 7 does not increase the level difference on the surface of the semiconductor device. Therefore, when aluminum wiring is provided in the upper layer in a later step, problems such as disconnection due to the step are reduced. In addition, as a specific method of etching, for example, a McNetron RIE device (Reactive
ion etching) at a pressure of 5.8 mT.
orr, power consumption 1.6KW, O2 /N2 =55/
There is a way to do it under the condition of 35 sccm.
【００２４】図１（ハ）は、ゲート電極４，サイドスペ
ーサ７および素子分離領域２をマスクとしてイオン注入
を行い、高濃度拡散層８を形成し、その後、サイドスペ
ーサ７を除去した状態を示している。従来のサイドスペ
ーサ７の材料はＳｉＯ２ であったので、除去しにくい
ものであったが、本発明の材料は有機系物質であるので
、酸素系のガスによるアッシング（例、酸素プラズマア
ッシング）で、簡単に除去することが出来る。サイドス
ペーサ７が除去されると、これに起因していた浮遊容量
がなくなり、素子が動作する場合の動作遅延がなくなる
。FIG. 1C shows a state in which ions are implanted using the gate electrode 4, side spacers 7, and element isolation region 2 as masks to form a highly concentrated diffusion layer 8, and then the side spacers 7 are removed. ing. The conventional material of the side spacer 7 was SiO2, which was difficult to remove, but since the material of the present invention is an organic substance, it can be removed by ashing with an oxygen-based gas (e.g., oxygen plasma ashing). It can be easily removed. When the side spacers 7 are removed, the stray capacitance caused by the side spacers 7 is eliminated, and the operation delay when the device operates is eliminated.
【００２５】[0025]
【発明の効果】以上述べた如く、本発明の半導体装置製
造方法によれば、サイドスペーサ形成用絶縁膜の材料と
して、素子分離領域に対するエッチングの選択比が大な
る有機系物質を用いたので、次のような効果を奏する。
（１）サイドスペーサ形成のエッチング時に、半導体装
置表面の段差が増大することがない。そのため、後の工
程で上層にアルミニウム配線を形成しても、断線等の不
具合を生ずることがなくなる。
（２）サイドスペーサが有機系物質であるので、サイド
スペーサの用が済んだ後、酸素系ガスにより簡単に除去
することが出来る。そのため、サイドスペーサに起因し
ていた浮遊容量がなくなる。As described above, according to the semiconductor device manufacturing method of the present invention, an organic material having a high etching selectivity with respect to the element isolation region is used as the material of the insulating film for forming the side spacer. It has the following effects. (1) During etching to form side spacers, the level difference on the surface of the semiconductor device does not increase. Therefore, even if aluminum wiring is formed in the upper layer in a later step, problems such as disconnection will not occur. (2) Since the side spacers are made of organic material, they can be easily removed with oxygen-based gas after their use is finished. Therefore, the stray capacitance caused by the side spacers is eliminated.
【図１】本発明の実施例にかかわる半導体装置製造方法
を示す図FIG. 1 is a diagram showing a semiconductor device manufacturing method according to an embodiment of the present invention.
【図２】従来の半導体装置製造方法を示す図[Figure 2] Diagram showing a conventional semiconductor device manufacturing method
１ シリコン基板
２ 素子分離領域
３ ゲート酸化膜
４ ゲート電極
４−１ ゲート電極連続層
５ 低濃度拡散層
６ サイドスペーサ形成用絶縁膜７ サイ
ドスペーサ
８ 高濃度拡散層
９ 原表面1 Silicon substrate 2 Element isolation region 3 Gate oxide film 4 Gate electrode 4-1 Gate electrode continuous layer 5 Low concentration diffusion layer 6 Insulating film for side spacer formation 7 Side spacer 8 High concentration diffusion layer 9 Original surface
Claims (3)
を有する半導体装置を製造する半導体装置製造方法にお
いて、サイドスペーサ形成用絶縁膜の材料として、Ｓｉ
Ｏ２ の素子分離領域に対するエッチングの選択比が大
である有機系物質を用いたことを特徴とする半導体装置
製造方法。1. In a semiconductor device manufacturing method for manufacturing a semiconductor device having an LDD structure by forming side spacers, Si is used as a material for an insulating film for forming side spacers.
A method of manufacturing a semiconductor device, characterized in that an organic material having a high etching selectivity of O2 to an element isolation region is used.
トを用いたことを特徴とする請求項１記載の半導体装置
製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a plasma polymerized resist is used as the organic material.
ことを特徴とする請求項１記載の半導体装置製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein polyimide is used as the organic material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372691A JPH04239135A (en) | 1991-01-11 | 1991-01-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1372691A JPH04239135A (en) | 1991-01-11 | 1991-01-11 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239135A true JPH04239135A (en) | 1992-08-27 |
Family
ID=11841251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1372691A Pending JPH04239135A (en) | 1991-01-11 | 1991-01-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239135A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260033A (en) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device manufacturing method |
-
1991
- 1991-01-11 JP JP1372691A patent/JPH04239135A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260033A (en) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device manufacturing method |
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