JPH04232532A - ディジタル・コンピュータ・システム - Google Patents
ディジタル・コンピュータ・システムInfo
- Publication number
- JPH04232532A JPH04232532A JP9196093A JP9609391A JPH04232532A JP H04232532 A JPH04232532 A JP H04232532A JP 9196093 A JP9196093 A JP 9196093A JP 9609391 A JP9609391 A JP 9609391A JP H04232532 A JPH04232532 A JP H04232532A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instructions
- tag
- computer system
- digital computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 127
- 238000012545 processing Methods 0.000 claims abstract description 33
- 239000002131 composite material Substances 0.000 claims description 62
- 238000013329 compounding Methods 0.000 claims description 54
- 230000007246 mechanism Effects 0.000 claims description 41
- 150000001875 compounds Chemical class 0.000 claims description 26
- 230000004044 response Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 16
- 239000000872 buffer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 8
- 238000006073 displacement reaction Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 101100368725 Bacillus subtilis (strain 168) tagF gene Proteins 0.000 description 3
- 102100024342 Contactin-2 Human genes 0.000 description 3
- 101000690440 Solanum lycopersicum Floral homeotic protein AGAMOUS Proteins 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000000536 complexating effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/382—Pipelined decoding, e.g. using predecoding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタルコンピュータ
およびディジタルデータプロセッサに係り、特に２つ以
上の命令を並列に実行できるディジタルコンピュータお
よびデータプロセッサに関する。
およびディジタルデータプロセッサに係り、特に２つ以
上の命令を並列に実行できるディジタルコンピュータお
よびデータプロセッサに関する。
【０００２】
【従来の技術】命令シーケンスを受け、これを一度に１
命令ずつ実行するコンピュータは従来から知られている
。これらのコンピュータにより実行される命令は単一値
の対象に対して動作し、従って“スカラ”と呼ばれてい
る。
命令ずつ実行するコンピュータは従来から知られている
。これらのコンピュータにより実行される命令は単一値
の対象に対して動作し、従って“スカラ”と呼ばれてい
る。
【０００３】このような従来のスカラコンピュータの動
作速度は、回路技術やコンピュータ機構，およびコンピ
ュータアーキテクチュアの進歩により、その限界まで改
善されている。しかしながら、競合マシンが新たに開発
されるにつけ、従来のスカラマシンには新たな加速機構
が要求されている。
作速度は、回路技術やコンピュータ機構，およびコンピ
ュータアーキテクチュアの進歩により、その限界まで改
善されている。しかしながら、競合マシンが新たに開発
されるにつけ、従来のスカラマシンには新たな加速機構
が要求されている。
【０００４】ユニプロセッサの計算速度を加速する最近
の機構は、非常に簡単な命令の制限されたセットを用い
る低減命令セットアーキテクチュアに見られる。他の加
速機構としては、複雑なマルチオペランド命令の最小セ
ットに基づく複雑な命令セットアーキテクチュアが知ら
れている。これらの方法のいずれかを既存スカラコンピ
ュータに適用するには、命令セットおよびマシンアーキ
テクチュアを基本的に変更する必要がある。このような
広範囲な変更は費用，時間がかかり、またマシンの信頼
性と有効性が初期の段階で減少するという問題がある。
の機構は、非常に簡単な命令の制限されたセットを用い
る低減命令セットアーキテクチュアに見られる。他の加
速機構としては、複雑なマルチオペランド命令の最小セ
ットに基づく複雑な命令セットアーキテクチュアが知ら
れている。これらの方法のいずれかを既存スカラコンピ
ュータに適用するには、命令セットおよびマシンアーキ
テクチュアを基本的に変更する必要がある。このような
広範囲な変更は費用，時間がかかり、またマシンの信頼
性と有効性が初期の段階で減少するという問題がある。
【０００５】命令セットの低減と共に実現される利点の
幾つかをスカラマシンに適用しようとする試みの中で、
いわゆる“スーパスカラ”コンピュータが開発されてい
る。これらのマシンは、これらが単一スカラ命令のシー
ケンスを含む命令ストリームから一度に１つ以上の命令
を実行するように構成することにより性能が増加する本
質的にスカラマシンである。これらのマシンは、通常は
、スカラ命令のシーケンスの２つ以上の命令が並列に実
行できるか否かを命令実行時に判定している。この判定
は、命令のオペレーションコードに、また命令間に存在
するデータ依存性に基づいてなされる。オペレーション
コードとは、命令に必要な計算ハードウェアを意味する
。一般に、同じハードウェア（ハードウェア依存性）ま
たは同じオペランド（データ依存性）を利用する２つ以
上の命令を同時に実行することは可能ではない。これら
のハードウェア依存性およびデータ依存性は、幾つかの
命令の組合せの並列実行を阻害するものである。これら
の場合には、影響される命令はシリアルに実行される。 これは、当然スーパスカラマシンの性能を低減させるも
のである。
幾つかをスカラマシンに適用しようとする試みの中で、
いわゆる“スーパスカラ”コンピュータが開発されてい
る。これらのマシンは、これらが単一スカラ命令のシー
ケンスを含む命令ストリームから一度に１つ以上の命令
を実行するように構成することにより性能が増加する本
質的にスカラマシンである。これらのマシンは、通常は
、スカラ命令のシーケンスの２つ以上の命令が並列に実
行できるか否かを命令実行時に判定している。この判定
は、命令のオペレーションコードに、また命令間に存在
するデータ依存性に基づいてなされる。オペレーション
コードとは、命令に必要な計算ハードウェアを意味する
。一般に、同じハードウェア（ハードウェア依存性）ま
たは同じオペランド（データ依存性）を利用する２つ以
上の命令を同時に実行することは可能ではない。これら
のハードウェア依存性およびデータ依存性は、幾つかの
命令の組合せの並列実行を阻害するものである。これら
の場合には、影響される命令はシリアルに実行される。 これは、当然スーパスカラマシンの性能を低減させるも
のである。
【０００６】スーパスカラコンピュータには、これを小
形にすることが望ましいという問題点がある。この場合
、具体的な時間量が、どの命令が並列に実行できるかを
命令実行時に判定する際に消費される。この時間は、他
のマシン動作と重ねることにより容易にマスクすること
はできない。このような問題は、命令セットアーキテク
チュアの複雑さが増すにつれ一層著しくなる。更に、並
列実行の判定は同じ命令が実行される毎に反復されなけ
ればならない。
形にすることが望ましいという問題点がある。この場合
、具体的な時間量が、どの命令が並列に実行できるかを
命令実行時に判定する際に消費される。この時間は、他
のマシン動作と重ねることにより容易にマスクすること
はできない。このような問題は、命令セットアーキテク
チュアの複雑さが増すにつれ一層著しくなる。更に、並
列実行の判定は同じ命令が実行される毎に反復されなけ
ればならない。
【０００７】既存スカラコンピュータの有用な寿命時間
を延長する際には、加速実行の全ての手段が不可欠であ
る。しかしながら、低減された命令セットアーキテクチ
ュアや複雑な命令セットアーキテクチュア、またはスー
パスカラ法による加速は、既存スカラマシンを考慮する
には潜在的には非常にコスト高であり、決定が多過ぎる
。このようなコンピュータの実行速度を、命令セットの
変更やマシンアーキテクチュアの変更、または命令実行
に必要な時間の拡張を要求することなしに既存命令セッ
トにおける並列または同時的な命令の実行により加速す
ることが好適である。
を延長する際には、加速実行の全ての手段が不可欠であ
る。しかしながら、低減された命令セットアーキテクチ
ュアや複雑な命令セットアーキテクチュア、またはスー
パスカラ法による加速は、既存スカラマシンを考慮する
には潜在的には非常にコスト高であり、決定が多過ぎる
。このようなコンピュータの実行速度を、命令セットの
変更やマシンアーキテクチュアの変更、または命令実行
に必要な時間の拡張を要求することなしに既存命令セッ
トにおける並列または同時的な命令の実行により加速す
ることが好適である。
【０００８】
【課題を解決するための手段】米国特許出願第５１９，
３８４号明細書においては、スカラブル複合命令セット
マシン（ＳＣＩＳＭ）アーキテクチュアが提案されてお
り、これによれば、命令レベルの並列性は、命令実行以
前の時点でスカラ命令のシーケンスを解析して並列実行
が可能なシーケンスの既存命令の隣接グループ分けによ
り形成される複合命令を発生することにより達成される
。タグの形態の関連する制御情報が、複合命令がどこで
始まるかを示すと共に、複合命令に取り込まれる既存命
令の数を示す命令ストリームに付加される。なお、用語
“複合化（ｃｏｍｐｏｕｎｄｉｎｇ）”は、命令のシー
ケンスに含まれる命令のグループ分けに係り、このグル
ープ分けはグループ分けされた命令の同時または並列実
行を目的とするものである。少なくとも、複合化は同時
実行のための２つの命令の“対化（ｐａｉｒｉｎｇ）”
により満足される。複合化された命令は、これらがスカ
ラ実行のために与えられた形態から変更されないことが
好適である。以下に説明するように、複合化された命令
は、複合化タグ命令、即ち並列実行のための命令のグル
ープ分けを示す、グループ分けされた命令に付加された
ビットにより伴われる。
３８４号明細書においては、スカラブル複合命令セット
マシン（ＳＣＩＳＭ）アーキテクチュアが提案されてお
り、これによれば、命令レベルの並列性は、命令実行以
前の時点でスカラ命令のシーケンスを解析して並列実行
が可能なシーケンスの既存命令の隣接グループ分けによ
り形成される複合命令を発生することにより達成される
。タグの形態の関連する制御情報が、複合命令がどこで
始まるかを示すと共に、複合命令に取り込まれる既存命
令の数を示す命令ストリームに付加される。なお、用語
“複合化（ｃｏｍｐｏｕｎｄｉｎｇ）”は、命令のシー
ケンスに含まれる命令のグループ分けに係り、このグル
ープ分けはグループ分けされた命令の同時または並列実
行を目的とするものである。少なくとも、複合化は同時
実行のための２つの命令の“対化（ｐａｉｒｉｎｇ）”
により満足される。複合化された命令は、これらがスカ
ラ実行のために与えられた形態から変更されないことが
好適である。以下に説明するように、複合化された命令
は、複合化タグ命令、即ち並列実行のための命令のグル
ープ分けを示す、グループ分けされた命令に付加された
ビットにより伴われる。
【０００９】複数の命令を並列に実行する手段を備える
ディジタルコンピュータシステムにおいて、本発明の特
に好適な実施例は、命令の発生および実行前に命令を複
合化するメモリアーキテクチュアに基づいて与えられる
。このようなメモリは、コンピュータのＣＰＵ（中央処
理ユニット）に命令を与える階層的メモリ構造の要素を
なしている。通常、このような構造は、頻繁にアクセス
される命令を含む高速キャッシュ記憶装置、これに接続
された低速主メモリまたは一次記憶装置、および低速大
容量補助記憶装置を備えている。
ディジタルコンピュータシステムにおいて、本発明の特
に好適な実施例は、命令の発生および実行前に命令を複
合化するメモリアーキテクチュアに基づいて与えられる
。このようなメモリは、コンピュータのＣＰＵ（中央処
理ユニット）に命令を与える階層的メモリ構造の要素を
なしている。通常、このような構造は、頻繁にアクセス
される命令を含む高速キャッシュ記憶装置、これに接続
された低速主メモリまたは一次記憶装置、および低速大
容量補助記憶装置を備えている。
【００１０】また通常は、キャッシュおよび主記憶装置
は、実行のために直接参照できる命令を有している。補
助記憶装置の命令に対するアクセスは、主メモリと補助
記憶装置の間に接続された入出力（Ｉ／Ｏ）アダプタを
通してなされる。
は、実行のために直接参照できる命令を有している。補
助記憶装置の命令に対するアクセスは、主メモリと補助
記憶装置の間に接続された入出力（Ｉ／Ｏ）アダプタを
通してなされる。
【００１１】階層的記憶構成を有するスカラコンピュー
タにおいて、本発明は、二次記憶装置から、実行のため
の命令のシーケンスに与える入出力インタフェースと、
前記命令のシーケンスに応じて、並列に実行されてよい
シーケンスの命令を示す複合タグ情報を発生する命令複
合機構と、前記入出力インタフェース並びに前記命令複
合機構に接続されて複合タグ情報を有する命令シーケン
スを記憶する主記憶装置とを備える組合せ装置を提供す
る。
タにおいて、本発明は、二次記憶装置から、実行のため
の命令のシーケンスに与える入出力インタフェースと、
前記命令のシーケンスに応じて、並列に実行されてよい
シーケンスの命令を示す複合タグ情報を発生する命令複
合機構と、前記入出力インタフェース並びに前記命令複
合機構に接続されて複合タグ情報を有する命令シーケン
スを記憶する主記憶装置とを備える組合せ装置を提供す
る。
【００１２】主メモリは、知られているように、実行の
ための参照のためにＣＰＵに直ちにアクセスできるデー
タおよび命令を記憶するものである。適切に設計された
階層的記憶システム自身に主メモリを使用する目的は、
スカラコンピュータの全体にわたる性能を改善すること
にある。本発明においては、主メモリに命令が記憶され
ている限りは、主メモリに複合タグ情報を記憶すること
によりこの情報を繰り返し使用することが可能になる。 更に、主メモリ内の命令は、一旦キャッシュに与えられ
ると、一度以上使用するのに十分な時間キャッシュ内に
残る。
ための参照のためにＣＰＵに直ちにアクセスできるデー
タおよび命令を記憶するものである。適切に設計された
階層的記憶システム自身に主メモリを使用する目的は、
スカラコンピュータの全体にわたる性能を改善すること
にある。本発明においては、主メモリに命令が記憶され
ている限りは、主メモリに複合タグ情報を記憶すること
によりこの情報を繰り返し使用することが可能になる。 更に、主メモリ内の命令は、一旦キャッシュに与えられ
ると、一度以上使用するのに十分な時間キャッシュ内に
残る。
【００１３】
【実施例】図１は本発明により構成されたディジタルコ
ンピュータシステムまたはディジタルデータ処理システ
ムの要部の１実施例を示す図である。このコンピュータ
システムは２つ以上の命令を並列に実行することができ
る。また、このコンピュータシステムは、Ｉ／Ｏバスを
介して補助または二次記憶装置がコンピュータに接続さ
れる階層構成の記憶システムを備えている。コンピュー
タは、メモリバスに接続されるアダプタを通してＩ／Ｏ
バスとインタフェースする。主メモリおよび高速キャッ
シュは、メモリバスに接続される。
ンピュータシステムまたはディジタルデータ処理システ
ムの要部の１実施例を示す図である。このコンピュータ
システムは２つ以上の命令を並列に実行することができ
る。また、このコンピュータシステムは、Ｉ／Ｏバスを
介して補助または二次記憶装置がコンピュータに接続さ
れる階層構成の記憶システムを備えている。コンピュー
タは、メモリバスに接続されるアダプタを通してＩ／Ｏ
バスとインタフェースする。主メモリおよび高速キャッ
シュは、メモリバスに接続される。
【００１４】上記階層性によりコンピュータシステムの
計算要素は、主メモリおよびキャッシュの内容に直接ア
クセスまたは参照することが通常可能になり、一方アダ
プタは補助記憶装置へのアクセスを与える。現在のコン
ピュータ演算をサポートするためにアクセスまたは参照
されなければならない命令とデータは、メモリ内に保持
される。これらの命令およびデータは、不要になると、
アダプタを介して補助メモリに戻され、一方新たな命令
とデータが主メモリに記憶される。キャッシュは、ＣＰ
Ｕによる高速アクセスをサポートし、また現在使用され
ておりまたはＣＰＵにより次に使用される可能性の大き
な命令とデータを記憶するために使用される。このよう
な階層記憶構造はＤｅｉｔｅｌ’ｓ ＯＰＥＲＡＴＩ
ＮＧ ＳＹＳＴＥＭＳ，１９９０年，第２版，第７章
に詳細に説明されている。
計算要素は、主メモリおよびキャッシュの内容に直接ア
クセスまたは参照することが通常可能になり、一方アダ
プタは補助記憶装置へのアクセスを与える。現在のコン
ピュータ演算をサポートするためにアクセスまたは参照
されなければならない命令とデータは、メモリ内に保持
される。これらの命令およびデータは、不要になると、
アダプタを介して補助メモリに戻され、一方新たな命令
とデータが主メモリに記憶される。キャッシュは、ＣＰ
Ｕによる高速アクセスをサポートし、また現在使用され
ておりまたはＣＰＵにより次に使用される可能性の大き
な命令とデータを記憶するために使用される。このよう
な階層記憶構造はＤｅｉｔｅｌ’ｓ ＯＰＥＲＡＴＩ
ＮＧ ＳＹＳＴＥＭＳ，１９９０年，第２版，第７章
に詳細に説明されている。
【００１５】ここで図１を参照すると、階層的に構成さ
れたメモリ構造を有するディジタルコンピュータシステ
ムの要部の１実施例が本発明に従って説明されている。 このコンピュータシステムは２つ以上の命令を並列に処
理することができる。またこのコンピュータシステムは
、処理されるべきデータと命令を記憶する第１記憶機構
を備えている。この記憶機構は、主メモリ１０として与
えられる。主メモリ１０は、アドレスを有するメモリバ
ス９，コマンドバス９ａおよびテキストバス９ｂに接続
されている。主メモリ１０は、命令とデータをメモリバ
スを経てＩ／Ｏアダプタ８と交換する。Ｉ／Ｏアダプタ
８は、メモリバス９およびＩ／Ｏバス７に接続される。 なお、１つ以上の補助記憶装置（図示せず）が、Ｉ／Ｏ
バス７に結合されるものとする。アダプタ８は、プログ
ラム情報を補助記憶装置に記憶し、またこのプログラム
情報を同じ記憶装置から得ることにより、Ｉ／Ｏバス７
を経てデータを転送する。更にこのアダプタ８は、命令
とデータを、バス９を経て主メモリに与え、またそれら
を主メモリから受けることにより、メモリバス９上のプ
ログラムデータを主メモリ１０と交換する。更にこのア
ダプタ８は、異なる速度とフォーマットを有するバス７
と９の間で命令とデータをバッファする。最後に、この
アダプタ８は、エラーをチェック機能を有している。参
照番号８により示されるＩ／Ｏアダプタは、例えば、Ｉ
ＢＭコーポレーションから得られるモデル３０９０コン
ピュータシステムのチャネル化されたＩ／Ｏサブシステ
ムに見られる。
れたメモリ構造を有するディジタルコンピュータシステ
ムの要部の１実施例が本発明に従って説明されている。 このコンピュータシステムは２つ以上の命令を並列に処
理することができる。またこのコンピュータシステムは
、処理されるべきデータと命令を記憶する第１記憶機構
を備えている。この記憶機構は、主メモリ１０として与
えられる。主メモリ１０は、アドレスを有するメモリバ
ス９，コマンドバス９ａおよびテキストバス９ｂに接続
されている。主メモリ１０は、命令とデータをメモリバ
スを経てＩ／Ｏアダプタ８と交換する。Ｉ／Ｏアダプタ
８は、メモリバス９およびＩ／Ｏバス７に接続される。 なお、１つ以上の補助記憶装置（図示せず）が、Ｉ／Ｏ
バス７に結合されるものとする。アダプタ８は、プログ
ラム情報を補助記憶装置に記憶し、またこのプログラム
情報を同じ記憶装置から得ることにより、Ｉ／Ｏバス７
を経てデータを転送する。更にこのアダプタ８は、命令
とデータを、バス９を経て主メモリに与え、またそれら
を主メモリから受けることにより、メモリバス９上のプ
ログラムデータを主メモリ１０と交換する。更にこのア
ダプタ８は、異なる速度とフォーマットを有するバス７
と９の間で命令とデータをバッファする。最後に、この
アダプタ８は、エラーをチェック機能を有している。参
照番号８により示されるＩ／Ｏアダプタは、例えば、Ｉ
ＢＭコーポレーションから得られるモデル３０９０コン
ピュータシステムのチャネル化されたＩ／Ｏサブシステ
ムに見られる。
【００１６】主メモリ１０は比較的大容量で中速度の記
憶機構であり、これはメモリバス９を介して低容量高速
キャッシュに接続されている。このキャッシュは、複合
命令キャッシュ１２として与えられる。
憶機構であり、これはメモリバス９を介して低容量高速
キャッシュに接続されている。このキャッシュは、複合
命令キャッシュ１２として与えられる。
【００１７】図１のコンピュータシステムは更に、アダ
プタ８から命令を受けると共に、これらの命令と、これ
らの命令のいずれが並列に処理可能かを示すタグフィー
ルドの形態の複合タグ情報に関係づける命令複合化機構
１１を備えている。この命令複合化機構は、命令複合化
ユニット１１により示される。この複合化ユニット１１
は入力命令を解析してどの命令が並列に処理され得るか
を判定する。更に、命令複合化ユニット１１は、解析さ
れた命令に対して、どの命令が互いに並列処理可能か、
不可能かを示すタグフィールドの形態の複合化タグ情報
を発生する。
プタ８から命令を受けると共に、これらの命令と、これ
らの命令のいずれが並列に処理可能かを示すタグフィー
ルドの形態の複合タグ情報に関係づける命令複合化機構
１１を備えている。この命令複合化機構は、命令複合化
ユニット１１により示される。この複合化ユニット１１
は入力命令を解析してどの命令が並列に処理され得るか
を判定する。更に、命令複合化ユニット１１は、解析さ
れた命令に対して、どの命令が互いに並列処理可能か、
不可能かを示すタグフィールドの形態の複合化タグ情報
を発生する。
【００１８】図１において、命令は、アダプタ８，命令
複合化ユニット１１，および主メモリ１０を介して補助
記憶装置から計算システムに与えられる。主メモリ１０
は解析された命令およびそれらの関連するタグフィール
ドを受け、記憶する。主メモリ１０は、次に解析された
命令およびそれらの関連するタグフィールドを複合命令
キャッシュ１２に与える。キャッシュ１２は主メモリ１
０より小さな容量と大きな速度を持ち、主メモリ１０へ
のアクセスの頻度を減らすことによりコンピュータシス
テムの性能率を改善するために一般に使用される種類の
ものである。
複合化ユニット１１，および主メモリ１０を介して補助
記憶装置から計算システムに与えられる。主メモリ１０
は解析された命令およびそれらの関連するタグフィール
ドを受け、記憶する。主メモリ１０は、次に解析された
命令およびそれらの関連するタグフィールドを複合命令
キャッシュ１２に与える。キャッシュ１２は主メモリ１
０より小さな容量と大きな速度を持ち、主メモリ１０へ
のアクセスの頻度を減らすことによりコンピュータシス
テムの性能率を改善するために一般に使用される種類の
ものである。
【００１９】図１のコンピュータシステムは、更に複数
の機能命令処理ユニットを備えている。これらの機能命
令処理ユニットは、機能ユニット１３，１４，１５など
により表わされる。これらの機能ユニット１３〜１５は
同時的に互いに動作し、また各々はそれ自身で１種以上
のマシンレベル命令を処理することができる。使用され
得る機能ユニットとしては、例えば、算術・論理ユニッ
ト（ＡＬＵ）およびアドレス発生形ＡＬＵ，米国特許出
願第５０４，９１０号明細書に示されたタイプのデータ
依存性解消ＡＬＵ，分岐命令処理ユニット，データシフ
トユニット，浮動小数点処理ユニットなどがある。ある
コンピュータシステムは、上記のような機能ユニットの
あるものの２つ以上を備える。例えば、あるコンピュー
タシステムは、２つ以上の汎用ＡＬＵを備えている。更
に、あるコンピュータシステムは、異なるタイプの機能
ユニットの各々および全てを備えることができる。機能
ユニットの特定の構成は、考慮される特定のコンピュー
タシステムの性質に依存する。
の機能命令処理ユニットを備えている。これらの機能命
令処理ユニットは、機能ユニット１３，１４，１５など
により表わされる。これらの機能ユニット１３〜１５は
同時的に互いに動作し、また各々はそれ自身で１種以上
のマシンレベル命令を処理することができる。使用され
得る機能ユニットとしては、例えば、算術・論理ユニッ
ト（ＡＬＵ）およびアドレス発生形ＡＬＵ，米国特許出
願第５０４，９１０号明細書に示されたタイプのデータ
依存性解消ＡＬＵ，分岐命令処理ユニット，データシフ
トユニット，浮動小数点処理ユニットなどがある。ある
コンピュータシステムは、上記のような機能ユニットの
あるものの２つ以上を備える。例えば、あるコンピュー
タシステムは、２つ以上の汎用ＡＬＵを備えている。更
に、あるコンピュータシステムは、異なるタイプの機能
ユニットの各々および全てを備えることができる。機能
ユニットの特定の構成は、考慮される特定のコンピュー
タシステムの性質に依存する。
【００２０】図１のコンピュータシステムは、複合命令
キャッシュ１２に結合されて、このキャッシュに記憶さ
れた隣接命令を、命令タグフィールドが上記命令が並列
に処理されてよいことを示すとき、機能命令処理ユニッ
ト１３〜１５のそれぞれに供給する命令取出し送出機構
を備えている。この機構は、命令取出送出ユニット１６
により表わされる。この命令取出し・送出ユニット１６
は、キャッシュ１２から命令を取り出し、それらのタグ
フィールドおよびオペレーションコードフィールドを検
討し、このような検討に基づいて命令を機能ユニット１
３〜１５の適切なものに送出する。所望の命令が複合命
令キャッシュ１２中にあるときは、適切なアドレスがキ
ャッシュ１２に送られ、これから所望の命令を取り出す
。これは“キャッシュヒット”と呼ばれることがある。 要求された命令がキャッシュ１２中にないときは、この
命令は主メモリ１０から取り出され、キャッシュ１２に
与えられなければならない。これは“キャッシュミス”
と呼ばれることがある。このようなミスが生じたときは
、要求された命令のアドレスが主メモリ１０に供給され
なければならない。これに応じて、主メモリ１０は、要
求された命令を含む命令ラインについて、これらの命令
のタグフィールドと共に、転送または読出しを開始する
。
キャッシュ１２に結合されて、このキャッシュに記憶さ
れた隣接命令を、命令タグフィールドが上記命令が並列
に処理されてよいことを示すとき、機能命令処理ユニッ
ト１３〜１５のそれぞれに供給する命令取出し送出機構
を備えている。この機構は、命令取出送出ユニット１６
により表わされる。この命令取出し・送出ユニット１６
は、キャッシュ１２から命令を取り出し、それらのタグ
フィールドおよびオペレーションコードフィールドを検
討し、このような検討に基づいて命令を機能ユニット１
３〜１５の適切なものに送出する。所望の命令が複合命
令キャッシュ１２中にあるときは、適切なアドレスがキ
ャッシュ１２に送られ、これから所望の命令を取り出す
。これは“キャッシュヒット”と呼ばれることがある。 要求された命令がキャッシュ１２中にないときは、この
命令は主メモリ１０から取り出され、キャッシュ１２に
与えられなければならない。これは“キャッシュミス”
と呼ばれることがある。このようなミスが生じたときは
、要求された命令のアドレスが主メモリ１０に供給され
なければならない。これに応じて、主メモリ１０は、要
求された命令を含む命令ラインについて、これらの命令
のタグフィールドと共に、転送または読出しを開始する
。
【００２１】キャッシュミスにより主メモリ１０に対し
て参照がなされ、要求された命令がメモリ１０に含まれ
るか否かを判定する。ここで、命令は一般に“ページ”
と呼ばれるブロックをなして主メモリに記憶され、また
計算システムのメモリ・管理ファシリティ（図示せず）
は、要求された命令から、これを含むページが主メモリ
にあるか否かを判定することができる。ページが主メモ
リ中にあるときは、命令を含むラインは主メモリ１０か
ら読み出され、キャッシュ１２に転送される。しかし、
要求された命令を含むページが主メモリ１０にないとき
は、“ページフォールト”が発生し、ミスページが補助
記憶装置から“取り出され”、主メモリ１０に記憶され
ることを要求する。ページが取り出されると、ミスペー
ジの識別情報がアダプタ８に送られ、アダプタはその信
号を検索し、次にメモリバス９を経て主メモリ１０に記
憶させる。
て参照がなされ、要求された命令がメモリ１０に含まれ
るか否かを判定する。ここで、命令は一般に“ページ”
と呼ばれるブロックをなして主メモリに記憶され、また
計算システムのメモリ・管理ファシリティ（図示せず）
は、要求された命令から、これを含むページが主メモリ
にあるか否かを判定することができる。ページが主メモ
リ中にあるときは、命令を含むラインは主メモリ１０か
ら読み出され、キャッシュ１２に転送される。しかし、
要求された命令を含むページが主メモリ１０にないとき
は、“ページフォールト”が発生し、ミスページが補助
記憶装置から“取り出され”、主メモリ１０に記憶され
ることを要求する。ページが取り出されると、ミスペー
ジの識別情報がアダプタ８に送られ、アダプタはその信
号を検索し、次にメモリバス９を経て主メモリ１０に記
憶させる。
【００２２】本発明においては、主メモリ１０の記憶装
置から取り出されたページは、命令複合化ユニット１１
の入力に転送され、このユニットはこれらの入力命令を
解析し、各々の命令毎に適切なタグフィールドを発生す
る。その後、これらのタグと命令は主メモリ１０に送ら
れ、そこに記憶され、必要に応じて複合命令キャッシュ
１２への引き続く記憶に供される。
置から取り出されたページは、命令複合化ユニット１１
の入力に転送され、このユニットはこれらの入力命令を
解析し、各々の命令毎に適切なタグフィールドを発生す
る。その後、これらのタグと命令は主メモリ１０に送ら
れ、そこに記憶され、必要に応じて複合命令キャッシュ
１２への引き続く記憶に供される。
【００２３】図１において命令複合化ユニット１１は、
アダプタ８と主メモリ１０の間に接続されるものとして
示されたが、このユニットはメモリバス９上の個別の要
素であってもよく、または主メモリ１０に入力で接続さ
れてもよいものとする。
アダプタ８と主メモリ１０の間に接続されるものとして
示されたが、このユニットはメモリバス９上の個別の要
素であってもよく、または主メモリ１０に入力で接続さ
れてもよいものとする。
【００２４】主メモリ１０への複合命令の記憶は一連の
方法で実施することができ、それらのいくつかを図２（
Ａ）〜（Ｄ）に示す。これらの図の例においては、８バ
イト幅のテキストバス９ｂと、タグ情報用の臨時のライ
ンが仮定される。一般に、主メモリ１０と複合命令キャ
ッシュ１２の間の基本メモリ転送には６４バイトキャッ
シュラインが用いられ、命令テキストの２バイト毎に１
タグビットが与えられるものとする。図２（Ａ）〜（Ｄ
）の例の各々には１キャッシュラインが示してある。一
般に、タグビット数は複合化されるべき命令の最大数お
よび命令複合化ユニット１１に対して得られる情報によ
り決定される。これらの点は米国特許出願第５１９，３
８２号明細書および第５０４，９１０号明細書に示され
ている。
方法で実施することができ、それらのいくつかを図２（
Ａ）〜（Ｄ）に示す。これらの図の例においては、８バ
イト幅のテキストバス９ｂと、タグ情報用の臨時のライ
ンが仮定される。一般に、主メモリ１０と複合命令キャ
ッシュ１２の間の基本メモリ転送には６４バイトキャッ
シュラインが用いられ、命令テキストの２バイト毎に１
タグビットが与えられるものとする。図２（Ａ）〜（Ｄ
）の例の各々には１キャッシュラインが示してある。一
般に、タグビット数は複合化されるべき命令の最大数お
よび命令複合化ユニット１１に対して得られる情報によ
り決定される。これらの点は米国特許出願第５１９，３
８２号明細書および第５０４，９１０号明細書に示され
ている。
【００２５】制御の観点からのタグ記憶を実現する最も
簡単な例が図２（Ａ）に示されている。複合化が２つの
命令に限定されているとすると、命令テキストの２バイ
ト毎に最小１ビットタグが要求される。従って、図２（
Ａ）のメモリに記憶された命令ラインに対して毎６４ビ
ットは（即ち毎８バイト）４ビットの複合化タグ情報を
要求する。図２（Ａ）に示したように、この情報の記憶
には６４ビットから６８ビットまでのワードサイズの拡
張が含まれる。他のオプションとしてのタグビットがあ
れば、拡張ワードのサイズは更に増加される。
簡単な例が図２（Ａ）に示されている。複合化が２つの
命令に限定されているとすると、命令テキストの２バイ
ト毎に最小１ビットタグが要求される。従って、図２（
Ａ）のメモリに記憶された命令ラインに対して毎６４ビ
ットは（即ち毎８バイト）４ビットの複合化タグ情報を
要求する。図２（Ａ）に示したように、この情報の記憶
には６４ビットから６８ビットまでのワードサイズの拡
張が含まれる。他のオプションとしてのタグビットがあ
れば、拡張ワードのサイズは更に増加される。
【００２６】図２（Ｂ）には、得られるメモリ技術に対
して更にコンパティブルな第２の方法が示してある。図
２（Ｂ）において、個別のテキストとタグメモリが命令
および関係する複合化タグ情報の記憶により与えられる
。図２（Ｂ）においては、タグメモリはテキストメモリ
に対して並列に動作する。図２（Ｂ）のメモリ構造にお
いては、メモリバス８上にタグバスを形成してテキスト
およびタグメモリの並列動作を与える臨時のタグライン
のセットに対する要件が暗黙に与えられている。これは
図２（Ａ）の拡張ワード法に対して幾つかの利点を有し
ている。先ず、タグメモリは主メモリ中のワードの一部
のみをカバーすることができる。演算システムはデータ
ページに対してのみ（命令ページに対向するように）メ
モリのある部分を使用し、タグはこれらの部分にわたっ
て必ずしも必要ではない。データページと命令ページと
の区別は、ハードウェアで判定することができ、あるい
はソフトウェアおよびあるページがデータのみを含むこ
とを示すタグメモリに対するコマンドにより行うことが
でき、従ってメモリページアドレスがこれらのページに
対するタグメモリアドレスにマップされることを要求し
ない。第２の利点は、タグメモリが予定通り除去されて
より低コストのシステムを生成できることにある。これ
はコンピュータのファミリで可能な性能範囲を広げるも
のである。２方向以上の複合化に対して要求されるよう
に、より多くのタグビットが必要とされるときは、新し
いタグメモリが、主メモリ設計の変化を要求することな
しに図２（Ｂ）のタグメモリに置き代えられる。更に、
各々のメモリはそれ自身のエラー訂正を与えることがで
きる。
して更にコンパティブルな第２の方法が示してある。図
２（Ｂ）において、個別のテキストとタグメモリが命令
および関係する複合化タグ情報の記憶により与えられる
。図２（Ｂ）においては、タグメモリはテキストメモリ
に対して並列に動作する。図２（Ｂ）のメモリ構造にお
いては、メモリバス８上にタグバスを形成してテキスト
およびタグメモリの並列動作を与える臨時のタグライン
のセットに対する要件が暗黙に与えられている。これは
図２（Ａ）の拡張ワード法に対して幾つかの利点を有し
ている。先ず、タグメモリは主メモリ中のワードの一部
のみをカバーすることができる。演算システムはデータ
ページに対してのみ（命令ページに対向するように）メ
モリのある部分を使用し、タグはこれらの部分にわたっ
て必ずしも必要ではない。データページと命令ページと
の区別は、ハードウェアで判定することができ、あるい
はソフトウェアおよびあるページがデータのみを含むこ
とを示すタグメモリに対するコマンドにより行うことが
でき、従ってメモリページアドレスがこれらのページに
対するタグメモリアドレスにマップされることを要求し
ない。第２の利点は、タグメモリが予定通り除去されて
より低コストのシステムを生成できることにある。これ
はコンピュータのファミリで可能な性能範囲を広げるも
のである。２方向以上の複合化に対して要求されるよう
に、より多くのタグビットが必要とされるときは、新し
いタグメモリが、主メモリ設計の変化を要求することな
しに図２（Ｂ）のタグメモリに置き代えられる。更に、
各々のメモリはそれ自身のエラー訂正を与えることがで
きる。
【００２７】図２（Ａ）〜（Ｄ）に関して、複合化タグ
は、複合化ユニットにより生成されると、複合化タグは
、命令ストリーム中に織り込まれるか、そのセクション
に付加されるか、それと並列に維持されるかについてメ
モリ中に命令ストリームを伴うことが主張される。
は、複合化ユニットにより生成されると、複合化タグは
、命令ストリーム中に織り込まれるか、そのセクション
に付加されるか、それと並列に維持されるかについてメ
モリ中に命令ストリームを伴うことが主張される。
【００２８】タグの記憶を実現する他の方法が図２（Ｃ
）および図２（Ｄ）に示される。図２（Ｃ）において、
主メモリの第１のセクションはタグテーブルおよび命令
テキストページの第２の記憶装置を含んでいる。この例
においては、演算システムのサポートはメモリのテーブ
ル部分およびタグページを有する対メモリページを留保
することが要求される。図２（Ｄ）において、各々のペ
ージの一部はタグのために留保される。これはコンパイ
ラにおいてページ構成に対する能力を要求する。例えば
、６４バイトのキャッシュラインが与えられると、コン
パイラは命令のために６０バイトを使用し、タグのため
に４バイトを使用することになる。図２（Ｄ）において
、タグは、ＣＰＵにより要求されると命令キャッシュに
おいて命令バイトと対になされる。
）および図２（Ｄ）に示される。図２（Ｃ）において、
主メモリの第１のセクションはタグテーブルおよび命令
テキストページの第２の記憶装置を含んでいる。この例
においては、演算システムのサポートはメモリのテーブ
ル部分およびタグページを有する対メモリページを留保
することが要求される。図２（Ｄ）において、各々のペ
ージの一部はタグのために留保される。これはコンパイ
ラにおいてページ構成に対する能力を要求する。例えば
、６４バイトのキャッシュラインが与えられると、コン
パイラは命令のために６０バイトを使用し、タグのため
に４バイトを使用することになる。図２（Ｄ）において
、タグは、ＣＰＵにより要求されると命令キャッシュに
おいて命令バイトと対になされる。
【００２９】図１のコンピュータシステムの意味は、命
令複合化ユニット１１が、バスアダプタ８の一部を形成
することができることにある。このようにして、任意の
ページがＩ／Ｏシステムの形態にもたらされると、この
ページはユニット１１において暗黙の複合化プロセスに
課され、またメモリバス９上を主メモリ１０に移動され
る。この点から、図２（Ａ）によるページ構造は、テキ
ストバス９ｂが６８ビット幅であり、主メモリが図２（
Ａ）に示したもののようなページを記憶するために構成
され、制御されることを意味すると仮定される。勿論、
複合命令キャッシュ１２は図２（Ａ）に示したように拡
張ワードを含むラインを受けるように構成され、制御さ
れる。
令複合化ユニット１１が、バスアダプタ８の一部を形成
することができることにある。このようにして、任意の
ページがＩ／Ｏシステムの形態にもたらされると、この
ページはユニット１１において暗黙の複合化プロセスに
課され、またメモリバス９上を主メモリ１０に移動され
る。この点から、図２（Ａ）によるページ構造は、テキ
ストバス９ｂが６８ビット幅であり、主メモリが図２（
Ａ）に示したもののようなページを記憶するために構成
され、制御されることを意味すると仮定される。勿論、
複合命令キャッシュ１２は図２（Ａ）に示したように拡
張ワードを含むラインを受けるように構成され、制御さ
れる。
【００３０】ページフォールトに際しては、ページはア
ダプタ８内のページバッファにロードされ、また以下に
説明するように命令複合化ユニット１１に与えられる。 図３において、２つのページバッファ１８ａ，１８ｂは
ページのシーケンスを命令複合化ユニット１１に送出し
、このユニットは複合化タグ情報をページ命令に付加す
ることにより複合化動作を行う。複合化ユニットにより
処理されるページは、複合ページバッファ１９ａ，１９
ｂを通して主メモリ１０に供給される。図４が示すよう
に、複合化ユニットは時間を要求されるものに付加して
補助記憶装置からテキストセグメントを取り出し、これ
を主メモリ１０に入力する。しかしながら、付加される
時間は要求される全時間に比べて小さく、またＣＰＵに
対して非同期である。 図４において、各々のセグメ
ントｉはディスクドライブなどの補助記憶装置からペー
ジバッファ１８ａまたは１８ｂの１つに転送される。時
間セグメントｂｉ の各々はページバッファから主メモ
リ１０へ、テキストセグメントを転送するのに必要な時
間を示す。このようにして、テキストセグメントｉは、
どのテキストセグメントｉ＋１がバッファの他方に転送
されるかに従って、時間ａｉ 内でページバッファ１８
ａまたは１８ｂの１つに転送される。複合化がないと、
セグメントｉはページバッファから時間ｂｉ 内で転送
され、そこでセグメントｉは一般に主メモリに記憶され
る。図４に示すように、この時間はバッファ１８ａまた
は１８ｂの一方にページを取り出すのに必要な時間より
かなり短い。本発明を実施する場合、ページバッファの
１つのテキストセグメントに対して複合化ユニット１１
の動作が行われるのに必要な時間プラス複合バッファ１
９ａまたは１９ｂで費やされる時間は、複合化時間ｃｉ
により表わされる。ここで、図４において、時間ｂｉ
はページバッファから複合化ユニット１１へテキスト
セグメントｉを転送するのに必要なものである。次に、
複合化時間ｃｉ が与えられ、一方テキストセグメント
ｉが複合化ユニット１１のプロセスに課される。図４に
示すように、時間ｂｉ とｃｉ の和は時間ａｉ 以下
である。スカラマシンは命令実行時間において、命令が
並列に実行され得るか否かを判定しなければならないこ
とが想定される。この判定は命令の実行においてディス
クリートなステップであり、従ってスーパスカラマシン
における実行時間に実質的に付加するものである。一方
、図４に示すように、図１のコンピュータシステムにお
ける複合化は、コンピュータ動作を行うのに要求される
時間を有意には延長しないものである。従って，命令複
合化ユニット１１は、命令実行ユニットに配置された複
合化器より一層高い性能を提供する。
ダプタ８内のページバッファにロードされ、また以下に
説明するように命令複合化ユニット１１に与えられる。 図３において、２つのページバッファ１８ａ，１８ｂは
ページのシーケンスを命令複合化ユニット１１に送出し
、このユニットは複合化タグ情報をページ命令に付加す
ることにより複合化動作を行う。複合化ユニットにより
処理されるページは、複合ページバッファ１９ａ，１９
ｂを通して主メモリ１０に供給される。図４が示すよう
に、複合化ユニットは時間を要求されるものに付加して
補助記憶装置からテキストセグメントを取り出し、これ
を主メモリ１０に入力する。しかしながら、付加される
時間は要求される全時間に比べて小さく、またＣＰＵに
対して非同期である。 図４において、各々のセグメ
ントｉはディスクドライブなどの補助記憶装置からペー
ジバッファ１８ａまたは１８ｂの１つに転送される。時
間セグメントｂｉ の各々はページバッファから主メモ
リ１０へ、テキストセグメントを転送するのに必要な時
間を示す。このようにして、テキストセグメントｉは、
どのテキストセグメントｉ＋１がバッファの他方に転送
されるかに従って、時間ａｉ 内でページバッファ１８
ａまたは１８ｂの１つに転送される。複合化がないと、
セグメントｉはページバッファから時間ｂｉ 内で転送
され、そこでセグメントｉは一般に主メモリに記憶され
る。図４に示すように、この時間はバッファ１８ａまた
は１８ｂの一方にページを取り出すのに必要な時間より
かなり短い。本発明を実施する場合、ページバッファの
１つのテキストセグメントに対して複合化ユニット１１
の動作が行われるのに必要な時間プラス複合バッファ１
９ａまたは１９ｂで費やされる時間は、複合化時間ｃｉ
により表わされる。ここで、図４において、時間ｂｉ
はページバッファから複合化ユニット１１へテキスト
セグメントｉを転送するのに必要なものである。次に、
複合化時間ｃｉ が与えられ、一方テキストセグメント
ｉが複合化ユニット１１のプロセスに課される。図４に
示すように、時間ｂｉ とｃｉ の和は時間ａｉ 以下
である。スカラマシンは命令実行時間において、命令が
並列に実行され得るか否かを判定しなければならないこ
とが想定される。この判定は命令の実行においてディス
クリートなステップであり、従ってスーパスカラマシン
における実行時間に実質的に付加するものである。一方
、図４に示すように、図１のコンピュータシステムにお
ける複合化は、コンピュータ動作を行うのに要求される
時間を有意には延長しないものである。従って，命令複
合化ユニット１１は、命令実行ユニットに配置された複
合化器より一層高い性能を提供する。
【００３１】図３および図４は、主メモリにおける複合
化の２つの主要な利点を示す図である。先ず、複合化は
非同期ページフォールトプロセスを完了する時間を延長
することなしに、そのプロセスの一部にすることができ
る。第２に、ページなどの命令テキストの大きなブロッ
クの複合化は、より最適な複合化をもたらすことができ
る複合化に対するより大きな検討の範囲を提供する。こ
の結果、図１に示したもののようなイン・メモリ命令複
合化ユニットは、ＣＰＵが複合化された命令を常に実行
し、また複合化が命令テキストのより小さなセクション
に対して同期的に行われるときより一層最適化できるこ
とから、性能の利点を与えることになる。
化の２つの主要な利点を示す図である。先ず、複合化は
非同期ページフォールトプロセスを完了する時間を延長
することなしに、そのプロセスの一部にすることができ
る。第２に、ページなどの命令テキストの大きなブロッ
クの複合化は、より最適な複合化をもたらすことができ
る複合化に対するより大きな検討の範囲を提供する。こ
の結果、図１に示したもののようなイン・メモリ命令複
合化ユニットは、ＣＰＵが複合化された命令を常に実行
し、また複合化が命令テキストのより小さなセクション
に対して同期的に行われるときより一層最適化できるこ
とから、性能の利点を与えることになる。
【００３２】ここで、図５（Ａ）を参照して命令複合化
ユニットの動作について先ず説明する。図５（Ａ）は、
複合化またはタグを付された命令が図１の命令複合化ユ
ニット１１の出力に現われたときの、これらの命令の流
れの要部を示す図である。図示のように、各々の命令は
、命令複合化ユニット１１によりそれに付加されたタグ
フィールドを有する。タグ付き命令は、図５（Ａ）に示
したように、命令を含むページに対してページブロック
をなして主メモリに記憶される。これらの主メモリ１０
に記憶されたタグ付き命令は、必要に応じて、“ミス”
が生じたときにキャッシュ１２に転送される。その後、
キャッシュ１２のタグ付き命令は命令取出し送出ユニッ
ト１６により取り出される。タグ付き命令が取出し送出
ユニット１６により受信されると、それらのタグ付きフ
ィールドが検討され、それらが並列に処理され得るか否
かが判定され、またそれらのオペレーションコードフィ
ールドが検討され、使用する機能ユニットのどれがそれ
らの処理に最も適しているかが判定される。タグフィー
ルドが、２つ以上の命令が並列処理に適していることを
示すときは、それらの命令はそれらのオペレーションコ
ードフィールドの符号化に従って機能ユニットの適切な
ものに送出される。次に、このような命令は、それらの
それぞれの機能ユニットにより互いに同時に処理される
。
ユニットの動作について先ず説明する。図５（Ａ）は、
複合化またはタグを付された命令が図１の命令複合化ユ
ニット１１の出力に現われたときの、これらの命令の流
れの要部を示す図である。図示のように、各々の命令は
、命令複合化ユニット１１によりそれに付加されたタグ
フィールドを有する。タグ付き命令は、図５（Ａ）に示
したように、命令を含むページに対してページブロック
をなして主メモリに記憶される。これらの主メモリ１０
に記憶されたタグ付き命令は、必要に応じて、“ミス”
が生じたときにキャッシュ１２に転送される。その後、
キャッシュ１２のタグ付き命令は命令取出し送出ユニッ
ト１６により取り出される。タグ付き命令が取出し送出
ユニット１６により受信されると、それらのタグ付きフ
ィールドが検討され、それらが並列に処理され得るか否
かが判定され、またそれらのオペレーションコードフィ
ールドが検討され、使用する機能ユニットのどれがそれ
らの処理に最も適しているかが判定される。タグフィー
ルドが、２つ以上の命令が並列処理に適していることを
示すときは、それらの命令はそれらのオペレーションコ
ードフィールドの符号化に従って機能ユニットの適切な
ものに送出される。次に、このような命令は、それらの
それぞれの機能ユニットにより互いに同時に処理される
。
【００３３】並列処理に適さない命令が生じたときは、
これはそのオペレーションコードにより決定されるよう
に適切な機能ユニットに送られ、その際選択された機能
ユニットにより単独でそれ自身により処理される。
これはそのオペレーションコードにより決定されるよう
に適切な機能ユニットに送られ、その際選択された機能
ユニットにより単独でそれ自身により処理される。
【００３４】複数の命令が常に並列に処理されている最
も完全な場合には、コンピュータシステムの命令実行速
度は、Ｎを並列に処理されているグループの命令の数と
すると、命令が一度に１つ実行される場合のＮ倍になる
。
も完全な場合には、コンピュータシステムの命令実行速
度は、Ｎを並列に処理されているグループの命令の数と
すると、命令が一度に１つ実行される場合のＮ倍になる
。
【００３５】図５（Ａ）のタグ付き命令ストリームは、
もしどこで命令が始まるかを示す既知の基準点が存在す
るときは、命令複合化ユニットによる処理が容易になさ
れる。このような基準点は、命令境界が生じる場所につ
いての正確な知識を与える。多くのコンピュータシステ
ムにおいては、命令境界はコンパイル時間においてコン
パイラによってのみ、また命令が取り出されるときＣＰ
Ｕによってのみ特に知られる。境界基準点は、特殊な境
界基準方式が採用されないときはコンパイル時間と命令
取出しの間で未知である。このような方式は、図５（Ｂ
）に命令境界ビットＢにより示してある。図５（Ｂ）に
示したように、境界ビットはコンパイル時にコンパイラ
により命令ストリーム内に配置され、複合化の直前に命
令アラインメントの基準を与える。一般に、“スカラブ
ル複合命令セットマシンアーキテクチュア”および“命
令レベル並列プロセッサ用汎用複合化装置”と題する前
記特許出願では、命令境界が不定のテキスト流との複合
化についての検討がなされている。テキスト流が命令の
みを含み、全ての命令が同じ長さの場合のように命令境
界がテキスト流から決定し得る場合は、境界の定義は不
要なことは勿論である。
もしどこで命令が始まるかを示す既知の基準点が存在す
るときは、命令複合化ユニットによる処理が容易になさ
れる。このような基準点は、命令境界が生じる場所につ
いての正確な知識を与える。多くのコンピュータシステ
ムにおいては、命令境界はコンパイル時間においてコン
パイラによってのみ、また命令が取り出されるときＣＰ
Ｕによってのみ特に知られる。境界基準点は、特殊な境
界基準方式が採用されないときはコンパイル時間と命令
取出しの間で未知である。このような方式は、図５（Ｂ
）に命令境界ビットＢにより示してある。図５（Ｂ）に
示したように、境界ビットはコンパイル時にコンパイラ
により命令ストリーム内に配置され、複合化の直前に命
令アラインメントの基準を与える。一般に、“スカラブ
ル複合命令セットマシンアーキテクチュア”および“命
令レベル並列プロセッサ用汎用複合化装置”と題する前
記特許出願では、命令境界が不定のテキスト流との複合
化についての検討がなされている。テキスト流が命令の
みを含み、全ての命令が同じ長さの場合のように命令境
界がテキスト流から決定し得る場合は、境界の定義は不
要なことは勿論である。
【００３６】図６の命令複合化ユニットの説明図６は本
発明による命令複合化ユニットの実施例の内部構成を詳
細に示す図である。この命令複合化ユニット２０は、図
１の命令複合化ユニット１１として使用するのに適して
いる。図６の命令複合化ユニット２０は、ある時点で最
大２つの命令が並列に処理される場合に対して設計され
ている。しかし、これは本発明を対状複合化にのみ限定
することを意味するものではない。この例においては、
１ビットタグフィールドが使用される。タグビット値“
１”は命令が“第１命令”であることを意味している。 タグビット値“０”は、命令が“第２”命令であり、先
行する第１命令と並列に実行されることを意味する。タ
グビット値１を持つ命令は、次の命令に対するタグビッ
ト値に依存して、それ自身によるかまたは同時にそして
このような次の命令と並列に、のいずれかにより実行さ
れる。
発明による命令複合化ユニットの実施例の内部構成を詳
細に示す図である。この命令複合化ユニット２０は、図
１の命令複合化ユニット１１として使用するのに適して
いる。図６の命令複合化ユニット２０は、ある時点で最
大２つの命令が並列に処理される場合に対して設計され
ている。しかし、これは本発明を対状複合化にのみ限定
することを意味するものではない。この例においては、
１ビットタグフィールドが使用される。タグビット値“
１”は命令が“第１命令”であることを意味している。 タグビット値“０”は、命令が“第２”命令であり、先
行する第１命令と並列に実行されることを意味する。タ
グビット値１を持つ命令は、次の命令に対するタグビッ
ト値に依存して、それ自身によるかまたは同時にそして
このような次の命令と並列に、のいずれかにより実行さ
れる。
【００３７】タグビット値１を持つ命令とタグビット値
０を持つ命令との各々の対化により並列実行のための複
合命令が形成され、即ちこのような対をなす命令が互い
に並列に処理される。２つの続く命令に対するタグビッ
トがそれぞれ１の値を有するときは、これらの命令の第
１は非並列的にそれ自身により実行される。最悪の場合
には、シーケンス中の命令の全てはタグビット値１を有
する。この最悪の場合には、命令の全ては非並列的に一
度に１つずつ実行されることになる。
０を持つ命令との各々の対化により並列実行のための複
合命令が形成され、即ちこのような対をなす命令が互い
に並列に処理される。２つの続く命令に対するタグビッ
トがそれぞれ１の値を有するときは、これらの命令の第
１は非並列的にそれ自身により実行される。最悪の場合
には、シーケンス中の命令の全てはタグビット値１を有
する。この最悪の場合には、命令の全ては非並列的に一
度に１つずつ実行されることになる。
【００３８】命令複合化ユニット２０に対する入力にお
いて、命令アラインメントユニットは複合化されるべき
命令ストリームをＩ／Ｏアダプタから受信する。この命
令ストリームは図５（Ｂ）に示すように境界ビットＢを
有する。この場合、命令アラインメントは、単に境界ビ
ットを検出し、命令オペレーションコードを復号する問
題になる。既知のように、ＩＢＭシステム／３７０命令
セットにおいては、オペレーションコードはバイトまた
はハーフワードでの命令長を与えるビットを有している
。従って、境界ビットＢが命令に対して識別されている
と、次の命令は境界ビットからバイトまたはハーフワー
ドの数を計数することにより一意に識別することができ
る。命令アラインメントは本発明の特徴ではなく、命令
境界は境界ビットの使用を含む既知の方法により識別さ
れる。
いて、命令アラインメントユニットは複合化されるべき
命令ストリームをＩ／Ｏアダプタから受信する。この命
令ストリームは図５（Ｂ）に示すように境界ビットＢを
有する。この場合、命令アラインメントは、単に境界ビ
ットを検出し、命令オペレーションコードを復号する問
題になる。既知のように、ＩＢＭシステム／３７０命令
セットにおいては、オペレーションコードはバイトまた
はハーフワードでの命令長を与えるビットを有している
。従って、境界ビットＢが命令に対して識別されている
と、次の命令は境界ビットからバイトまたはハーフワー
ドの数を計数することにより一意に識別することができ
る。命令アラインメントは本発明の特徴ではなく、命令
境界は境界ビットの使用を含む既知の方法により識別さ
れる。
【００３９】図６の命令複合化ユニット２０は、アダプ
タのページバッファ１８ａ，１８ｂから複数の逐次命令
を受ける複数命令命令レジスタ２１を備えている。命令
複合化ユニット２０は更に複数の規則ベース命令解析機
能を備えている。各々のこのような命令解析機構は、命
令レジスタ２１の異なる対の並列命令を解析し、その対
の２つの命令が並列処理可能か否かを示す複合可能性信
号を発生する。図６においては複数の複合解析ユニット
２２〜２５が示してある。これらの複合解析ユニット２
２〜２５の各々は、丁度言及した命令解析機構の２つを
備えている。このようにして、これらの解析ユニット２
２〜２５の各々は複合可能性信号の２つを発生する。例
えば，第１の複合解析ユニット２２は、命令０および１
が並列に処理され得るか否かを示す第１の複合可能性信
号を発生する。複合解析ユニット２０は更に、命令１お
よび２が並列に処理され得るか否かを示す第２の複合可
能性信号Ｍ１２を発生する。
タのページバッファ１８ａ，１８ｂから複数の逐次命令
を受ける複数命令命令レジスタ２１を備えている。命令
複合化ユニット２０は更に複数の規則ベース命令解析機
能を備えている。各々のこのような命令解析機構は、命
令レジスタ２１の異なる対の並列命令を解析し、その対
の２つの命令が並列処理可能か否かを示す複合可能性信
号を発生する。図６においては複数の複合解析ユニット
２２〜２５が示してある。これらの複合解析ユニット２
２〜２５の各々は、丁度言及した命令解析機構の２つを
備えている。このようにして、これらの解析ユニット２
２〜２５の各々は複合可能性信号の２つを発生する。例
えば，第１の複合解析ユニット２２は、命令０および１
が並列に処理され得るか否かを示す第１の複合可能性信
号を発生する。複合解析ユニット２０は更に、命令１お
よび２が並列に処理され得るか否かを示す第２の複合可
能性信号Ｍ１２を発生する。
【００４０】同様にして、第２複合解析ユニット２３は
、命令２および３が並列に処理され得るか否かを示す第
１複合可能性信号Ｍ２３と、命令３および４が並列に処
理され得るか否かを示す第２複合可能性信号Ｍ３４を発
生する。第３複合解析器２４は、命令４および５が並列
に処理され得るか否かを示す第１複合可能性信号Ｍ４５
と、命令５および６が並列に処理され得るか否かを示す
第２複合可能性信号Ｍ５６を発生する。第４複合解析器
２５は、命令６および７が並列に処理され得るか否かを
示す第１複合可能性信号Ｍ６７と、命令７および８が並
列に処理され得るか否かを示す第２複合可能性信号Ｍ７
８を発生する。
、命令２および３が並列に処理され得るか否かを示す第
１複合可能性信号Ｍ２３と、命令３および４が並列に処
理され得るか否かを示す第２複合可能性信号Ｍ３４を発
生する。第３複合解析器２４は、命令４および５が並列
に処理され得るか否かを示す第１複合可能性信号Ｍ４５
と、命令５および６が並列に処理され得るか否かを示す
第２複合可能性信号Ｍ５６を発生する。第４複合解析器
２５は、命令６および７が並列に処理され得るか否かを
示す第１複合可能性信号Ｍ６７と、命令７および８が並
列に処理され得るか否かを示す第２複合可能性信号Ｍ７
８を発生する。
【００４１】命令複合化ユニット２０は更に、解析ユニ
ット２２〜２５の出力に生じる複合可能性信号に応じて
、命令レジスタ２１内の各々の命令に対して個別タグフ
ィールドを発生するタグ発生機構２６を備えている。 これらのタグフィールドＴ０，Ｔ１，Ｔ２・・・は、命
令自身の場合と同様にタグ付き命令レジスタ２７に供給
され、後者の命令は入力命令レジスタ２１から得られる
。このようにして、複合化ユニット出力レジスタ２７に
は、命令０に対してタグフィールドＴ０、命令１に対し
てタグフィールドＴ１などが与えられる。
ット２２〜２５の出力に生じる複合可能性信号に応じて
、命令レジスタ２１内の各々の命令に対して個別タグフ
ィールドを発生するタグ発生機構２６を備えている。 これらのタグフィールドＴ０，Ｔ１，Ｔ２・・・は、命
令自身の場合と同様にタグ付き命令レジスタ２７に供給
され、後者の命令は入力命令レジスタ２１から得られる
。このようにして、複合化ユニット出力レジスタ２７に
は、命令０に対してタグフィールドＴ０、命令１に対し
てタグフィールドＴ１などが与えられる。
【００４２】本実施例においては、各々のタグフィール
ドＴ０，Ｔ１，Ｔ２・・・は単一２進ビットから構成さ
れる。タグビット値“１（ｏｎｅ）”は、それが付加さ
れる直ぐ次の命令が“第１”命令であることを示す。タ
グビット値“０（ｚｅｒｏ）”は、直ぐ次の命令が“第
２”命令であることを示す。０のタグビット値を有する
命令が続く１のタグビット値を有する命令は、これらの
２つの命令が互いに並列に実行されることを示す。複合
化ユニット出力レジスタ２７のタグ付き命令は、図３の
複合バッファ１９ａまたは１９ｂの一方または他方を介
して図１の主メモリ１０の入力に供給される。複合命令
は、主メモリ１０に記憶される。
ドＴ０，Ｔ１，Ｔ２・・・は単一２進ビットから構成さ
れる。タグビット値“１（ｏｎｅ）”は、それが付加さ
れる直ぐ次の命令が“第１”命令であることを示す。タ
グビット値“０（ｚｅｒｏ）”は、直ぐ次の命令が“第
２”命令であることを示す。０のタグビット値を有する
命令が続く１のタグビット値を有する命令は、これらの
２つの命令が互いに並列に実行されることを示す。複合
化ユニット出力レジスタ２７のタグ付き命令は、図３の
複合バッファ１９ａまたは１９ｂの一方または他方を介
して図１の主メモリ１０の入力に供給される。複合命令
は、主メモリ１０に記憶される。
【００４３】ここで図７を参照すると、図６の複合解析
ユニット２２に使用する内部構成が詳細に示してある。 その他の複合解析ユニット２３〜２５も、類似の構成を
有している。図７に示したように、複合解析器２２は命
令０のオペレーションコードおよび命令１のオペレーシ
ョンコードを検討し、これらの２つのオペレーションコ
ードが並列実行に対してコンパティブルであるかを決定
する命令コンパティビリティ論理３０を備える。この論
理３０は、オペレーションコードのどの対が並列実行に
対してコンパティブルかを選択する所定の規則に従って
構成される。即ち、論理３０は、当該コンパイラシステ
ムに使用される特定のハードウェア構成において、どの
タイプの命令が並列実行に対してコンパティブルである
かを定める規則を実現する論理回路を備えている。命令
０および２に対するオペレーションコードがコンパティ
ブルのときは、論理３０はその出力に２進１レベル信号
を発生する。それらがコンパティブルでないときは、論
理３０はその出力ライン上に２進０値を発生する。
ユニット２２に使用する内部構成が詳細に示してある。 その他の複合解析ユニット２３〜２５も、類似の構成を
有している。図７に示したように、複合解析器２２は命
令０のオペレーションコードおよび命令１のオペレーシ
ョンコードを検討し、これらの２つのオペレーションコ
ードが並列実行に対してコンパティブルであるかを決定
する命令コンパティビリティ論理３０を備える。この論
理３０は、オペレーションコードのどの対が並列実行に
対してコンパティブルかを選択する所定の規則に従って
構成される。即ち、論理３０は、当該コンパイラシステ
ムに使用される特定のハードウェア構成において、どの
タイプの命令が並列実行に対してコンパティブルである
かを定める規則を実現する論理回路を備えている。命令
０および２に対するオペレーションコードがコンパティ
ブルのときは、論理３０はその出力に２進１レベル信号
を発生する。それらがコンパティブルでないときは、論
理３０はその出力ライン上に２進０値を発生する。
【００４４】複合解析器２２は更に、命令１および２の
オペレーションコードを検討し、それらが並列実行に対
してコンパティブルであるか否かを決定する第２命令コ
ンパティビリティ論理３１を備える。論理３１は論理３
０に使用するものと同じ所定に規則に従って論理３０と
同様に構成されて、オペレーションコードのどの対が命
令１および２の場合に対する並列実行のためにコンパテ
ィブルであるかを選択する。このようにして、論理３１
は、どのタイプの命令が並列実行に対してコンパティブ
ルであるかを定め、論理３０で使用したものと同じの規
則を実現する論理回路を備えている。命令１および２に
対するオペレーションコードがコンパティブルのときは
、論理３１は２進１レベル信号を発生する。さもなけれ
ば、それは２進０レベル出力を発生する。
オペレーションコードを検討し、それらが並列実行に対
してコンパティブルであるか否かを決定する第２命令コ
ンパティビリティ論理３１を備える。論理３１は論理３
０に使用するものと同じ所定に規則に従って論理３０と
同様に構成されて、オペレーションコードのどの対が命
令１および２の場合に対する並列実行のためにコンパテ
ィブルであるかを選択する。このようにして、論理３１
は、どのタイプの命令が並列実行に対してコンパティブ
ルであるかを定め、論理３０で使用したものと同じの規
則を実現する論理回路を備えている。命令１および２に
対するオペレーションコードがコンパティブルのときは
、論理３１は２進１レベル信号を発生する。さもなけれ
ば、それは２進０レベル出力を発生する。
【００４５】複合解析器２２は更に、命令０および１の
Ｒ１およびＲ２フィールドにより指示される汎用レジス
タの使用時に生じる対立（ｃｏｎｆｌｉｃｔ）を検出す
る第１レジスタ依存性論理３２を備える。これらの汎用
レジスタを以下で詳細に説明する。特に、依存性論理３
２は、第２命令（命令１）が先行命令（命令０）の実行
により得られる結果を使用することを必要とするデータ
依存性状態の発生を検出するように構成される。この場
合、第２命令は依存性解消ハードウェアにより実行され
、従って第１命令と並列に実行され得るか、第２命令の
実行は先行命令の実行完了を待たなければならず、従っ
て先行命令と並列に実行され得ないかのいずれかである
。（この種の幾つかのデータ依存性を解消する方法は、
以下で説明する。）命令０および１の並列実行を防止す
るレジスタ依存性が存在しないときは、論理３２の出力
ラインは２進１の値が与えられる。依存性があるときは
、それは２進０の値が与えられる。
Ｒ１およびＲ２フィールドにより指示される汎用レジス
タの使用時に生じる対立（ｃｏｎｆｌｉｃｔ）を検出す
る第１レジスタ依存性論理３２を備える。これらの汎用
レジスタを以下で詳細に説明する。特に、依存性論理３
２は、第２命令（命令１）が先行命令（命令０）の実行
により得られる結果を使用することを必要とするデータ
依存性状態の発生を検出するように構成される。この場
合、第２命令は依存性解消ハードウェアにより実行され
、従って第１命令と並列に実行され得るか、第２命令の
実行は先行命令の実行完了を待たなければならず、従っ
て先行命令と並列に実行され得ないかのいずれかである
。（この種の幾つかのデータ依存性を解消する方法は、
以下で説明する。）命令０および１の並列実行を防止す
るレジスタ依存性が存在しないときは、論理３２の出力
ラインは２進１の値が与えられる。依存性があるときは
、それは２進０の値が与えられる。
【００４６】複合解析器２２は更に、命令１および２の
Ｒ１およびＲ２フィールドにより指示される汎用レジス
タの使用時の対立を検出する第２レジスタ依存性論理３
３を備える。この論理３３は既に示した論理３２と同じ
構成のものであり、レジスタ依存性が存在しないかこの
レジスタ依存性がデータ依存性解消ハードウェアにより
実行可能なときは２進１レベル出力を、そもなければ２
進０レベル出力を発生する。
Ｒ１およびＲ２フィールドにより指示される汎用レジス
タの使用時の対立を検出する第２レジスタ依存性論理３
３を備える。この論理３３は既に示した論理３２と同じ
構成のものであり、レジスタ依存性が存在しないかこの
レジスタ依存性がデータ依存性解消ハードウェアにより
実行可能なときは２進１レベル出力を、そもなければ２
進０レベル出力を発生する。
【００４７】命令コンパティビリティ論理３０およびレ
ジスタ依存性論理３２からの出力ラインは、ＡＮＤ回路
３４の２つの入力に接続される。ＡＮＤ回路３４の出力
ラインは、問題の２つのオペレーションコードがコンパ
ティブルであり、レジスタ依存性が存在しないときは２
進１値を有する。ＡＮＤ回路３４の出力ライン上のこの
２進１値は、問題の２つの命令がコンパティブル、即ち
並列に実行可能であることを示す。一方、ＡＮＤ回路３
４の出力ラインが０の２進値を持つときは、２つの命令
は複合可能ではない。このようにして、ＡＮＤ回路３４
の出力ライン上には、命令０および１が並列に処理され
得るか否かを示す第１複合可能性信号Ｍ０１が発生され
る。
ジスタ依存性論理３２からの出力ラインは、ＡＮＤ回路
３４の２つの入力に接続される。ＡＮＤ回路３４の出力
ラインは、問題の２つのオペレーションコードがコンパ
ティブルであり、レジスタ依存性が存在しないときは２
進１値を有する。ＡＮＤ回路３４の出力ライン上のこの
２進１値は、問題の２つの命令がコンパティブル、即ち
並列に実行可能であることを示す。一方、ＡＮＤ回路３
４の出力ラインが０の２進値を持つときは、２つの命令
は複合可能ではない。このようにして、ＡＮＤ回路３４
の出力ライン上には、命令０および１が並列に処理され
得るか否かを示す第１複合可能性信号Ｍ０１が発生され
る。
【００４８】第２コンパティビリティ論理３１および第
２依存性論理３３からの出力ラインは、ＡＮＤ回路３５
の２つの入力に接続される。ＡＮＤ回路３５はその出力
ライン上に第２複合可能性信号Ｍ１２を発生し、この信
号は、問題の２つのオペレーションコード（命令１およ
び２に対応するオペレーションコード）がコンパティブ
ルであり、また命令１および２に対するレジスタ依存性
が存在しないかまたはデータ依存性解消ハードウェアに
より実行できるレジスタ依存性が存在しないときは、２
進１の値を有するものである。さもなければ、ＡＮＤ回
路３５の出力ラインは２進０の値を有する。ＡＮＤ回路
３５からの出力ラインはタグ発生器２６の第２入力に連
なっている。
２依存性論理３３からの出力ラインは、ＡＮＤ回路３５
の２つの入力に接続される。ＡＮＤ回路３５はその出力
ライン上に第２複合可能性信号Ｍ１２を発生し、この信
号は、問題の２つのオペレーションコード（命令１およ
び２に対応するオペレーションコード）がコンパティブ
ルであり、また命令１および２に対するレジスタ依存性
が存在しないかまたはデータ依存性解消ハードウェアに
より実行できるレジスタ依存性が存在しないときは、２
進１の値を有するものである。さもなければ、ＡＮＤ回
路３５の出力ラインは２進０の値を有する。ＡＮＤ回路
３５からの出力ラインはタグ発生器２６の第２入力に連
なっている。
【００４９】図６に示したその他の複合解析器２３〜２
５は、第１複合解析器に対して図７に示したものと同じ
内部構成をなしている。
５は、第１複合解析器に対して図７に示したものと同じ
内部構成をなしている。
【００５０】ここで、図８を参照すると、複合解析器２
２および初めの３つのタグ、ＴＡＧ０，ＴＡＧ１，およ
びＴＡＧ２を生成するために使用されるタグ発生器２６
の要部を実現するために使用できる論理回路の一例を示
す図である。図５（Ａ）および図５（Ｂ）の例に対して
、カテゴリＡおよびカテゴリＢとして指示される命令の
２つのカテゴリが存在すると仮定される。これらの命令
のカテゴリを複合化する規則は次のように仮定される。 （１）Ａは常にＡと複合化することができる。 （２）ＡはＢと決して複合化することはできない。 （３）ＢはＢと決して複合化することはできない。 （４）Ｂは常にＢと複合化することができる。 （５）規則（４）は規則（１）に優先する。 これらの規則は命令の発生順序に敏感である。更に、こ
れらの規則は、これらが観察されたとき、何らかのイン
タロックが存在する場合に、このようなインタロックは
データ依存性解消ハードウェアにより常に実行可能であ
ることをこれらの規則が暗黙に示すためにレジスタ依存
性に対する問題は存在しないように、与えられるものと
する。換言すれば、図８の例に対して、図７のレジスタ
依存性論理３２および３３は必要ではないと仮定される
。このような場合、ＡＮＤ回路３４および３５も必要と
されず、論理３０の出力はＭ０１信号になり、論理３１
の出力はＭ１２信号になる。
２および初めの３つのタグ、ＴＡＧ０，ＴＡＧ１，およ
びＴＡＧ２を生成するために使用されるタグ発生器２６
の要部を実現するために使用できる論理回路の一例を示
す図である。図５（Ａ）および図５（Ｂ）の例に対して
、カテゴリＡおよびカテゴリＢとして指示される命令の
２つのカテゴリが存在すると仮定される。これらの命令
のカテゴリを複合化する規則は次のように仮定される。 （１）Ａは常にＡと複合化することができる。 （２）ＡはＢと決して複合化することはできない。 （３）ＢはＢと決して複合化することはできない。 （４）Ｂは常にＢと複合化することができる。 （５）規則（４）は規則（１）に優先する。 これらの規則は命令の発生順序に敏感である。更に、こ
れらの規則は、これらが観察されたとき、何らかのイン
タロックが存在する場合に、このようなインタロックは
データ依存性解消ハードウェアにより常に実行可能であ
ることをこれらの規則が暗黙に示すためにレジスタ依存
性に対する問題は存在しないように、与えられるものと
する。換言すれば、図８の例に対して、図７のレジスタ
依存性論理３２および３３は必要ではないと仮定される
。このような場合、ＡＮＤ回路３４および３５も必要と
されず、論理３０の出力はＭ０１信号になり、論理３１
の出力はＭ１２信号になる。
【００５１】これらの仮定に対して、図８は、命令コン
パティビリティ論理３０および図７の命令コンパティビ
リティ論理３１に対して使用される内部論理回路を示す
図である。図８を参照すると、命令コンパティビリティ
論理３０は、デコーダ４０，４１，ＡＮＤ回路４２，４
３，およびＯＲ回路４４を備えている。第２命令コンパ
ティビリティ論理３１は、デコーダ４１，４５，ＡＮＤ
回路４６，４７，およびＯＲ回路４８を備えている。中
間のデコーダ４１は、両論理３０，３１により共有され
る。
パティビリティ論理３０および図７の命令コンパティビ
リティ論理３１に対して使用される内部論理回路を示す
図である。図８を参照すると、命令コンパティビリティ
論理３０は、デコーダ４０，４１，ＡＮＤ回路４２，４
３，およびＯＲ回路４４を備えている。第２命令コンパ
ティビリティ論理３１は、デコーダ４１，４５，ＡＮＤ
回路４６，４７，およびＯＲ回路４８を備えている。中
間のデコーダ４１は、両論理３０，３１により共有され
る。
【００５２】第１論理３０は、命令０および１のオペレ
ーションコードＯＰ０およびＯＰ１を検討して、並列実
行に対するそれらのコンパティビリティを決定する。こ
れは上記の規則（１）〜（４）に従ってなされる。デコ
ーダ４０は、第１命令のオペレーションコードを検討し
、カテゴリＡのオペレーションコードのときはデコーダ
４０のＡ出力ラインは１レベルに設定される。ＯＰ０が
カテゴリＢのオペレーションコードのときは、デコーダ
４０のＢ出力ラインは１レベルに設定される。ＯＰ０が
カテゴリＡまたはカテゴリＢのいずれにも属さないとき
は、デコーダ４０の両出力は２進０レベルにある。第２
デコーダ４１は、第２オペレーションコードＯＰ１に対
して同様の復号処理を行う。
ーションコードＯＰ０およびＯＰ１を検討して、並列実
行に対するそれらのコンパティビリティを決定する。こ
れは上記の規則（１）〜（４）に従ってなされる。デコ
ーダ４０は、第１命令のオペレーションコードを検討し
、カテゴリＡのオペレーションコードのときはデコーダ
４０のＡ出力ラインは１レベルに設定される。ＯＰ０が
カテゴリＢのオペレーションコードのときは、デコーダ
４０のＢ出力ラインは１レベルに設定される。ＯＰ０が
カテゴリＡまたはカテゴリＢのいずれにも属さないとき
は、デコーダ４０の両出力は２進０レベルにある。第２
デコーダ４１は、第２オペレーションコードＯＰ１に対
して同様の復号処理を行う。
【００５３】ＡＮＤ回路４２は上記規則（１）を実現す
るＯＰ０がカテゴリＡのオペレーションコードであり、
ＯＰ１もカテゴリＡのオペレーションコードであるとき
は、ＡＮＤ回路４２は１レベル出力を発生する。さもな
ければ、ＡＮＤ回路４２の出力は２進０レベルである。 ＡＮＤ回路４３は上記規則（４）を実現する。第１オペ
レーションコードがカテゴリＢのオペレーションコード
であり、第２オペレーションコードがカテゴリＡのオペ
レーションコードのときは、ＡＮＤ回路４３は１レベル
出力を発生する。さもなければ、それは０レベル出力を
発生する。ＡＮＤ回路４２またはＡＮＤ回路４３のいず
れかが１レベル出力を発生すると、これはＯＲ回路４４
の出力を１レベルに駆動し、その場合複合可能性信号Ｍ
０１は１の値を有することになる。この１の値は、第１
および第２命令（命令０および１）が並列実行に対して
コンパティブルであることを示すものである。
るＯＰ０がカテゴリＡのオペレーションコードであり、
ＯＰ１もカテゴリＡのオペレーションコードであるとき
は、ＡＮＤ回路４２は１レベル出力を発生する。さもな
ければ、ＡＮＤ回路４２の出力は２進０レベルである。 ＡＮＤ回路４３は上記規則（４）を実現する。第１オペ
レーションコードがカテゴリＢのオペレーションコード
であり、第２オペレーションコードがカテゴリＡのオペ
レーションコードのときは、ＡＮＤ回路４３は１レベル
出力を発生する。さもなければ、それは０レベル出力を
発生する。ＡＮＤ回路４２またはＡＮＤ回路４３のいず
れかが１レベル出力を発生すると、これはＯＲ回路４４
の出力を１レベルに駆動し、その場合複合可能性信号Ｍ
０１は１の値を有することになる。この１の値は、第１
および第２命令（命令０および１）が並列実行に対して
コンパティブルであることを示すものである。
【００５４】デコーダ４０および４１によりオペレーシ
ョンコードカテゴリの他の何らかの組合せが検出される
と、ＡＮＤ回路４２および４３の出力は０レベルのまま
であり、また複合可能性信号Ｍ０１は０の非複合可能性
表示値を有することになる。このようにして、上記規則
（２）および（３）により示される組合せの発生はＡＮ
Ｄ回路４２，４３を満足せず、Ｍ０１は０レベルのまま
になる。カテゴリＡおよびＢの他にオペレーションコー
ドの他のカテゴリが存在すると、命令ストリーム中での
それらの発生はデコーダ４０および４２の出力を活性化
しない。従って、それらは同様に０値のＭ０１複合可能
性信号をもたらす。
ョンコードカテゴリの他の何らかの組合せが検出される
と、ＡＮＤ回路４２および４３の出力は０レベルのまま
であり、また複合可能性信号Ｍ０１は０の非複合可能性
表示値を有することになる。このようにして、上記規則
（２）および（３）により示される組合せの発生はＡＮ
Ｄ回路４２，４３を満足せず、Ｍ０１は０レベルのまま
になる。カテゴリＡおよびＢの他にオペレーションコー
ドの他のカテゴリが存在すると、命令ストリーム中での
それらの発生はデコーダ４０および４２の出力を活性化
しない。従って、それらは同様に０値のＭ０１複合可能
性信号をもたらす。
【００５５】第２命令コンパティビリティ論理３１は、
第２および第３命令（命令１および２）に対して同様の
オペレーションコード解析を行う。第２オペレーション
コードＯＰ１がカテゴリＡのオペレーションコードであ
り、第３オペレーションコードＯＰ２がカテゴリＡのオ
ペレーションコードのときは、規則（１）によりＡＮＤ
回路４６は１レベルの出力を発生し、また第２複合可能
性信号Ｍ１２が複合可能性表示２進１レベルに駆動され
る。一方、ＯＰ１がカテゴリＢのオペレーションコード
であり、ＯＰ２がカテゴリＡのオペレーションコードの
ときは、規則（４）によりＡＮＤ回路４７が活性化され
て第２複合可能性信号Ｍ１２に対して２進１レベルを発
生する。規則（１）および（４）で定められたもの以外
の任意のオペレーションコードの組合せに対して、Ｍ１
２信号は０の値を有する。
第２および第３命令（命令１および２）に対して同様の
オペレーションコード解析を行う。第２オペレーション
コードＯＰ１がカテゴリＡのオペレーションコードであ
り、第３オペレーションコードＯＰ２がカテゴリＡのオ
ペレーションコードのときは、規則（１）によりＡＮＤ
回路４６は１レベルの出力を発生し、また第２複合可能
性信号Ｍ１２が複合可能性表示２進１レベルに駆動され
る。一方、ＯＰ１がカテゴリＢのオペレーションコード
であり、ＯＰ２がカテゴリＡのオペレーションコードの
ときは、規則（４）によりＡＮＤ回路４７が活性化され
て第２複合可能性信号Ｍ１２に対して２進１レベルを発
生する。規則（１）および（４）で定められたもの以外
の任意のオペレーションコードの組合せに対して、Ｍ１
２信号は０の値を有する。
【００５６】Ｍ０１およびＭ１２複合可能性信号は、タ
グ発生器２６に供給される。図８は、タグ発生器２６で
用いられてＭ０１およびＭ１２複合可能性信号に応答し
てＴＡＧ０，１，および２に対して所望のタグビット値
を発生することができる論理回路を示している。タグビ
ット値１は、関連する命令が並列実行に対して“第１”
命令であることを示している。タグビット値０は、関係
する命令が並列実行に対して“第２”命令であることを
示している。対をなす唯一の命令は、０のタグビット値
を有する。１のタグビット値を持つ他の命令を伴う１の
タグビット値を持つ命令は、それ自身により単独で、次
の命令と並列ではなく実行される。
グ発生器２６に供給される。図８は、タグ発生器２６で
用いられてＭ０１およびＭ１２複合可能性信号に応答し
てＴＡＧ０，１，および２に対して所望のタグビット値
を発生することができる論理回路を示している。タグビ
ット値１は、関連する命令が並列実行に対して“第１”
命令であることを示している。タグビット値０は、関係
する命令が並列実行に対して“第２”命令であることを
示している。対をなす唯一の命令は、０のタグビット値
を有する。１のタグビット値を持つ他の命令を伴う１の
タグビット値を持つ命令は、それ自身により単独で、次
の命令と並列ではなく実行される。
【００５７】図９の第１行の場合、３つの全てのタグビ
ットは１の値を有する。これは、命令０および１の各々
が単独で非並列的に実行されることを意味する。図９の
第２行の場合、ＴＡＧ０は要求された１の値を持ち、Ｔ
ＡＧ１は要求された０の値を持つことから、命令０およ
び１は並列に実行される。図９の第３行の場合、命令０
は単独で実行されるが、命令１および２は互いに並列に
実行される。第４行に対しては、命令０および１は互い
に並列に実行される。
ットは１の値を有する。これは、命令０および１の各々
が単独で非並列的に実行されることを意味する。図９の
第２行の場合、ＴＡＧ０は要求された１の値を持ち、Ｔ
ＡＧ１は要求された０の値を持つことから、命令０およ
び１は並列に実行される。図９の第３行の場合、命令０
は単独で実行されるが、命令１および２は互いに並列に
実行される。第４行に対しては、命令０および１は互い
に並列に実行される。
【００５８】ＴＡＧ２が１の２進値を持つ場合、その関
係する命令２のステータスはＴＡＧ３に対する２進値に
依存する。ＴＡＧ３が０の２進値を持つときは、命令２
および３が並列に実行される。一方、ＴＡＧ３が１の２
進値を持つときは、命令２が単独で非並列的に実行され
る。タグ発生器２６に対して実現される論理は、０の２
進値を持つ２つの連続するタグビットの発生を許容しな
いことがわかる。
係する命令２のステータスはＴＡＧ３に対する２進値に
依存する。ＴＡＧ３が０の２進値を持つときは、命令２
および３が並列に実行される。一方、ＴＡＧ３が１の２
進値を持つときは、命令２が単独で非並列的に実行され
る。タグ発生器２６に対して実現される論理は、０の２
進値を持つ２つの連続するタグビットの発生を許容しな
いことがわかる。
【００５９】図９の検討から、図８に示したタグ発生器
２６の要部により実現される必要のある論理が明らかに
なる。図９に示されるように、ＴＡＧ０は常に１の２進
値を有する。これは、１の一定２進値をＴＡＧ０出力ラ
インを構成するタグ発生器出力ライン５０に与えること
により実現される。図９の検討から、ＴＡＧ１に対する
ビット値は常にＭ０１複合可能性信号のビット値の逆で
あることが明らかになる。この結果は、ＴＡＧ１に対す
る出力ライン５１を、入力がＭ０１信号ラインに接続さ
れるＮＯＴ回路５２の出力に接続することにより実現さ
れる。
２６の要部により実現される必要のある論理が明らかに
なる。図９に示されるように、ＴＡＧ０は常に１の２進
値を有する。これは、１の一定２進値をＴＡＧ０出力ラ
インを構成するタグ発生器出力ライン５０に与えること
により実現される。図９の検討から、ＴＡＧ１に対する
ビット値は常にＭ０１複合可能性信号のビット値の逆で
あることが明らかになる。この結果は、ＴＡＧ１に対す
る出力ライン５１を、入力がＭ０１信号ラインに接続さ
れるＮＯＴ回路５２の出力に接続することにより実現さ
れる。
【００６０】ＴＡＧ２の出力ライン５３上の２進レベル
は、ＯＲ回路５４およびＮＯＴ回路５３により決定され
る。ＯＲ回路５４の１入力は、Ｍ０１ラインに接続され
る。Ｍ０１が１の値を持つときは、ＴＡＧ２は値１を持
つ。これは、図９の第２および第４行のＴＡＧ２値に注
目したものである。ＯＲ回路５４の他の入力は、ＮＯＴ
回路４４によりＭ１２信号ラインに接続される。Ｍ１２
が０の２進値を持つときは、この値はＮＯＴ５５により
反転されてＯＲ５４の第２入力に２進１の値を供給する
。これにより、ＴＡＧ２の出力ライン５３は２進１の値
を持つようになる。これは、図９の行１に対するＴＡＧ
２値を考慮したものである。行３の場合に対しては、Ｔ
ＡＧ２は０の値を持たなくてはならない。これは、この
場合、Ｍ０１が０の値を持ち、Ｍ１２がＮＯＴ回路５５
により反転されてＯＲ回路５４の第２入力において０を
発生する１の値を有することから発生する。
は、ＯＲ回路５４およびＮＯＴ回路５３により決定され
る。ＯＲ回路５４の１入力は、Ｍ０１ラインに接続され
る。Ｍ０１が１の値を持つときは、ＴＡＧ２は値１を持
つ。これは、図９の第２および第４行のＴＡＧ２値に注
目したものである。ＯＲ回路５４の他の入力は、ＮＯＴ
回路４４によりＭ１２信号ラインに接続される。Ｍ１２
が０の２進値を持つときは、この値はＮＯＴ５５により
反転されてＯＲ５４の第２入力に２進１の値を供給する
。これにより、ＴＡＧ２の出力ライン５３は２進１の値
を持つようになる。これは、図９の行１に対するＴＡＧ
２値を考慮したものである。行３の場合に対しては、Ｔ
ＡＧ２は０の値を持たなくてはならない。これは、この
場合、Ｍ０１が０の値を持ち、Ｍ１２がＮＯＴ回路５５
により反転されてＯＲ回路５４の第２入力において０を
発生する１の値を有することから発生する。
【００６１】図９の論理においては、Ｍ０１およびＭ１
２の各々が１の２進値を持つ行４の場合に対する優先規
則が暗黙に仮定される。この行４の場合は、ＢＡＡの命
令カテゴリシーケンスにより発生可能である。これは、
図９に示したように１０１のタグシーケンスにより、ま
たは１１０のタグシーケンスにより実現することができ
る。本実施例においては、規則５が次に続き、図９に示
した１０１シーケンスが選択される。換言すれば、ＢＡ
対化がＡＡ対化に対して優先されることになる。
２の各々が１の２進値を持つ行４の場合に対する優先規
則が暗黙に仮定される。この行４の場合は、ＢＡＡの命
令カテゴリシーケンスにより発生可能である。これは、
図９に示したように１０１のタグシーケンスにより、ま
たは１１０のタグシーケンスにより実現することができ
る。本実施例においては、規則５が次に続き、図９に示
した１０１シーケンスが選択される。換言すれば、ＢＡ
対化がＡＡ対化に対して優先されることになる。
【００６２】Ｍ０１およびＭ１２に対する１，１パター
ンも、ＡＡＡのオペレーションコードシーケンスにより
生成可能である。この場合、図９の１０１タグシーケン
スが再び選択される。これは、１０１タグシーケンスが
ＴＡＧ２に対して１の値を与え、従って潜在的に命令２
が、これが命令３とコンパティブルのときは命令３と複
合されることを可能にすることから、より良好である。
ンも、ＡＡＡのオペレーションコードシーケンスにより
生成可能である。この場合、図９の１０１タグシーケン
スが再び選択される。これは、１０１タグシーケンスが
ＴＡＧ２に対して１の値を与え、従って潜在的に命令２
が、これが命令３とコンパティブルのときは命令３と複
合されることを可能にすることから、より良好である。
【００６３】図１４の実施例の説明
図１０を参照すると、本発明の複合タグを用いてマシン
レベルコンピュータ命令の並列処理を与えるためにコン
ピュータシステムが如何に構成できるかの方法を詳細に
示す例が与えられている。図１０で使用される命令複合
化ユニット２０は、図６に示したタイプであると仮定さ
れ、従ってそれは、各々の命令に１ビットタグフィール
ドを付加する。これらのタグフィールドは、命令のどの
対が並列に処理され得るかを識別するために使用される
。これらのタグ付き命令を含むページは主メモリ１０に
供給され、それに記憶される。タグ付き命令が必要とさ
れるときは、それらは読み出され、またはキャッシュ１
２に転送される。取出し送出制御ユニット６０は、必要
に応じてキャッシュ１２からタグ付き命令を取り出し、
複数の機能命令処理ユニット６１，６２，６３および６
４の適切な１つまたはそれ以上によるそれらの処理に対
して配列する。取出し送出ユニット６０は、取り出され
た命令のタグフィールドおよびオペレーションコードフ
ィールドを検討する。タグフィールドが、２つの連続す
る命令が並列に処理されることを示すときは、取出し送
出ユニット６０は、それらをそれらのオペレーションコ
ードにより決定されるように機能ユニット６１〜６４の
適切なものに割り当て、またそれらは選択された機能ユ
ニットにより並列に処理される。タグフィールドが、特
定の命令が単独で非並列的に処理されるべきことを示す
ときは、取出し送出ユニッ６０は、それを、そのオペレ
ーションコードにより決定されるように、またそれがそ
れ自身により処理または実行されるように、特定の機能
ユニットにそれを割り当てる。
レベルコンピュータ命令の並列処理を与えるためにコン
ピュータシステムが如何に構成できるかの方法を詳細に
示す例が与えられている。図１０で使用される命令複合
化ユニット２０は、図６に示したタイプであると仮定さ
れ、従ってそれは、各々の命令に１ビットタグフィール
ドを付加する。これらのタグフィールドは、命令のどの
対が並列に処理され得るかを識別するために使用される
。これらのタグ付き命令を含むページは主メモリ１０に
供給され、それに記憶される。タグ付き命令が必要とさ
れるときは、それらは読み出され、またはキャッシュ１
２に転送される。取出し送出制御ユニット６０は、必要
に応じてキャッシュ１２からタグ付き命令を取り出し、
複数の機能命令処理ユニット６１，６２，６３および６
４の適切な１つまたはそれ以上によるそれらの処理に対
して配列する。取出し送出ユニット６０は、取り出され
た命令のタグフィールドおよびオペレーションコードフ
ィールドを検討する。タグフィールドが、２つの連続す
る命令が並列に処理されることを示すときは、取出し送
出ユニット６０は、それらをそれらのオペレーションコ
ードにより決定されるように機能ユニット６１〜６４の
適切なものに割り当て、またそれらは選択された機能ユ
ニットにより並列に処理される。タグフィールドが、特
定の命令が単独で非並列的に処理されるべきことを示す
ときは、取出し送出ユニッ６０は、それを、そのオペレ
ーションコードにより決定されるように、またそれがそ
れ自身により処理または実行されるように、特定の機能
ユニットにそれを割り当てる。
【００６４】第１機能ユニット６１は、分岐形命令を処
理する分岐命令処理ユニットである。第２機能ユニット
６２は、オペランドを記憶装置に、またはそれから転送
する命令に対して記憶アドレスを計算するために使用さ
れる３入力アドレス発生算術論理ユニット（ＡＬＵ）で
ある。第３機能ユニット６３は、数学的・論理的演算を
実施するために使用される汎用算術論理ユニット（ＡＬ
Ｕ）である。本実施例における第４機能ユニット６４は
、上記引用の米国特許出願第５０５，９１０号明細書に
示された種類のデータ依存性解消ＡＬＵである。この依
存性解消ＡＬＵ６４は、単一マシンサイクルで２つの算
術論理演算を行うことができる３入力ＡＬＵである。
理する分岐命令処理ユニットである。第２機能ユニット
６２は、オペランドを記憶装置に、またはそれから転送
する命令に対して記憶アドレスを計算するために使用さ
れる３入力アドレス発生算術論理ユニット（ＡＬＵ）で
ある。第３機能ユニット６３は、数学的・論理的演算を
実施するために使用される汎用算術論理ユニット（ＡＬ
Ｕ）である。本実施例における第４機能ユニット６４は
、上記引用の米国特許出願第５０５，９１０号明細書に
示された種類のデータ依存性解消ＡＬＵである。この依
存性解消ＡＬＵ６４は、単一マシンサイクルで２つの算
術論理演算を行うことができる３入力ＡＬＵである。
【００６５】図１０のコンピュータシステムの実施例は
更に、マシンレベル命令の幾つかを実行する際に使用す
る１組の汎用レジスタ６５を備えている。通常は、これ
らの汎用レジスタ６５は、データオペランドおよびアド
レスオペランドを一時記憶するために使用され、または
カウンタとして、または他のデータ処理のために使用さ
れる。通常のコンピュータシステムでは、１６個のこの
ような汎用レジスタが設けられる。本実施例においては
、汎用レジスタ６５は、２つ以上のレジスタが同時にア
クセスできるマルチポート形のものとされる。
更に、マシンレベル命令の幾つかを実行する際に使用す
る１組の汎用レジスタ６５を備えている。通常は、これ
らの汎用レジスタ６５は、データオペランドおよびアド
レスオペランドを一時記憶するために使用され、または
カウンタとして、または他のデータ処理のために使用さ
れる。通常のコンピュータシステムでは、１６個のこの
ような汎用レジスタが設けられる。本実施例においては
、汎用レジスタ６５は、２つ以上のレジスタが同時にア
クセスできるマルチポート形のものとされる。
【００６６】図１０のコンピュータシステムは更に、上
位記憶ユニット１０から得られるデータオペランドを記
憶する高速データキャッシュ記憶機構６６を備えている
。キャッシュ記憶機構６６中のデータはまた主メモリ１
０に送出される。データキャッシュ６６は既知のもので
あり、また主メモリ１０に対するその動作は既知の方法
で行われる。
位記憶ユニット１０から得られるデータオペランドを記
憶する高速データキャッシュ記憶機構６６を備えている
。キャッシュ記憶機構６６中のデータはまた主メモリ１
０に送出される。データキャッシュ６６は既知のもので
あり、また主メモリ１０に対するその動作は既知の方法
で行われる。
【００６７】図１１は、図１０のコンピュータシステム
により処理される複合またはタグ付命令シーケンスの例
を示す図である。図１１の例は、次のシーケンスの次の
命令、即ちＬｏａｄ，Ａｄｄ，Ｃｏｍｐａｒｅ，Ｂｒａ
ｎｃｈ ｏｎ Ｃｏｎｄｉｔｉｏｎ ａｎｄ
Ｓｔｏｒｅで構成される。これらは、それぞれ命令Ｉ１
〜Ｉ５として識別される。これらの命令に対するタグビ
ットは、それぞれ１，１，０，１および０である。図１
０に示したマシンの構成ため、Ｌｏａｄ命令はそれ自身
により単独で処理される。ＡｄｄおよびＣｏｍｐａｒｅ
命令は複合命令として扱われ、互いに並列に処理される
。Ｂｒａｎｃｈ ａｎｄ ｓｔｏｒｅ命令も複合命
令として扱われ、互いに並列に処理される。
により処理される複合またはタグ付命令シーケンスの例
を示す図である。図１１の例は、次のシーケンスの次の
命令、即ちＬｏａｄ，Ａｄｄ，Ｃｏｍｐａｒｅ，Ｂｒａ
ｎｃｈ ｏｎ Ｃｏｎｄｉｔｉｏｎ ａｎｄ
Ｓｔｏｒｅで構成される。これらは、それぞれ命令Ｉ１
〜Ｉ５として識別される。これらの命令に対するタグビ
ットは、それぞれ１，１，０，１および０である。図１
０に示したマシンの構成ため、Ｌｏａｄ命令はそれ自身
により単独で処理される。ＡｄｄおよびＣｏｍｐａｒｅ
命令は複合命令として扱われ、互いに並列に処理される
。Ｂｒａｎｃｈ ａｎｄ ｓｔｏｒｅ命令も複合命
令として扱われ、互いに並列に処理される。
【００６８】図１２の表は更に、図１１の命令の各々に
対する情報を与える。図１２のＲ／Ｍ列は、第１オペラ
ンドを含む汎用レジスタ６５の特定のものを識別するた
めに通常使用される各々の命令の第１フィールドの内容
を示している。Ｒ／Ｍフィールドが条件コードマスクを
含むＢｒａｎｃｈ ｏｎ ｃｏｎｄｉｔｉｏｎ命令
の場合は、例外である。図１２のＲ／Ｘ列は、汎用レジ
スタ６５の第２のものを識別するために通常使用される
各々の命令の第２フィールドの内容を示している。この
ようなレジスタは第２オペランドを収容してもよく、ま
たはアドレスインデックス値（Ｘ）を収容してもよい。 図１２のＢ列は、基本アドレス値を収容する汎用レジス
タ６５の特定のものを識別する各々の第３の可能なフィ
ールドの内容を示している。Ｂ列の０は、Ｂフィールド
の欠如またはＢフィールドの対応するアドレス要素の欠
如を示している。図１２のＤフィールドは、アドレス発
生のために使用されるとき、アドレス変位値を含む各々
の命令の他のフィールドの内容を示している。Ｄ列の０
はまた、問題の特定の命令の対応するフィールドの欠如
あるいは０のアドレス変位値を示している。
対する情報を与える。図１２のＲ／Ｍ列は、第１オペラ
ンドを含む汎用レジスタ６５の特定のものを識別するた
めに通常使用される各々の命令の第１フィールドの内容
を示している。Ｒ／Ｍフィールドが条件コードマスクを
含むＢｒａｎｃｈ ｏｎ ｃｏｎｄｉｔｉｏｎ命令
の場合は、例外である。図１２のＲ／Ｘ列は、汎用レジ
スタ６５の第２のものを識別するために通常使用される
各々の命令の第２フィールドの内容を示している。この
ようなレジスタは第２オペランドを収容してもよく、ま
たはアドレスインデックス値（Ｘ）を収容してもよい。 図１２のＢ列は、基本アドレス値を収容する汎用レジス
タ６５の特定のものを識別する各々の第３の可能なフィ
ールドの内容を示している。Ｂ列の０は、Ｂフィールド
の欠如またはＢフィールドの対応するアドレス要素の欠
如を示している。図１２のＤフィールドは、アドレス発
生のために使用されるとき、アドレス変位値を含む各々
の命令の他のフィールドの内容を示している。Ｄ列の０
はまた、問題の特定の命令の対応するフィールドの欠如
あるいは０のアドレス変位値を示している。
【００６９】ここで、図１１のＬｏａｄ命令の処理につ
いて考えると、取出し送出制御ユニット６０は、このＬ
ｏａｄ命令に対するタグビットおよび次のＡｄｄ命令か
ら、Ｌｏａｄ命令がそれ自身により単独で処理されるべ
きであることを判定する。このＬｏａｄ命令により行わ
れる作用は、記憶装置、この場合はデータキャッシュ６
６からオペランドを取り出し、さらにこのようなオペラ
ンドをＲ２汎用レジスタに記憶させることにある。この
オペランドが取り出される記憶装置のアドレスは、レジ
スタＸがインデックス値，レジスタＢの基本値，および
変位値Ｄを加算することにより決定される。取出し送出
制御ユニット６０は、このアドレス発生動作をアドレス
発生ＡＬＵ６２に割り当てる。この場合は、ＡＬＵ６２
は、レジスタＸのアドレスインデックス値（本例では０
の値）、汎用レジスタＲ７に収容された基本アドレス値
、および命令自身に含まれる変位アドレス値（本例にお
いては０の値）を共に加算する。ＡＬＵ６２の出力に現
れる記憶アドレスの得られた計算値は、データキャッシ
ュ６６のアドレス入力に供給されて所望のオペランドに
アクセスする。このアクセスされたオペランドはレジス
タセット６５のＲ２汎用レジスタにロードされる。
いて考えると、取出し送出制御ユニット６０は、このＬ
ｏａｄ命令に対するタグビットおよび次のＡｄｄ命令か
ら、Ｌｏａｄ命令がそれ自身により単独で処理されるべ
きであることを判定する。このＬｏａｄ命令により行わ
れる作用は、記憶装置、この場合はデータキャッシュ６
６からオペランドを取り出し、さらにこのようなオペラ
ンドをＲ２汎用レジスタに記憶させることにある。この
オペランドが取り出される記憶装置のアドレスは、レジ
スタＸがインデックス値，レジスタＢの基本値，および
変位値Ｄを加算することにより決定される。取出し送出
制御ユニット６０は、このアドレス発生動作をアドレス
発生ＡＬＵ６２に割り当てる。この場合は、ＡＬＵ６２
は、レジスタＸのアドレスインデックス値（本例では０
の値）、汎用レジスタＲ７に収容された基本アドレス値
、および命令自身に含まれる変位アドレス値（本例にお
いては０の値）を共に加算する。ＡＬＵ６２の出力に現
れる記憶アドレスの得られた計算値は、データキャッシ
ュ６６のアドレス入力に供給されて所望のオペランドに
アクセスする。このアクセスされたオペランドはレジス
タセット６５のＲ２汎用レジスタにロードされる。
【００７０】ここで、Ａｄｄ ａｎｄ ｃｏｍｐａ
ｒｅ命令の処理について考えると、これらの命令は取出
し送出制御ユニット６０により取り出される。制御ユニ
ット６０は、これらの２つの命令に対する複合タグを検
討し、それらが並列実行可能であることを知る。図１２
に示したように、Ｃｏｍｐａｒｅ命令は、Ｒ３が比較可
能になる前にＡｄｄ命令を完了させなければならないの
で、Ａｄｄ命令に対して明瞭なデータ依存性を有する。 しかし、この依存性はデータ依存性解消ＡＬＵ６４によ
り処理することができる。従って、これらの２つの命令
は図１０の構成において並列に処理することができる。 特に、制御ユニット６０はＡｄｄ命令の処理をＡＬＵ６
３に割り当て、さらにＣｏｍｐａｒｅ命令の処理を依存
性解消ＡＬＵ６４に割り当てる。
ｒｅ命令の処理について考えると、これらの命令は取出
し送出制御ユニット６０により取り出される。制御ユニ
ット６０は、これらの２つの命令に対する複合タグを検
討し、それらが並列実行可能であることを知る。図１２
に示したように、Ｃｏｍｐａｒｅ命令は、Ｒ３が比較可
能になる前にＡｄｄ命令を完了させなければならないの
で、Ａｄｄ命令に対して明瞭なデータ依存性を有する。 しかし、この依存性はデータ依存性解消ＡＬＵ６４によ
り処理することができる。従って、これらの２つの命令
は図１０の構成において並列に処理することができる。 特に、制御ユニット６０はＡｄｄ命令の処理をＡＬＵ６
３に割り当て、さらにＣｏｍｐａｒｅ命令の処理を依存
性解消ＡＬＵ６４に割り当てる。
【００７１】ＡＬＵ６３は、Ｒ２汎用レジスタの内容を
Ｒ３汎用レジスタの内容に加算し、さらに加算結果をＲ
３汎用レジスタに再び記憶させる。同時に、依存性解消
ＡＬＵ６４は次の数学的演算、 Ｒ３＋Ｒ２−Ｒ４ を実施する。この演算の結果に対する条件コードは、分
岐ユニット６１に配置された条件コードレジスタに送ら
れる。データ依存性は、実際にはＡＬＵ６４がＲ３＋Ｒ
２の和を計算し、次にこの和をＲ４と比較して条件コー
ドを決定するので、解消される。このようにして、ＡＬ
Ｕ６４はＡｄｄ命令を行っているＡＬＵ６３からの結果
を待機する必要がないことになる。この特定の場合にお
いては、ＡＬＵ６４により計算され、ＡＬＵ６４の出力
に現れる数値結果は、汎用レジスタ６５に戻されない。 この場合、ＡＬＵ６４は条件コードを単に設定するだけ
である。
Ｒ３汎用レジスタの内容に加算し、さらに加算結果をＲ
３汎用レジスタに再び記憶させる。同時に、依存性解消
ＡＬＵ６４は次の数学的演算、 Ｒ３＋Ｒ２−Ｒ４ を実施する。この演算の結果に対する条件コードは、分
岐ユニット６１に配置された条件コードレジスタに送ら
れる。データ依存性は、実際にはＡＬＵ６４がＲ３＋Ｒ
２の和を計算し、次にこの和をＲ４と比較して条件コー
ドを決定するので、解消される。このようにして、ＡＬ
Ｕ６４はＡｄｄ命令を行っているＡＬＵ６３からの結果
を待機する必要がないことになる。この特定の場合にお
いては、ＡＬＵ６４により計算され、ＡＬＵ６４の出力
に現れる数値結果は、汎用レジスタ６５に戻されない。 この場合、ＡＬＵ６４は条件コードを単に設定するだけ
である。
【００７２】ここで、図１１に示したＢｒａｎｃｈ命令
およびＳｔｏｒｅ命令の処理について考えると、これら
の命令は取出し送出制御ユニット６０により複合命令キ
ャッシュ１２から取り出される。制御ユニット６０は、
これらの命令に対するタグビットから、それらが互いに
並列に処理可能であることを判定する。更に制御ユニッ
ト６０は、２つの命令のオペレーションコードから、Ｂ
ｒａｎｃｈ命令が分岐ユニット６１により処理されるべ
きであり、またＳｔｏｒｅ命令がアドレス発生ＡＬＵ６
２により処理されるべきであることを判定する。この判
定に従って、Ｂｒａｎｃｈ命令のマスクフィールドＭお
よび変位フィールドＤは、分岐ユニット６１に供給され
る。同様に、このＢｒａｎｃｈ命令に対するレジスタＸ
のアドレスインデックス値およびレジスタＢのアドレス
基本値が汎用レジスタ６５から得られ、分岐ユニット６
１に供給される。本例においては、Ｘ値は０であり、基
本値はＲ７汎用レジスタから得られる。変位値Ｄは２０
の１６進値を持ち、一方マスクフィールドＭは、８のマ
スク位置の値を有する。
およびＳｔｏｒｅ命令の処理について考えると、これら
の命令は取出し送出制御ユニット６０により複合命令キ
ャッシュ１２から取り出される。制御ユニット６０は、
これらの命令に対するタグビットから、それらが互いに
並列に処理可能であることを判定する。更に制御ユニッ
ト６０は、２つの命令のオペレーションコードから、Ｂ
ｒａｎｃｈ命令が分岐ユニット６１により処理されるべ
きであり、またＳｔｏｒｅ命令がアドレス発生ＡＬＵ６
２により処理されるべきであることを判定する。この判
定に従って、Ｂｒａｎｃｈ命令のマスクフィールドＭお
よび変位フィールドＤは、分岐ユニット６１に供給され
る。同様に、このＢｒａｎｃｈ命令に対するレジスタＸ
のアドレスインデックス値およびレジスタＢのアドレス
基本値が汎用レジスタ６５から得られ、分岐ユニット６
１に供給される。本例においては、Ｘ値は０であり、基
本値はＲ７汎用レジスタから得られる。変位値Ｄは２０
の１６進値を持ち、一方マスクフィールドＭは、８のマ
スク位置の値を有する。
【００７３】分岐ユニット６１は潜在的分岐アドレス（
０＋Ｒ７＋２０）の計算を開始し、同時に前回のＣｏｍ
ｐａｒｅ命令から得られた条件コードを条件コードマス
クＭと比較する。条件コード値がマスクコード値と同じ
のときは、必要な分岐条件が得られ、その際分岐ユニッ
ト６１により計算された分岐アドレスは制御ユニット６
０の命令カウンタにロードされる。この命令カウンタは
、複合命令キャッシュ１２からの命令の取り出しを制御
する。一方、条件が満足されないときは（即ち、前回の
命令により設定された条件コードは８の値を有さない。 ）、如何なる分岐も取られず、また制御ユニット６０の
命令カウンタには如何なるアドレスも供給されない。
０＋Ｒ７＋２０）の計算を開始し、同時に前回のＣｏｍ
ｐａｒｅ命令から得られた条件コードを条件コードマス
クＭと比較する。条件コード値がマスクコード値と同じ
のときは、必要な分岐条件が得られ、その際分岐ユニッ
ト６１により計算された分岐アドレスは制御ユニット６
０の命令カウンタにロードされる。この命令カウンタは
、複合命令キャッシュ１２からの命令の取り出しを制御
する。一方、条件が満足されないときは（即ち、前回の
命令により設定された条件コードは８の値を有さない。 ）、如何なる分岐も取られず、また制御ユニット６０の
命令カウンタには如何なるアドレスも供給されない。
【００７４】分岐ユニット６１は、Ｂｒａｎｃｈ命令に
対するその処理作用を実施してビジーであると同時に、
アドレス発生ＡＬＵ６２は、Ｓｔｏｒｅ命令に対するア
ドレス計算（０＋Ｒ７＋０）を行ってビジーである。Ａ
ＬＵ６２により計算されたアドレスは、データキャッシ
ュ６６に供給される。分岐ユニット６１により分岐が取
られないときは、Ｓｔｏｒｅ命令が動作してＲ３汎用レ
ジスタのオペランドを、データキャッシュ６６のＡＬＵ
６２により計算されたアドレスに記憶する。一方、分岐
条件が得られ、分岐が取られたときは、Ｒ３汎用レジス
タの内容はデータキャッシュ６６には記憶されない。
対するその処理作用を実施してビジーであると同時に、
アドレス発生ＡＬＵ６２は、Ｓｔｏｒｅ命令に対するア
ドレス計算（０＋Ｒ７＋０）を行ってビジーである。Ａ
ＬＵ６２により計算されたアドレスは、データキャッシ
ュ６６に供給される。分岐ユニット６１により分岐が取
られないときは、Ｓｔｏｒｅ命令が動作してＲ３汎用レ
ジスタのオペランドを、データキャッシュ６６のＡＬＵ
６２により計算されたアドレスに記憶する。一方、分岐
条件が得られ、分岐が取られたときは、Ｒ３汎用レジス
タの内容はデータキャッシュ６６には記憶されない。
【００７５】図１１の上記命令シーケンスは、例示のみ
を意図したものである。図１０のコンピュータシステム
の実施例は、他の各種の命令シーケンスを同様に処理す
ることができる。しかし、図１１の例は命令のどの対が
互いに並列に処理され得るかを判定する際の複合命令タ
グの効用を明らかに示すものである。
を意図したものである。図１０のコンピュータシステム
の実施例は、他の各種の命令シーケンスを同様に処理す
ることができる。しかし、図１１の例は命令のどの対が
互いに並列に処理され得るかを判定する際の複合命令タ
グの効用を明らかに示すものである。
【００７６】１のタグビット値を有する命令と０のタグ
ビット値を有する続く命令との各々の対化は、並列実行
のための複合命令を形成し、即ちこのような対における
命令は互いに並列に処理可能である。２つの続く命令に
対するタグビットがそれぞれ１の値を持つときは、これ
らの命令の第１のものはそれ自身により非並列的に実行
される。最悪な場合には、シーケンス中の命令の全ては
１のタグビット値を有することになる。この最悪の場合
には、命令のすべては一度に１つずつ非並列的に実行さ
れる。
ビット値を有する続く命令との各々の対化は、並列実行
のための複合命令を形成し、即ちこのような対における
命令は互いに並列に処理可能である。２つの続く命令に
対するタグビットがそれぞれ１の値を持つときは、これ
らの命令の第１のものはそれ自身により非並列的に実行
される。最悪な場合には、シーケンス中の命令の全ては
１のタグビット値を有することになる。この最悪の場合
には、命令のすべては一度に１つずつ非並列的に実行さ
れる。
【００７７】本発明の好適な実施例に関連して上記に示
したハードウェアの例は、小さな範囲にわたって複合す
るものである。この点で、隣接命令の各々に対が解析さ
れてどの対が並列に実行され得るかを判定している。実
際、メモリ複合化は２つ以上のメモリにわたって多くの
複合化を検討し、採用のグループ分けを選択する可能性
を提供する。
したハードウェアの例は、小さな範囲にわたって複合す
るものである。この点で、隣接命令の各々に対が解析さ
れてどの対が並列に実行され得るかを判定している。実
際、メモリ複合化は２つ以上のメモリにわたって多くの
複合化を検討し、採用のグループ分けを選択する可能性
を提供する。
【００７８】上記の例においては更に、命令がどこで始
まるかについての知識を仮定する複合方法を用いている
。一般的な場合は、命令境界は、上記のようにコンパイ
ラにより、または実行前の命令復号化により識別するこ
とができる。
まるかについての知識を仮定する複合方法を用いている
。一般的な場合は、命令境界は、上記のようにコンパイ
ラにより、または実行前の命令復号化により識別するこ
とができる。
【００７９】最後に、命令複合化ユニットは、特にＩ／
Ｏアダプタとメモリバスの間に配置されるものとして示
されている。この例は、メモリ複合化ユニットが動作し
得るメモリ内の他の位置を排除することを意味するもの
ではない。例えば、それはＩ／Ｏアダプタ内に吸収させ
ることができ、メモリバス９上の個別ユニットとして（
この位置では、それは主メモリ１０または複合メモリキ
ャッシュ１２のいずれかで複合化することができる）動
作することができ、またはそれは主メモリバス９を介し
てアクセスできない専用メモリポートを通して主メモリ
にのみ装着されたユニットで構成することができる。
Ｏアダプタとメモリバスの間に配置されるものとして示
されている。この例は、メモリ複合化ユニットが動作し
得るメモリ内の他の位置を排除することを意味するもの
ではない。例えば、それはＩ／Ｏアダプタ内に吸収させ
ることができ、メモリバス９上の個別ユニットとして（
この位置では、それは主メモリ１０または複合メモリキ
ャッシュ１２のいずれかで複合化することができる）動
作することができ、またはそれは主メモリバス９を介し
てアクセスできない専用メモリポートを通して主メモリ
にのみ装着されたユニットで構成することができる。
【図１】本発明に従って構成されたディジタル・コンピ
ュータ・システムの要部の実施例を示す図である。
ュータ・システムの要部の実施例を示す図である。
【図２】主メモリに複合タグ情報を記憶する実現法を示
す図である。
す図である。
【図３】図１のコンピュータ・システムにおけるＩ／Ｏ
アダプタと主メモリの間のデータストリーム構造の詳細
を示す図である。
アダプタと主メモリの間のデータストリーム構造の詳細
を示す図である。
【図４】図３のデータストリーム構造における命令の転
送のためのタイミング図である。
送のためのタイミング図である。
【図５】命令に係る複合タグまたはタグフィールドを有
する命令ストリームの長さ、および命令に係る命令境界
フィールドを有する命令ストリームの長さを示す図であ
る。
する命令ストリームの長さ、および命令に係る命令境界
フィールドを有する命令ストリームの長さを示す図であ
る。
【図６】図１のコンピュータシステムに使用可能な命令
複合化ユニットの実施例の内部構成の詳細を示す図であ
る。
複合化ユニットの実施例の内部構成の詳細を示す図であ
る。
【図７】図３の複合解析ユニットの各々に対する内部構
成を詳細に示す図である。
成を詳細に示す図である。
【図８】命令ストリームの初めの３つの命令に対する複
合タグを発生する図６の複合解析器およびタグ発生器を
実現するために使用される論理回路を例示する図である
。
合タグを発生する図６の複合解析器およびタグ発生器を
実現するために使用される論理回路を例示する図である
。
【図９】図８の例の動作を説明する際に使用する表を示
す図である。
す図である。
【図１０】ディジタル・コンピュータ・システムの要部
である多重機能命令処理ユニットにより複合命令が並列
に処理される方法を説明するために用いられる実施例を
示す図である。
である多重機能命令処理ユニットにより複合命令が並列
に処理される方法を説明するために用いられる実施例を
示す図である。
【図１１】図１０のコンピュータシステムにより処理さ
れる特定の命令シーケンスの一例を示す図である。
れる特定の命令シーケンスの一例を示す図である。
【図１２】図１０のコンピュータシステムによる図１１
の命令シーケンスの処理を説明する際に使用する表を示
す図である。
の命令シーケンスの処理を説明する際に使用する表を示
す図である。
１ Ｉ／Ｏバス
８ アダプタ
９（９ａ，９ｂ） メモリバス
１０ 主メモリ
１１，２０ メモリ複合化ユニット
１２ 複合メモリキャッシュ
１３，１４，１５ 機能ユニット
１６ 命令取出し送出ユニット
２２〜２５ 複合解析器
２６ タグ発生器
３０，３１ 命令コンパティビリティ論理３２，３３
レジスタ依存性論理 ４０，４１，４５ デコーダ ６０ 取出し送出制御ユニット ６１ 分岐ユニット ６２ アドレス発生ＡＬＵ ６４ 依存性解消ＡＬＵ ６５ 汎用レジスタ ６６ データキャッシュ
レジスタ依存性論理 ４０，４１，４５ デコーダ ６０ 取出し送出制御ユニット ６１ 分岐ユニット ６２ アドレス発生ＡＬＵ ６４ 依存性解消ＡＬＵ ６５ 汎用レジスタ ６６ データキャッシュ
Claims (20)
- 【請求項１】複数の命令を並列に実行する手段を有する
ディジタル・コンピュータ・システムにおいて、被処理
命令のグループを与える入出力インタフェースと、前記
命令のグループに応じて並列に実行してよい前記命令グ
ループの命令を示す複合化タグ情報を発生する命令複合
化機構と、前記入出力インタフェース並びに前記命令複
合化機構に接続されて、前記複合化タグ情報を有する前
記命令のグループを記憶する主記憶装置とを備えるディ
ジタル・コンピュータ・システム。 - 【請求項２】複合化タグ情報は複数のタグフィールドか
らなり、各々のタグフィールドは命令複合化機構により
解析されたそれぞれの命令に関連する請求項１記載のデ
ィジタル・コンピュータ・システム。 - 【請求項３】互いに並列に動作する複数の機能命令処理
ユニットを備えて、前記複合化タグ情報が、これらの機
能ユニットに２つ以上の命令を発生するに際して使用さ
れる請求項１記載のディジタル・コンピュータ・システ
ム。 - 【請求項４】前記命令複合化機構は、複数の連続する命
令を受ける複数命令の命令レジスタと、各々が命令レジ
スタ内の特定対の相並ぶ命令を解析すると共に、前記対
の２つの命令が並列に処理され得るか否かを示す複合可
能性信号を発生する複数の規則ベース命令解析機構と、
前記複合可能性信号に応答して前記命令レジスタ中の各
々の命令に対して個別タグフィールドを発生するタグ発
生機構とを備える請求項２記載のディジタル・コンピュ
ータ・システム。 - 【請求項５】特定の命令処理構成を有し、また各々の命
令解析機構は、当該コンピュータシステムに対して使用
される特定の命令処理構成における並列実行に対してど
のタイプの命令がコンパティブルであるかを定める規則
を実現する論理回路を備えており、この論理回路は解析
機構に対して複合可能性信号を発生する請求項４記載の
ディジタル・コンピュータ・システム。 - 【請求項６】２つ以上の命令を並列処理可能なディジタ
ル・コンピュータ・システムにおいて、被処理命令シー
ケンス中の命令グループを受信する手段と、この受信す
る手段に接続され、前記命令のグループを受信すると共
に前記命令のグループのどの命令が並列処理され得るか
を示す複合化タグフィールドを前記命令のグループに関
係づける命令複合化機構と、前記命令複合化機構に結合
され、前記命令のグループと前記関係づけられた複合化
タグフィールドとを受信する共に記憶する記憶機構とを
備えるディジタル・コンピュータ・システム。 - 【請求項７】互いに並列に動作する複数の機能命令処理
ユニットと、前記記憶機構に結合され、この記憶機構に
記憶された命令を、それらのタグフィールドが命令が並
列に処理され得ることを示すとき各々の機能命令処理ユ
ニットに供給する命令発生機構とを更に備える請求項６
記載のディジタル・コンピュータ・システム。 - 【請求項８】前記記憶機構は、前記命令を含む情報のブ
ロックを記憶する主メモリと、この主メモリに接続され
ると共に前記命令発生機構に接続されたキャッシュ記憶
機構とを備える請求項７記載のディジタル・コンピュー
タ・システム。 - 【請求項９】前記記憶機構は、複合化タグフィールドを
前記命令グループの命令に付加するのに十分なワードサ
イズを有する主メモリを備える請求項６記載のディジタ
ル・コンピュータ・システム。 - 【請求項１０】前記記憶機構は、命令グループを記憶す
る主メモリと、複合化タグを記憶するタグメモリとを備
える請求項６記載のディジタル・コンピュータ・システ
ム。 - 【請求項１１】前記記憶機構は主メモリを備え、この主
メモリは、複合化タグフィールドのためのタグテーブル
と、複数の命令グループを記憶する個別セクションとを
有する請求項６記載のディジタル・コンピュータ・シス
テム。 - 【請求項１２】前記記憶機構は主メモリを備え、この主
メモリは、命令グループを記憶する第１セクションと複
合タグフィールドを記憶する第２セクションとを有する
ページセクションを備える請求項６記載のディジタル・
コンピュータ・システム。 - 【請求項１３】前記命令グループは命令のページである
請求項６記載のディジタル・コンピュータ・システム。 - 【請求項１４】前記記憶機構に接続され、複数の命令を
取り出し、また複合化タグフィールドに応じて複数の命
令を並列に実行する命令実行手段を更に備える請求項６
記載のディジタル・コンピュータ・システム。 - 【請求項１５】前記命令実行手段は、前記命令複合化機
構と非同期的に動作する請求項１４記載のディジタル・
コンピュータ・システム。 - 【請求項１６】同時に複数の命令を実行できるディジタ
ル・コンピュータ・システムにおいて、所定グループの
実行命令を記憶するメモリ機構と、このメモリ機構に接
続され、同時に実行されるべき所定の命令グループにお
ける命令を識別する複合化タグ情報を発生する命令複合
化ユニットと、前記メモリ機構に設けられると共に前記
命令複合化ユニットに接続され、複合化タグ情報を記憶
する複合化タグ情報記憶手段と、前記メモリ機構に接続
され、複合化タグ情報に応じて単独でまたは同時に命令
を実行する命令実行手段とを備えるディジタル・コンピ
ュータ・システム。 - 【請求項１７】前記命令複合化ユニットは、前記命令実
行手段と非同期である請求項１６記載のディジタル・コ
ンピュータ・システム。 - 【請求項１８】前記複合化タグ情報記憶手段は、タグメ
モリである請求項１６記載のディジタル・コンピュータ
・システム。 - 【請求項１９】前記複合タグ情報記憶手段は、タグテー
ブルである請求項１６記載のディジタル・コンピュータ
・システム。 - 【請求項２０】前記複合タグ情報記憶手段は、前記所定
命令グループに付加されたメモリ機構空間を備える請求
項１６記載のディジタル・コンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54346490A | 1990-06-26 | 1990-06-26 | |
| US543464 | 1990-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232532A true JPH04232532A (ja) | 1992-08-20 |
| JPH0778738B2 JPH0778738B2 (ja) | 1995-08-23 |
Family
ID=24168174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096093A Expired - Fee Related JPH0778738B2 (ja) | 1990-06-06 | 1991-04-03 | ディジタル・コンピュータ・システム |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US5355460A (ja) |
| EP (1) | EP0463296A2 (ja) |
| JP (1) | JPH0778738B2 (ja) |
| BR (1) | BR9102128A (ja) |
| CA (1) | CA2038264C (ja) |
| CZ (1) | CZ280269B6 (ja) |
| HU (1) | HUT57920A (ja) |
| PL (1) | PL165585B1 (ja) |
| RU (1) | RU2109333C1 (ja) |
| SK (1) | SK93491A3 (ja) |
Families Citing this family (86)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69129569T2 (de) * | 1990-09-05 | 1999-02-04 | Philips Electronics N.V., Eindhoven | Maschine mit sehr langem Befehlswort für leistungsfähige Durchführung von Programmen mit bedingten Verzweigungen |
| JP2642529B2 (ja) * | 1991-04-30 | 1997-08-20 | 株式会社東芝 | 並列プロセッサーの命令分配処理装置 |
| US5539911A (en) | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| US5961629A (en) * | 1991-07-08 | 1999-10-05 | Seiko Epson Corporation | High performance, superscalar-based computer system with out-of-order instruction execution |
| US5493687A (en) | 1991-07-08 | 1996-02-20 | Seiko Epson Corporation | RISC microprocessor architecture implementing multiple typed register sets |
| GB2263565B (en) * | 1992-01-23 | 1995-08-30 | Intel Corp | Microprocessor with apparatus for parallel execution of instructions |
| DE69326066T2 (de) * | 1992-03-25 | 2000-03-30 | Zilog, Inc. | Schnelle befehlsdekodierung in einem pipeline-prozessor |
| US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
| DE69311330T2 (de) | 1992-03-31 | 1997-09-25 | Seiko Epson Corp., Tokio/Tokyo | Befehlsablauffolgeplanung von einem risc-superskalarprozessor |
| EP0638183B1 (en) | 1992-05-01 | 1997-03-05 | Seiko Epson Corporation | A system and method for retiring instructions in a superscalar microprocessor |
| US5416913A (en) * | 1992-07-27 | 1995-05-16 | Intel Corporation | Method and apparatus for dependency checking in a multi-pipelined microprocessor |
| US5590348A (en) * | 1992-07-28 | 1996-12-31 | International Business Machines Corporation | Status predictor for combined shifter-rotate/merge unit |
| US5671431A (en) * | 1992-09-22 | 1997-09-23 | Siemens Aktiengesellschaft | Method for processing user program on a parallel computer system by inserting a tag during compiling |
| US6735685B1 (en) | 1992-09-29 | 2004-05-11 | Seiko Epson Corporation | System and method for handling load and/or store operations in a superscalar microprocessor |
| WO1994008287A1 (en) | 1992-09-29 | 1994-04-14 | Seiko Epson Corporation | System and method for handling load and/or store operations in a superscalar microprocessor |
| US5628021A (en) | 1992-12-31 | 1997-05-06 | Seiko Epson Corporation | System and method for assigning tags to control instruction processing in a superscalar processor |
| WO1994016384A1 (en) | 1992-12-31 | 1994-07-21 | Seiko Epson Corporation | System and method for register renaming |
| JP3182591B2 (ja) * | 1993-01-20 | 2001-07-03 | 株式会社日立製作所 | マイクロプロセッサ |
| US6154828A (en) * | 1993-06-03 | 2000-11-28 | Compaq Computer Corporation | Method and apparatus for employing a cycle bit parallel executing instructions |
| US5504914A (en) * | 1993-06-23 | 1996-04-02 | National Science Council | Multi-level instruction boosting method using plurality of ordinary registers forming plurality of conjugate register pairs that are shadow registers to each other with different only in MSB |
| US6360313B1 (en) | 1993-11-05 | 2002-03-19 | Intergraph Corporation | Instruction cache associative crossbar switch |
| DE69424370T2 (de) * | 1993-11-05 | 2001-02-15 | Intergraph Corp., Huntsville | Befehlscachespeicher mit Kreuzschienenschalter |
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5598546A (en) * | 1994-08-31 | 1997-01-28 | Exponential Technology, Inc. | Dual-architecture super-scalar pipeline |
| US5991869A (en) * | 1995-04-12 | 1999-11-23 | Advanced Micro Devices, Inc. | Superscalar microprocessor including a high speed instruction alignment unit |
| US5819059A (en) * | 1995-04-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Predecode unit adapted for variable byte-length instruction set processors and method of operating the same |
| US5931941A (en) * | 1995-04-28 | 1999-08-03 | Lsi Logic Corporation | Interface for a modularized computational unit to a CPU |
| US5848288A (en) * | 1995-09-20 | 1998-12-08 | Intel Corporation | Method and apparatus for accommodating different issue width implementations of VLIW architectures |
| US5872947A (en) * | 1995-10-24 | 1999-02-16 | Advanced Micro Devices, Inc. | Instruction classification circuit configured to classify instructions into a plurality of instruction types prior to decoding said instructions |
| US5826089A (en) * | 1996-01-04 | 1998-10-20 | Advanced Micro Devices, Inc. | Instruction translation unit configured to translate from a first instruction set to a second instruction set |
| US5958042A (en) * | 1996-06-11 | 1999-09-28 | Sun Microsystems, Inc. | Grouping logic circuit in a pipelined superscalar processor |
| US5924128A (en) * | 1996-06-20 | 1999-07-13 | International Business Machines Corporation | Pseudo zero cycle address generator and fast memory access |
| US5845099A (en) * | 1996-06-28 | 1998-12-01 | Intel Corporation | Length detecting unit for parallel processing of variable sequential instructions |
| US5867680A (en) * | 1996-07-24 | 1999-02-02 | Advanced Micro Devices, Inc. | Microprocessor configured to simultaneously dispatch microcode and directly-decoded instructions |
| US6049863A (en) * | 1996-07-24 | 2000-04-11 | Advanced Micro Devices, Inc. | Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor |
| US5724422A (en) * | 1996-08-05 | 1998-03-03 | Industrial Technology Research Institute | Encrypting and decrypting instruction boundaries of instructions in a superscalar data processing system |
| US5941980A (en) * | 1996-08-05 | 1999-08-24 | Industrial Technology Research Institute | Apparatus and method for parallel decoding of variable-length instructions in a superscalar pipelined data processing system |
| US5852727A (en) * | 1997-03-10 | 1998-12-22 | Advanced Micro Devices, Inc. | Instruction scanning unit for locating instructions via parallel scanning of start and end byte information |
| US5898850A (en) * | 1997-03-31 | 1999-04-27 | International Business Machines Corporation | Method and system for executing a non-native mode-sensitive instruction within a computer system |
| US6098167A (en) * | 1997-03-31 | 2000-08-01 | International Business Machines Corporation | Apparatus and method for fast unified interrupt recovery and branch recovery in processors supporting out-of-order execution |
| US5898885A (en) * | 1997-03-31 | 1999-04-27 | International Business Machines Corporation | Method and system for executing a non-native stack-based instruction within a computer system |
| US5870582A (en) * | 1997-03-31 | 1999-02-09 | International Business Machines Corporation | Method and apparatus for completion of non-interruptible instructions before the instruction is dispatched |
| US5805849A (en) * | 1997-03-31 | 1998-09-08 | International Business Machines Corporation | Data processing system and method for using an unique identifier to maintain an age relationship between executing instructions |
| US5887161A (en) * | 1997-03-31 | 1999-03-23 | International Business Machines Corporation | Issuing instructions in a processor supporting out-of-order execution |
| US5875336A (en) * | 1997-03-31 | 1999-02-23 | International Business Machines Corporation | Method and system for translating a non-native bytecode to a set of codes native to a processor within a computer system |
| US5913048A (en) * | 1997-03-31 | 1999-06-15 | International Business Machines Corporation | Dispatching instructions in a processor supporting out-of-order execution |
| US5940602A (en) * | 1997-06-11 | 1999-08-17 | Advanced Micro Devices, Inc. | Method and apparatus for predecoding variable byte length instructions for scanning of a number of RISC operations |
| US5922065A (en) * | 1997-10-13 | 1999-07-13 | Institute For The Development Of Emerging Architectures, L.L.C. | Processor utilizing a template field for encoding instruction sequences in a wide-word format |
| US6134649A (en) * | 1997-11-17 | 2000-10-17 | Advanced Micro Devices, Inc. | Control transfer indication in predecode which identifies control transfer instruction and an alternate feature of an instruction |
| US6167506A (en) | 1997-11-17 | 2000-12-26 | Advanced Micro Devices, Inc. | Replacing displacement in control transfer instruction with encoding indicative of target address, including offset and target cache line location |
| US6118940A (en) * | 1997-11-25 | 2000-09-12 | International Business Machines Corp. | Method and apparatus for benchmarking byte code sequences |
| US6314493B1 (en) | 1998-02-03 | 2001-11-06 | International Business Machines Corporation | Branch history cache |
| US6061786A (en) * | 1998-04-23 | 2000-05-09 | Advanced Micro Devices, Inc. | Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction |
| US6141745A (en) * | 1998-04-30 | 2000-10-31 | Advanced Micro Devices, Inc. | Functional bit identifying a prefix byte via a particular state regardless of type of instruction |
| US6175908B1 (en) | 1998-04-30 | 2001-01-16 | Advanced Micro Devices, Inc. | Variable byte-length instructions using state of function bit of second byte of plurality of instructions bytes as indicative of whether first byte is a prefix byte |
| US6230260B1 (en) | 1998-09-01 | 2001-05-08 | International Business Machines Corporation | Circuit arrangement and method of speculative instruction execution utilizing instruction history caching |
| US6658552B1 (en) * | 1998-10-23 | 2003-12-02 | Micron Technology, Inc. | Processing system with separate general purpose execution unit and data string manipulation unit |
| US6826749B2 (en) | 1998-12-08 | 2004-11-30 | Nazomi Communications, Inc. | Java hardware accelerator using thread manager |
| US6332215B1 (en) | 1998-12-08 | 2001-12-18 | Nazomi Communications, Inc. | Java virtual machine hardware for RISC and CISC processors |
| US7225436B1 (en) | 1998-12-08 | 2007-05-29 | Nazomi Communications Inc. | Java hardware accelerator using microcode engine |
| JP2000284970A (ja) * | 1999-03-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | プログラム変換装置及びプロセッサ |
| GB2352066B (en) * | 1999-07-14 | 2003-11-05 | Element 14 Ltd | An instruction set for a computer |
| US6711670B1 (en) * | 1999-10-14 | 2004-03-23 | Hewlett-Packard Development Company, L.P. | System and method for detecting data hazards within an instruction group of a compiled computer program |
| US6438664B1 (en) | 1999-10-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Microcode patch device and method for patching microcode using match registers and patch routines |
| US7039790B1 (en) | 1999-11-15 | 2006-05-02 | Texas Instruments Incorporated | Very long instruction word microprocessor with execution packet spanning two or more fetch packets with pre-dispatch instruction selection from two latches according to instruction bit |
| EP1102165A1 (en) * | 1999-11-15 | 2001-05-23 | Texas Instruments Incorporated | Microprocessor with execution packet spanning two or more fetch packets |
| US6618801B1 (en) * | 2000-02-02 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Method and apparatus for implementing two architectures in a chip using bundles that contain microinstructions and template information |
| DE10043003A1 (de) * | 2000-09-01 | 2002-03-14 | Infineon Technologies Ag | Programmgesteuerte Einheit |
| EP1197847A3 (en) | 2000-10-10 | 2003-05-21 | Nazomi Communications Inc. | Java hardware accelerator using microcode engine |
| US7149878B1 (en) | 2000-10-30 | 2006-12-12 | Mips Technologies, Inc. | Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values |
| US7711926B2 (en) * | 2001-04-18 | 2010-05-04 | Mips Technologies, Inc. | Mapping system and method for instruction set processing |
| US6826681B2 (en) * | 2001-06-18 | 2004-11-30 | Mips Technologies, Inc. | Instruction specified register value saving in allocated caller stack or not yet allocated callee stack |
| US7107439B2 (en) * | 2001-08-10 | 2006-09-12 | Mips Technologies, Inc. | System and method of controlling software decompression through exceptions |
| US8769508B2 (en) | 2001-08-24 | 2014-07-01 | Nazomi Communications Inc. | Virtual machine hardware for RISC and CISC processors |
| JP3564445B2 (ja) * | 2001-09-20 | 2004-09-08 | 松下電器産業株式会社 | プロセッサ、コンパイル装置及びコンパイル方法 |
| US7395408B2 (en) * | 2002-10-16 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Parallel execution processor and instruction assigning making use of group number in processing elements |
| US7917734B2 (en) | 2003-06-30 | 2011-03-29 | Intel Corporation | Determining length of instruction with multiple byte escape code based on information from other than opcode byte |
| US7269715B2 (en) * | 2005-02-03 | 2007-09-11 | International Business Machines Corporation | Instruction grouping history on fetch-side dispatch group formation |
| US7475223B2 (en) * | 2005-02-03 | 2009-01-06 | International Business Machines Corporation | Fetch-side instruction dispatch group formation |
| US7664765B2 (en) * | 2005-07-12 | 2010-02-16 | Cipherflux, Llc | Method for accelerating the computational speed of a computer algorithm |
| US7562206B2 (en) * | 2005-12-30 | 2009-07-14 | Intel Corporation | Multilevel scheme for dynamically and statically predicting instruction resource utilization to generate execution cluster partitions |
| JP2007272353A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | プロセッサ装置及び複合条件処理方法 |
| GR1006531B (el) * | 2008-08-04 | 2009-09-10 | Διαμορφωση εντυπου πολλαπλων επιλογων αναγνωσιμου με ηλεκτρονικο μεσο και συστημα και μεθοδος για την ερμηνεια κατ' ελαχιστον μιας επιλογης του χρηστη | |
| US9354888B2 (en) * | 2012-03-28 | 2016-05-31 | International Business Machines Corporation | Performing predecode-time optimized instructions in conjunction with predecode time optimized instruction sequence caching |
| US9348596B2 (en) * | 2013-06-28 | 2016-05-24 | International Business Machines Corporation | Forming instruction groups based on decode time instruction optimization |
| RU2620731C1 (ru) * | 2016-07-20 | 2017-05-29 | федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия связи имени Маршала Советского Союза С.М. Буденного" | Способ совместного арифметического и помехоустойчивого кодирования и декодирования |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
| JPH02130635A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | 複数命令同時処理方式 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3401376A (en) * | 1965-11-26 | 1968-09-10 | Burroughs Corp | Central processor |
| US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
| US4295193A (en) * | 1979-06-29 | 1981-10-13 | International Business Machines Corporation | Machine for multiple instruction execution |
| US4439828A (en) * | 1981-07-27 | 1984-03-27 | International Business Machines Corp. | Instruction substitution mechanism in an instruction handling unit of a data processing system |
| US4594655A (en) * | 1983-03-14 | 1986-06-10 | International Business Machines Corporation | (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions |
| US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
| US4847755A (en) * | 1985-10-31 | 1989-07-11 | Mcc Development, Ltd. | Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies |
-
1991
- 1991-03-14 CA CA002038264A patent/CA2038264C/en not_active Expired - Fee Related
- 1991-03-20 EP EP91104324A patent/EP0463296A2/en not_active Withdrawn
- 1991-04-03 PL PL91289724A patent/PL165585B1/pl unknown
- 1991-04-03 JP JP3096093A patent/JPH0778738B2/ja not_active Expired - Fee Related
- 1991-04-03 RU SU4894971A patent/RU2109333C1/ru active
- 1991-04-04 HU HU911101A patent/HUT57920A/hu unknown
- 1991-04-04 CZ CS91934A patent/CZ280269B6/cs not_active IP Right Cessation
- 1991-04-04 SK SK934-91A patent/SK93491A3/sk unknown
- 1991-05-24 BR BR919102128A patent/BR9102128A/pt unknown
-
1993
- 1993-07-29 US US08/098,240 patent/US5355460A/en not_active Expired - Lifetime
-
1994
- 1994-08-08 US US08/287,435 patent/US5459844A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
| JPH02130635A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | 複数命令同時処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2038264C (en) | 1995-06-27 |
| US5459844A (en) | 1995-10-17 |
| PL165585B1 (pl) | 1995-01-31 |
| SK93491A3 (en) | 1995-09-13 |
| CZ280269B6 (cs) | 1995-12-13 |
| RU2109333C1 (ru) | 1998-04-20 |
| JPH0778738B2 (ja) | 1995-08-23 |
| HUT57920A (en) | 1991-12-30 |
| HU911101D0 (en) | 1991-10-28 |
| US5355460A (en) | 1994-10-11 |
| CZ93491A3 (en) | 1995-07-12 |
| EP0463296A2 (en) | 1992-01-02 |
| BR9102128A (pt) | 1991-12-24 |
| EP0463296A3 (ja) | 1994-03-23 |
| PL289724A1 (en) | 1992-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04232532A (ja) | ディジタル・コンピュータ・システム | |
| US5295249A (en) | Compounding preprocessor for cache for identifying multiple instructions which may be executed in parallel | |
| US6542985B1 (en) | Event counter | |
| EP0405489B1 (en) | Resource conflict detection method and apparatus included in a pipelined processing unit | |
| US6105129A (en) | Converting register data from a first format type to a second format type if a second type instruction consumes data produced by a first type instruction | |
| US7219185B2 (en) | Apparatus and method for selecting instructions for execution based on bank prediction of a multi-bank cache | |
| US5475853A (en) | Cache store of instruction pairs with tags to indicate parallel execution | |
| US5303356A (en) | System for issuing instructions for parallel execution subsequent to branch into a group of member instructions with compoundability in dictation tag | |
| JP3547482B2 (ja) | 情報処理装置 | |
| US7028170B2 (en) | Processing architecture having a compare capability | |
| US5008812A (en) | Context switching method and apparatus for use in a vector processing system | |
| US6295600B1 (en) | Thread switch on blocked load or store using instruction thread field | |
| CN1158597C (zh) | 超标量或超长指令字计算机中选择下一指令的方法与装置 | |
| US20050289299A1 (en) | Digital data processing apparatus having multi-level register file | |
| EP0394624B1 (en) | Multiple sequence processor system | |
| US20130024725A1 (en) | Out of order millicode control operation | |
| US6023751A (en) | Computer system and method for evaluating predicates and Boolean expressions | |
| US6209081B1 (en) | Method and system for nonsequential instruction dispatch and execution in a superscalar processor system | |
| KR100431975B1 (ko) | 분기에의한중단이없는파이프라인방식의마이크로프로세서를위한다중명령디스패치시스템 | |
| US5742755A (en) | Error-handling circuit and method for memory address alignment double fault | |
| US5278840A (en) | Apparatus and method for data induced condition signalling | |
| Kitahara et al. | The GMICRO/300 32-bit microprocessor | |
| EP0297890B1 (en) | Apparatus and method for data induced condition signaling | |
| US5729729A (en) | System for fast trap generation by creation of possible trap masks from early trap indicators and selecting one mask using late trap indicators | |
| CA2040637C (en) | Compounding preprocessor for cache |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |