JPH04225456A - データを管理するために適応可能なシステム - Google Patents

データを管理するために適応可能なシステム

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JPH04225456A
JPH04225456A JP5989291A JP5989291A JPH04225456A JP H04225456 A JPH04225456 A JP H04225456A JP 5989291 A JP5989291 A JP 5989291A JP 5989291 A JP5989291 A JP 5989291A JP H04225456 A JPH04225456 A JP H04225456A
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JP5989291A
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Brian D Mcminn
ブライアン・ディー・マクミン
Smeeta Gupta
スミータ・グプタ
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Advanced Micro Devices Inc
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、データを管理するために適
応可能なシステムに向けられるものであり、かつ特定的
には記憶装置からデータを取り出し、かつそのデータを
コンピューティング装置からの命令に応答して管理する
ためのシステムに関するものである。この好ましい実施
例において、システムは１つのデータワードを含む単精
度データフレーズおよび２つのデータワードを含む倍精
度データフレーズの両方を管理するために用いられる。 特定的には、この発明は３２−ビット単精度データフレ
ーズおよび６４−ビット倍精度データフレーズを処理す
ることを熟考し、倍精度データフレーズの各々は上位３
２−ビットデータワードと、下位３２−ビットデータワ
ードとを含む。
【０００２】システムは３２−ピンコネクタを有する外
部記憶装置とインターフェースするように構成され、そ
のためシステムは、それによって倍精度データフレーズ
の上位３２−ビットデータワードが、初めに外部メモリ
装置から取り出され、かつレジスタラッチへロードされ
る態様で、倍精度データフレーズを管理する。次のクロ
ックサイクルの間、ロードされているデータフレーズの
ための関連下位３２−ビットデータワードは、そのオペ
レーティング装置の指定された内部バスの下位側におい
て、浮動小数点（倍精度）オペレーティング装置へ直接
経路指定される。同時に第２のクロックサイクルの間、
上位３２−ビットデータワードは、レジスタラッチから
浮動小数点オペレーティング装置の同じ指定された内部
バスの上位側へロードされる。
【０００３】そのような態様において、倍精度データフ
レーズの６４ビット全部は、外部メモリ装置から３２−
ビットデータバスのみを利用する浮動小数点オペレーテ
ィング装置内で、適当な階層順序でロードされる。
【０００４】記憶装置の次に、半導体チップを製造する
のに用いられる、最も不動産集約型のエレメントの１つ
は、データバスである。誘導性結合、容量性結合、およ
びその他同種類のものの考慮のため、データバスはチッ
プ上の不動産のかなりの量を占める。
【０００５】もし、ある者が６４−ビット倍精度データ
フレーズのみを処理するためのデータ管理システムを設
計するとしたら、クロックサイクル毎に最も効率的なデ
ータのローディングを行なうであろうシステム構造は、
６４−ビット幅データ記憶装置からの６４−ビットデー
タバスを用いるであろう。しかしながら、データバスが
占める不動産の法外な量の点からみて、かつ小型化の利
益を実現するために、不動産を効率的に利用する業界の
一般的な傾向の点からみて、３２−ビットデータバスを
用いることは望ましい。しかしながら、３２−ビットデ
ータバスを用いることは、６４−ビット倍精度データフ
レーズをロードすることが、３２−ビットデータバスで
はそれほど効率的に、必然的に起こらないため、トレー
ドオフを含む。しかしながら、そのようなトレードオフ
は、データ管理装置が単精度および倍精度データフレー
ズの両方を処理するように意図されるとき受け入れられ
る。確かに、トレードオフは、データ管理装置が単精度
（３２−ビット）データフレーズを用いて、その命令の
大部分を行なうであろうとき、いっそうあまり重要でな
い設計考慮事項である。
【０００６】この発明は、６４−ビット倍精度データフ
レーズの効率的なデータ管理のための構造を提供し、そ
れは外部メモリ装置との３２−ビットデータバスインタ
フェースのみを用いながら倍精度オペレーティング装置
に、ビットの適当な階層順序で、２つのクロックサイク
ルで、データフレーズの６４ビット全部のローディング
を許容する。
【０００７】
【発明の概要】この発明は、コンピューティング装置か
らの命令に応答して、データを管理するために適応可能
なシステムである。システムは特に複数個のデータワー
ドから形成されるデータフレーズを管理するために適用
可能であり、それらのデータワードの各々は複数個のデ
ータ単位を含む。システムは、データフレーズについて
オペレーションを行なうための少なくとも１つのデータ
オペレーション装置と、データオペレーション装置によ
って演算されるべきデータフレーズの少なくとも一部分
をストアするための少なくとも１つのレジスタ装置と、
種々のデータを伝えるための少なくとも１つのデータバ
スとを含む。データバスは、データオペレーション装置
およびレジスタ装置と作動的に接続される。このシステ
ムはさらに、システムのオペレーションの同期のための
時間間隔を確立するためクロックソースを含む。データ
オペレーション装置と、レジスタ装置と、データバスと
、クロックソースとが協働して、連続的に、選択された
連続する時間間隔の間に、正確な階層配列で、データオ
ペレーション装置に所与のデータフレーズの適当なデー
タワードを入力する。
【０００８】したがって、この発明の目的は、そのオペ
レーションにおいて効率を維持しながら、そのレイアウ
トにおけるスペースを効率的に用いるデータを管理する
ためのシステムを提供することである。
【０００９】この発明のさらなる目的は、単一データワ
ードまたは２つのデータワードを含むデータフレーズを
用いて、オペレーションを行なうことができるデータを
管理するためのシステムを提供することである。
【００１０】この発明のさらなる目的および特徴は、発
明の好ましい実施例を示す添付の図面に関して考えられ
るとき、次の明細書および特許請求の範囲から明らかに
なるであろう。
【００１１】
【実施例の説明】図１を参照すると、データを管理する
ためのシステム１０の好ましい実施例が示される。シス
テム１０は、メモリ装置（示されていない）とインター
フェースするように意図される外部インターフェース装
置１２を含む。システム１０はメモリ装置からデータを
取り出し、かつその取り出されたデータについてオペレ
ーションを行なう際に、コンピューティング装置（示さ
れていない）からの命令に応答する。システム１０は好
ましくは、倍精度浮動小数点オペレーティング装置であ
る、オペレーティング装置１４をさらに含む。オペレー
ティング装置１４は、複数個の内部バス１６を含み、そ
の内部バス１６の各々はデータ情報の６４ビットを含む
データフレーズを収容するように構成され、そのデータ
ビットは有効桁の階層順序で配列される。オペレーティ
ング装置１４は、内部バス１６の各々は好ましくは、ビ
ット６３−３２を含む最上位部分（ＭＳＰ）、および好
ましくは、ビット３１−０を含む最下位部分４９（ＬＳ
Ｐ）を有するように構成される。オペレーティング装置
１４は内部フィーダバス２０を介して、内部バス１６の
最下位部分にのみ接続される、データラッチ１８をさら
に含む。ラッチ１８は第１の入力データバス２２から情
報を受け、第１の入力データバス２２は、インターフェ
ースデータバス２４に作動的に接続される。インターフ
ェースデータバス２４は、外部インターフェース装置１
２に作動的に接続される。
【００１２】図１において、倍精度６４−ビットバスは
、“６３：０”により示され、単精度３２−ビットバス
は“３１：０”によって示される。
【００１３】内部データバス２４にさらに接続されるの
は、第２の入力データバス２６であり、かつ第２の入力
データバス２６は、オペレーティング装置２８に接続さ
れる。オペレーティング装置２８は好ましくは、複数個
の内部バス３０およびデータラッチ３２を有する単精度
、整数オペレーティング装置である。データラッチ３２
は、内部フィーダバス３４を介して内部バス３０に接続
され、データラッチ３２は、第２の入力データバス２６
からデータを受ける。第１の入力データバス２２とイン
ターフェースデータバス２４と、第２の入力データバス
２６とは好ましくは、３２−ビットデータバスである。
【００１４】ラッチ１８は、オペレーティング装置１４
の内部バス１６の最下位部分にのみ接続される。内部フ
ィーダバスを内部バス１６の最上位部分に設けないこと
によって、不動産における十分な節約およびレイアウト
の簡素化は、製造費用および製造の簡素化におけるそれ
らの結果的な節約とともに実現される。
【００１５】システム１０はまた、好ましくは、複数個
の６４−ビット幅レジスタである主レジスタ３６を含む
。
【００１６】単精度オペレーティング装置２８は、３２
−ビット転送データバス３８によって、主レジスタ３６
に単精度（３２−ビット）データを与える。主レジスタ
３６は、６４−ビット転送データバス４０および４２に
よって、単精度（３２−ビット）または倍精度（６４−
ビット）データを与える。
【００１７】転送データバス４０は単精度オペレーティ
ング装置２８にデータを与えるために、３２−ビット転
送データバス４４に作動的に接続され、かつ倍精度オペ
レーティング装置１４にデータを与えるために、６４−
ビット転送データバス４６に作動的に接続される。転送
データバス４６は内部データバス１６の最下位部分およ
び最上位部分に作動的に接続される。
【００１８】同様に、転送データバス４２は倍精度オペ
レーティング装置１４にデータを与えるために、６４−
ビット転送データバス５４に作動的に接続されていると
同様に、単精度オペレーティング装置２８にデータを与
えるために、３２−ビット転送データバス５２に作動的
に接続される。転送データバス５４は、内部データバス
１６の最下位部分および最上位部分に作動的に接続され
る。オペレーティング装置１４は６４−ビット転送デー
タバス６０によって、主レジスタ３６にデータを与える
。
【００１９】オペレーションにおいて、オペレーティン
グ装置１４は、単精度オペレーティング装置２８および
主レジスタ３６の方を見るとき、図１において点線ボッ
クスによって、一般的に示されるような１つのレジスタ
６２を効果的に見る。
【００２０】システム１０は、外部インターフェース装
置１２に作動的に接続される３２−ビットデータバス２
２、２４、２６を介して、倍精度オペレーティング装置
１４によって使用するための倍精度（６４−ビット）デ
ータを管理できる。コンピューティング装置（示されて
いない）からの命令に応答して、６４−ビット倍精度デ
ータフレーズの最上位３２−ビットデータワードは、外
部データ単位１２からまずロードされ、かつ単精度オペ
レーティング装置２８におけるデータラッチ３２に向け
られる。動作されるべき６４−ビットデータフレーズの
最下位３２−ビットデータワードは次に、外部インター
フェース装置１２から、３２−ビットデータバス２４、
２２を介して、データラッチ１８へ、かつその後３２−
ビット内部フィーダバス２０を介して、内部バス１６の
最下位部分における内部データバス１６へロードされる
。その後のクロックサイクルの間、データフレーズの最
上位３２−ビットデータワードは、単精度オペレーティ
ング装置２８から、データバス４４、４６またはデータ
バス５２、５４のいずれかを介して、データバス１６の
最上位部分へ伝えられる。
【００２１】そのような態様で、６４−ビット倍精度デ
ータフレーズと関連される両方の３２−ビットデータワ
ードは、同じクロックサイクルの間に、倍精度オペレー
ティング装置１４に到達し、内部バス１６上の適当な階
層有効桁順序で配列され、かつ倍精度オペレーティング
装置１４により行なわれるべきオペレーションの準備が
整っている。６４−ビットデータフレーズ転送の全体は
、システム１０とメモリ装置（示されていない）との間
の接続が、単精度可能な３２−ビットインターフェース
データバス２４を介して行なわれても、２つのクロック
サイクルで起こる。
【００２２】確かに、システム１０の全てのデータバス
は、６４−ビットデータバスとして指定されることがで
き、それによって、データフレーズの両方の最上位およ
び最下位３２−ビットデータワードを、外部メモリ装置
から直接、倍精度オペレーティング装置１４へ直接ロー
ドすることにより、倍精度データフレーズ管理において
クロックサイクルを節約する。しかしながら、システム
１０の３２−ビットデータ回路網２２、２４、２６を置
換するために、付加的な６４−ビットデータバス回路網
のそのような使用は、かなり大きい不動産および他の設
計問題を含み、たとえば、増加され得る誘導性結合、容
量性結合、ラジオ干渉からシールドするための要求、そ
の他同種類のものを含む。
【００２３】倍精度データフレーズの両方の最上位およ
び最下位３２−ビットデータワードをオペレーティング
装置１４へ直接ロードするために、６４−ビットデータ
バスの使用は、内部データバス１６の最上位部分に対す
るオペレーティング装置１４内の付加的な内部フィーダ
バスをさらに必要とするであろう。このように、設計の
さらなる複雑さおよび不動産占有は遭遇されるであろう
。
【００２４】システム１０は好ましくは、単精度および
倍精度データの両方を処理するように設計され、かつ主
に単精度オペレーションを行ない、倍精度オペレーショ
ンは、システム１０によって行なわれるオペレーション
の比較的小部分である。そのような状況において、比較
的たまに起こる倍精度データフレーズをロードするため
に、１つの付加的なクロックサイクルの犠牲は、好まし
くは、より大きい複雑さおよび不動産占有に対する好ま
しい設計トレードオフであり、もし、システム１０と外
部メモリ装置との間のインターフェースが、関連の６４
−ビットデータバスとともに、６４−ピンコネクタを用
いて行なわれれば、必要とされるであろう。
【００２５】このように、システム１０の好ましい実施
例は、他方、単精度および倍精度データフレーズの迅速
な管理を行なうために効率的に設計され、その構造にお
いてより大きい簡略化および、より大きいコンパクト化
の利益を実現する。
【００２６】所与の詳細な図および特定の例は、この発
明の好ましい実施例を説明するが、それらは、この発明
の装置が開示される精密な詳細および条件に限定されず
に、かつ種々の変更は、前掲の特許請求の範囲により規
定されるこの発明の精神を逸脱することなく、そこにお
いて成されるということの、表示の目的のためだけのも
のである。
【図面の簡単な説明】
【図１】この発明の好ましい実施例の概略図である。
【符号の説明】
（１０）　　システム （１２）　　外部インターフェース装置（１４，２８）
　　オペレーティング装置（１６，３０）　　内部バス （１８，３２）　　データラッチ （２０，３４）　　フィーダバス （２２，２６）　　入力データバス （２４）　　インターフェースデータバス（３８，４４
，５２）　　３２−ビット転送データバス（４０，４２
，４６，５４）　　６４−ビット転送データバス

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　データを管理するために適応可能なシ
    ステムであって、このシステムは記憶装置から前記デー
    タを取り出し、かつコンピューティング装置からの命令
    に応答して、前記管理を行い、前記データは複数個のデ
    ータ単位を含み、１つまたはそれ以上の前記データ単位
    はデータワードを形成し、１つまたはそれ以上の前記デ
    ータワードはデータフレーズを形成し、前記データを用
    いてオペレーションを行なうための少なくとも１つのデ
    ータオペレーション手段と、前記データをストアするた
    めの少なくとも１つのレジスタと、前記データを伝える
    ための複数個のデータバス手段とを含み、前記複数個の
    データバス手段は、前記少なくとも１つのデータオペレ
    ーション手段と前記記憶装置と、前記少なくとも１つの
    レジスタ手段とともに作動的に接続されており、さらに
    、複数個の時間間隔を確立するための少なくとも１つの
    クロック手段を含み、前記命令は、前記複数個のデータ
    フレーズのそれぞれ内で、前記複数個のデータワードの
    特定のものの正確な配置を識別するための識別手段を含
    み、前記少なくとも１つのデータオペレーション手段お
    よび前記少なくとも１つのレジスタ手段は、協働して各
    々が、前記複数個のデータワードの選択されたものの入
    力を受け、かつ前記複数個の時間間隔の選択されたもの
    の間に、前記正確な配置に従って、前記少なくとも１つ
    のデータオペレーション手段に、前記複数個のデータフ
    レーズのそれぞれを含む前記複数個のデータワードの適
    当なものの提示を行なう、システム。
  2. 【請求項２】　　前記複数個のデータ単位は複数個の２
    進ビットを含む、請求項１記載のデータを管理するため
    に適応可能なシステム。
  3. 【請求項３】　　前記少なくとも１つのデータオペレー
    ション手段は１つのデータオペレーション手段を含む、
    請求項１記載のデータを管理するために適応可能なシス
    テム。
  4. 【請求項４】　　前記オペレーション手段は、浮動小数
    点データオペレーション手段を含む、請求項３記載のデ
    ータを管理するために適応可能なシステム。
  5. 【請求項５】　　前記少なくとも１つのレジスタ手段は
    １つのレジスタ手段を含む、請求項１記載のデータを管
    理するために適応可能なシステム。
  6. 【請求項６】　　前記少なくとも１つのレジスタ手段は
    主レジスタとバッファレジスタとを含み、前記バッファ
    レジスタは整数データオペレーション装置と関連されて
    いる、請求項１記載のデータを管理するために適応可能
    なシステム。
  7. 【請求項７】　　前記少なくとも１つのクロック手段は
    １つのクロック手段を含む、請求項１記載のデータを管
    理するために適応可能なシステム。
  8. 【請求項８】　　前記提示は前記時間間隔の１つの間隔
    の間起こる、請求項１記載のデータを管理するために適
    応可能なシステム。
  9. 【請求項９】　　前記少なくとも１つのデータオペレー
    ション手段は浮動小数点データオペレーション手段を含
    む、請求項２記載のデータを管理するために適応可能な
    システム。
  10. 【請求項１０】　　前記少なくとも１つのレジスタ手段
    は主レジスタとバッファレジスタとを含み、前記バッフ
    ァレジスタは整数データオペレーション装置と関連され
    ている、請求項９記載のデータを管理するために適応可
    能なシステム。
  11. 【請求項１１】　　前記少なくとも１つのクロック手段
    は１つのクロック手段を含む、請求項１０記載のデータ
    を管理するために適応可能なシステム。
  12. 【請求項１２】　　前記提示は時間間隔の１つの間隔の
    間起こる、請求項１３記載のデータを管理するために適
    応可能なシステム。
  13. 【請求項１３】　　データを管理するために適応可能な
    システムであって、そのシステムは記憶装置から前記デ
    ータを取り出し、かつコンピューティング装置からの命
    令に応答して、前記管理を行ない、前記データは複数個
    の２進ビットを含み、前記２進ビットのうちの１つまた
    はそれ以上が複数個のデータワードを形成し、システム
    にデータを入力するための外部入力手段と、前記データ
    を用いて第１のオペレーションを行なうための少なくと
    も１つの第１のデータオペレーション手段と、前記デー
    タを用いて、第２のオペレーションを行なうための少な
    くとも１つの第２のデータオペレーション手段と、前記
    データを伝えるための複数個のデータバス手段と、前記
    データの伝達を同期させるための少なくとも１つのクロ
    ック手段とを含み、前記少なくとも１つの第１のデータ
    オペレーション手段と、前記少なくとも１つの第２のデ
    ータオペレーション手段と、前記少なくとも１つのクロ
    ック手段とが協働して、前記少なくとも１つのデータバ
    スによって前記外部入力手段から前記第１のデータオペ
    レーション手段へ、前記複数個のデータワードを実質的
    に同時に伝える、システム。
  14. 【請求項１４】　　データを管理するために適応可能な
    システムであって、前記データは複数個のデータワード
    を含み、前記複数個のデータワードの各々は、１つ以上
    の２進ビットを含み、システムに前記データを入力する
    ための、少なくとも１つの外部入力手段と、前記データ
    を用いて、第１のオペレーションを行なうための第１の
    データ管理手段とを含み、前記第１のデータ管理手段は
    前記データをラッチするため、少なくとも１つの第１の
    ラッチ手段を含み、さらに、前記データを用いて第２の
    オペレーションを行なうための第２のデータ管理手段を
    含み、前記第２のデータ管理手段は、前記データをラッ
    チするための少なくとも１つの第２のラッチ手段を含み
    、さらに、少なくとも１つのクロック信号を与えるため
    のクロック手段と、前記クロック信号と同期して、シス
    テムのオペレーションを制御するための制御手段と、前
    記データを伝えるためのデータバス手段とを含み、前記
    データバス手段は前記外部入力手段と、前記第１のデー
    タ管理手段と、前記第２のデータ管理手段とに作動的に
    接続されており、さらに、前記複数個のデータワードの
    各それぞれのデータワードは、前記それぞれのデータワ
    ードの有効桁を識別するための、１つまたはそれ以上の
    識別手段を含み、前記識別手段は１つ以上の前記複数個
    の２進ビットを含み、前記制御手段は前記第１および第
    ２のラッチ手段と協働してワード態様で、前記データの
    伝達を制御し、第１の有効桁を有する前記それぞれのデ
    ータワードは、前記有効桁の第１の程度を含む前記デー
    タワードが、前記第１のデータ管理手段に直接伝えられ
    、かつ前記有効桁の第２の程度のデータワードは、前記
    第２のデータ管理装置を介して前記第１のデータ管理装
    置へ伝えられるそのような態様で、前記外部入力手段か
    ら前記第１のラッチ手段へ伝えられており、前記有効桁
    の第１の程度を有する前記データワード、および前記有
    効桁の第２の程度を有する前記データワードは、前記第
    １のデータ管理装置に、実質的に同時に到達する、シス
    テム。
JP5989291A 1990-03-28 1991-03-25 データを管理するために適応可能なシステム Withdrawn JPH04225456A (ja)

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US50072690A 1990-03-28 1990-03-28
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338675A (en) * 1980-02-13 1982-07-06 Intel Corporation Numeric data processor
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