JPH04207230A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH04207230A JPH04207230A JP33538790A JP33538790A JPH04207230A JP H04207230 A JPH04207230 A JP H04207230A JP 33538790 A JP33538790 A JP 33538790A JP 33538790 A JP33538790 A JP 33538790A JP H04207230 A JPH04207230 A JP H04207230A
- Authority
- JP
- Japan
- Prior art keywords
- registers
- value
- analog voltage
- digital value
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004744 fabric Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はD−A変換器を有する半導体集積回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit having a DA converter.
第2図は従来の半導体集積回路に内蔵されるD−A変換
器のブロック図で、図において、(1)はディジタル値
を格納するレジスタ、(2)は抵抗ラダー、(3)は外
部出力端子、(4)はデータバスである。Figure 2 is a block diagram of a D-A converter built into a conventional semiconductor integrated circuit. In the figure, (1) is a register that stores digital values, (2) is a resistance ladder, and (3) is an external output. The terminal (4) is a data bus.
次に動作について説明する。レジスタ(1)にデータバ
ス(4)からのデジタル値を書き込むことにより、その
値に対応したアナログ電圧が抵抗ラダー(2)より発生
し、外部出力端子(3)より出力される。Next, the operation will be explained. By writing a digital value from the data bus (4) into the register (1), an analog voltage corresponding to the value is generated from the resistance ladder (2) and output from the external output terminal (3).
従来のD−A変換器を内臓する半導体集積回路は以上の
ように構成されていたので、アナログ変換されるデジタ
ル値を1つのレジスタに格納しているため、アナログ電
圧を変化させたい場合はレジスタの値をいちいちソフト
ウェアにより書き換えなけらばならないという問題点が
あった。Conventional semiconductor integrated circuits with built-in D-A converters are configured as described above, and the digital value to be converted to analog is stored in one register, so if you want to change the analog voltage, you need to use the register. There was a problem in that the value of had to be rewritten by software each time.
この発明は上記のような問題点を解決するためになされ
たもので、ソフトウェアによりいちいちレジスタの値を
書き換えなくともアナログ電圧を変化させることか可能
なり−A変換器を内臓する半導体集積回路を得ることを
目的とする。This invention was made in order to solve the above-mentioned problems, and it is possible to change the analog voltage without rewriting the value of the register each time by software - obtain a semiconductor integrated circuit with a built-in A converter The purpose is to
この発明に係る半導体集積回路は、D−A変換器をデジ
タル値を格納する複数個のレジスタと、この複数個のレ
ジスタからの出力をアナログ電圧に変換する抵抗ラダー
とにより構成し、上記複数個のレジスタからの出力は最
初に書き込まれた値が最初に出力されるよう制御される
とともに、タイマオーバフローや外部からのトリが信号
なとのイベントに同期して変化するようにしたものであ
る。A semiconductor integrated circuit according to the present invention includes a D-A converter configured with a plurality of registers that store digital values, and a resistance ladder that converts outputs from the plurality of registers into analog voltages, The output from the register is controlled so that the value written first is output first, and changes are made in synchronization with events such as timer overflow and external trigger signals.
この発明における半導体集積回路は、D−A変換器を複
数個のレジスタと抵抗ラダーで構成したので、ソフトウ
ェアによりいちいちレジスタの値を書き換えなくとも、
アナログ電圧を変化させることか可能となる。In the semiconductor integrated circuit according to the present invention, the D-A converter is configured with a plurality of registers and a resistance ladder, so that the values of the registers can be easily rewritten without having to rewrite the values of the registers each time using software.
It becomes possible to change the analog voltage.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図はこの発明の一実施例としてデジタル値を格納す
るレジスタを3個用い、これらのレジスタからの出力か
タイマオーツ1フロー信号(:同期して変化するD−△
変換器のブロック図である。FIG. 1 shows an embodiment of the present invention in which three registers are used to store digital values, and the output from these registers is the timer auto 1 flow signal (D-
FIG. 2 is a block diagram of a converter.
図において、(1a)〜(IC)はレジスタ、(ld)
。In the figure, (1a) to (IC) are registers, (ld)
.
(1e)はそれぞれレジスタ(1a)の値を(1b)に
レジスタ(Ib’)の値を(IC)に伝える伝達ケート
、(1f)〜(1h)はデータバス(4)からの値をそ
れぞれレジ又々(1a)〜(IC)に伝える伝達ゲート
である。(2)はし・シスタ(IC)の値に対応するア
ナログ電圧を発生する抵抗ラダー、(3)は抵抗ラダー
(2)で発生しt二アナログ電圧を外部に伝える外部出
力端子、(5)か設定された値たけクロック(5a)を
カウントするタイマ、(5b)はタイマ(5)のオーバ
フロー信号で、伝達ゲーh (ld)、 (Ie)の
制御信号となる。(1e) is a transmission gate that transmits the value of register (1a) to (1b) and the value of register (Ib') to (IC), and (1f) to (1h) transmit the value from data bus (4), respectively. This is a transmission gate that transmits information to the cash registers (1a) to (IC). (2) A resistor ladder that generates an analog voltage corresponding to the value of the IC, (3) an external output terminal that transmits the two analog voltages generated by the resistor ladder (2) to the outside, (5) A timer (5b) is an overflow signal of the timer (5) that counts the clock (5a) by a set value, and serves as a control signal for the transmission games h(ld) and (Ie).
次己動作について説明する。3個のレジスタ(1a)〜
(IC)を有しているので、あらかじめ3個のデジタル
値を格納することかでき、3回のソフトウェアによる書
き込みにより、データノ\ス(4)とレジスタ(Ia)
〜(IC)間につなかつている伝達ケートか(Ih)、
(Ig)、 (If)の順に開き、データノ為ス(4
)からのデジタル値がレジスタ(Ic)、 (lb)、
(la)の順に書き込まれる。抵抗ラダー(2)はレ
ジスタ(Ic)の値に対応するアナログ電圧を発生して
いるので、外部出力端子(3)からは最初に書き込まれ
たデジタル値に対応するアナログ電圧か出力される。次
に、タイマ(5)からのオーバフロー信号5bか有効に
なることにより、伝達ゲート(ld)、 (Ie)か開
き、レジスタ(la)、 (Ib)の値がそれぞれ(l
b)、 (lc)に伝達され、レジスタ(IC)には2
番目に書き込まれたデジタル値を格納するので、外部出
力端子(3)からは2番目に書き込まれたデジタル値に
対応するアナログ電圧が出力される。また、次のオーバ
フロー信号(5b)か有効になった時、上記と同様の動
作を行い外部出力端子(3)からは3番目に書き込まれ
たデジタル値に対応するアナログ電圧か出力される。The next self operation will be explained. 3 registers (1a)~
(IC), it is possible to store three digital values in advance, and by writing three times by software, the data node (4) and register (Ia) can be stored.
The transmission cable connected between ~ (IC) (Ih),
Open (Ig) and (If) in this order, and open the data node (4).
), the digital values from registers (Ic), (lb),
They are written in the order of (la). Since the resistor ladder (2) generates an analog voltage corresponding to the value of the register (Ic), the external output terminal (3) outputs an analog voltage corresponding to the first written digital value. Next, when the overflow signal 5b from the timer (5) becomes valid, the transmission gates (ld) and (Ie) open, and the values of the registers (la) and (Ib) change to (l), respectively.
b), (lc), and the register (IC) contains 2
Since the digital value written second is stored, an analog voltage corresponding to the digital value written second is output from the external output terminal (3). Furthermore, when the next overflow signal (5b) becomes valid, the same operation as above is performed and an analog voltage corresponding to the third written digital value is output from the external output terminal (3).
上記のようにあらかしめ3つのデジタル値をレジスタ(
1a)〜(Ic)に格納することができ、デジタル値の
変更をタイマオーバフロー信号により行っているのて、
ソフトウェアによりレジスタの値をいちいち書き換えな
くてもアナログ電圧を変化することができる。As shown above, input the three digital values into the register (
1a) to (Ic), and the digital value is changed by the timer overflow signal.
The analog voltage can be changed using software without having to rewrite register values one by one.
以上のようにこの発明によれは、最初に書き込まれた値
が最初に出力されまたイベントと同期して出力か変化す
るよう制御されたデシタJL値を格納する複数個のレジ
スタと、この複数個のレジスタからの出力をアナログ電
圧に変換する抵抗ラダーとによりD−A変換器を構成し
たので、ソフトウェアによりいちいちレジスタの値を書
き換えることなくアナログ電圧を変化することかできる
という効果かある。As described above, the present invention includes a plurality of registers storing the decimal JL value, which is controlled so that the value written first is output first, and the output changes in synchronization with an event; Since the D-A converter is constituted by a resistor ladder that converts the output from the register into an analog voltage, it has the effect that the analog voltage can be changed by software without rewriting the value of the register each time.
第1図はこの発明の一実施例であるD−A変換器のブロ
ック図、第2図は従来のD−A変換器のブロック図であ
る。
図において、(Ia) 〜(Ic)はレジスタ、(1d
)〜(Ih)は伝達ゲート、(2)は抵抗ラダー、(3
)は出力端子、(4)はデータバス、(5)はタイマ、
(5a)はクロ・ツク、(5b)はオーバーフロー信号
を示す。
なお、図中、同一符号は同一、または相当部分を示す。
第1圓
tci−t71i:づ入偉ケ゛−ト
、3:出力1加チ
Sa: クロッ7
Sb、イー八70−1占号
第2m
データバス
手続補装置(自発) 14 :。
==
平成3年7月2日FIG. 1 is a block diagram of a DA converter according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional DA converter. In the figure, (Ia) to (Ic) are registers, (1d
) to (Ih) are transmission gates, (2) is resistance ladder, (3
) is the output terminal, (4) is the data bus, (5) is the timer,
(5a) shows the clock, and (5b) shows the overflow signal. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. 1st circuit Ci-T71i: Input great gate, 3: Output 1 addition Sa: Cloth 7 Sb, E8 70-1 symbol No. 2m Data bus procedure auxiliary device (spontaneous) 14:. == July 2, 1991
Claims (1)
する半導体集積回路において、上記D−A変換器はデジ
タル値を格納する複数個のレジスタとこの複数個のレジ
スタからの出力値をアナログ電圧に変換する抵抗ラダー
とにより構成され、上記複数個のレジスタからの出力は
最初に書きこまれた値が最初に出力されるよう制御され
、また出力は上記半導体集積回路のイベントに同期して
変化するようにしたことを特徴とする半導体集積回路。In a semiconductor integrated circuit having a D-A converter that converts a digital value into an analog voltage, the D-A converter has a plurality of registers that store digital values and converts output values from the plurality of registers into an analog voltage. The output from the plurality of registers is controlled so that the value written first is output first, and the output changes in synchronization with the event of the semiconductor integrated circuit. A semiconductor integrated circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33538790A JPH04207230A (en) | 1990-11-28 | 1990-11-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33538790A JPH04207230A (en) | 1990-11-28 | 1990-11-28 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04207230A true JPH04207230A (en) | 1992-07-29 |
Family
ID=18287977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33538790A Pending JPH04207230A (en) | 1990-11-28 | 1990-11-28 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04207230A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653835A (en) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | D/a converter |
-
1990
- 1990-11-28 JP JP33538790A patent/JPH04207230A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653835A (en) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | D/a converter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5490099A (en) | Method of multiplying an analog value by a digital value | |
JPS6364413A (en) | Sequential approximation registor | |
JPS607812B2 (en) | Data buffering device | |
JPH04207230A (en) | Semiconductor integrated circuit | |
JPS5927624A (en) | Integrated circuit possible for logical change | |
JPS605963B2 (en) | Control device | |
JPS5920196B2 (en) | bidirectional shift register | |
JP2513179B2 (en) | Series-parallel conversion circuit with counter | |
KR910009296B1 (en) | Sequential access memory | |
KR890004805Y1 (en) | Digital data order conversion circuits of cd-rom driver | |
JPS6297200A (en) | Control memory | |
SU832598A1 (en) | Buffer storage device | |
JPS62104152A (en) | Semiconductor device | |
JPH0416024A (en) | Semiconductor device | |
JPH0625064Y2 (en) | Multi-valued logic driver | |
JPH05335939A (en) | Up-down counter | |
SU962918A1 (en) | Device for computing logic voltages in n variables | |
JPS63276915A (en) | Timing signal generating circuit | |
JP2771346B2 (en) | Microcomputer | |
JPH01143097A (en) | Read only memory | |
SU822357A1 (en) | Switching device | |
JPH04223020A (en) | Dip switch | |
JPS6348029A (en) | Initial setting system for time switch | |
JPS61273790A (en) | Memory circuit | |
JPS62179226A (en) | Signal multiplexer |