JPH04205788A

JPH04205788A - Variable bit length memory

Info

Publication number: JPH04205788A
Application number: JP2332128A
Authority: JP
Inventors: Hiroshi Sasama; 笹間　洋
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-11-29
Filing date: 1990-11-29
Publication date: 1992-07-27

Abstract

PURPOSE:To offer a variable bit length memory with improved integration degree by using a data storage circuit which is constituted so that it can be divided into N pieces of memory blocks in total, each of which are provided with the bit length (k) and word quantity (m). CONSTITUTION:The states of internal mode signal lines M0-M2 are decided by a bit length mode specifying circuit 5 in accordance with mode specifying data signal lines MD0, MD1 inputted from the outside. By a data line changeover circuit 6, the connecting relation between external data lines (I/O)0-(I/O)31 and internal data lines D0-D31 is changed over in accordance with the signal states of A10-A11 which are the prescribed bits of external specified address line, and the signal states of internal mode signal lines M0-M2. Also, each memory block in the data storage circuit 4 are selected by the data changeover circuit 6 in accordance with the signal state of A10, A11 and the signal states of M0-M2. The data storage circuit 4 is constituted so that it can be divided into 4 pieces of memory blocks in total, each of which are provided with the bit length of 8 bits and word quantity of 1024 words.

Description

[Detailed description of the invention]

【産業上の利用分野）本発明は、データ記憶回路の指定されたアドレスのワー
ド単位のデータを、入出力データ線を介してアクセスす
るメモリに係り、特に、通信用スイッチ等に用いられる
種々のビット長やワード長のメモリを、１品種やメモリ
で賄うようにしな可変ビット長メモリに関する。【従来の技術】従来から、半導体集積回路等によるメモリは、汎用コン
ピュータの主記憶装置等以外にも様々な目的に使用され
ている。例えば、通信衛星搭載交換機のベースバンドスイッチに
おいては、主記憶装置や時間スイッチ装置の時間スイッ
チメモリ等に用いられている。この通信衛星搭載交換機の主記憶装置においては、中央
制御装置に８０８６等の１６ビツトＣＰＵ　（Ｃｅｎｔ
ｒａｌ　ｐｒＯｃｅｓｓｉｎ（］　ｕｎｒｔ　）を使用
したときには、１ワードか１６ビツトであるメモリが用
いられる。又、時間スイッチメモリとしては、例えば、
ワード当り１１ビツトのメモリか用いられている。このように、メモリのワード当りのビット長及びワード
長は、使用する目的に従って異なるものである。このため、半導体集積回路等のメモリは、ワード当りの
ビット長やワード長の界なる多品種のメモリが開発され
提供されている。一方、このような多品種のメモリの開発は、開発コスト
の上昇等の問題があるなめ、１品種のメモリにおいて、
このメモリ内部のメモリ容量を有効に活用しながら、ビ
ット長やワード長を可変可能とし、これによりビット長
やワード長の異なる多品種のメモリを提供することので
きる可変ビット長メモリに関する技術か開示されている
。特開昭６１−５９６８２では、指定されたビット長に従
い、メモリ外部から指定されたアドレスをメモリ内部の
データ記憶回路のアドレスに変換するアドレス変換手段
と、指定されたビット長に従い、メモリ外部からの入出
力データ線をメモリ内部のデータ記憶回路のデータ線に
切替えるデータ線切替手段とを備え、これにより１アド
レス当りのデータを構成するビット長を可変するという
技術が開示されている。第９図は、従来、特開昭６１−５９６８２で開示されて
いる、可変ビット長メモリのブロック図である。この第９図においては、合計３２Ｘ１０２４ピツトのメ
モリ容量を有効に用いて、ビット長８ビツトでワード長
４０９６ワードのメモリや、ビット長１６ピツトてワー
ド長２０４８ワードのメモリや、ビット長３２ビツトで
ワード長１０２４ワードのメモリが実現できるようにし
ようとしている。即ち、この第９図に示されるメモリは、メモリ容量を有
効に用いながら、３通りのビット長のメモリを実現する
ことができる可変ビット長メモリとしている。この第９図において、この可変ビット長メモリのビット
長は、該メモリ外部からのモード指定データ信号線ＭＤ
Ｏ１ＭＤＩにより決定される。ビット長モード指定回路５は、これらモード指定データ
信号線ＭＤＯ，ＭＤＩの入力に従って、内部モード信号
線ＭＯ〜Ｍ２のいずれかの信号線＝　　４　− を“１″にセットする。即ち、モード指定データ信号線
ＭＤＯ５ＭＤＩによるビット長の指定が、８ビツトのビ
ット長であれば内部モード信号線ＭＤＯのみが′１″と
なり、１６ピツトの指定であれば内部モード信号線Ｍ１
のみが“′１パとなり、３２ビツトの指定であれば内部
モード信号線Ｍ２のみか“１″にセットされる。この可変ビット長メモリに入力された合計１０本の外部
指定アドレス線ＡＯ〜Ａ９は、アドレス変換回路１２に
より、内部モード信号線ＭＯ〜Ｍ２に従いながら、デー
タ記憶回路４の行デコーダ２と列テコーダ３とに入力す
る内部指定アドレス線ＡＤＯ〜ＡＤ７にアドレス変換さ
れる。又、このアドレス変換回路１２は、合計３２×１０２４
ビツトのメモリ容量のデータ記憶回路４の内部の、ビッ
ト長８ビツトでワード長１０２４の合計４個のブロック
に分割された各メモリブロックに対応したブロックイネ
ーブル線ＭＥＯ〜ＭＥ３の出力を行う。又、データ線切替回路１３は、可変ビット長メモリの外
部から入力される合計３２本の外部データ線（Ｉｌｏ）
Ｏ〜（Ｉｌｏ）３１と、該可変ビット長メモリの内部の
データ記憶回路４に接続される合計３２本の内部データ
線ＤＯ〜Ｄ３１との接続関係の切替を行う。又、入出力制御回路７は、可変ビット長メモリ外部から
入力されるチップイネーブル線ＣＥＯ５ＣＥＩと出力イ
ネーブル線○Ｅと書込イネーブル線ＷＥとに従って、内
部イネーブル線Ｅと、入出力制御線Ｒ／Ｗとを出力する
。この第９図に示される従来開示された可変ビット長メモ
リにおいて、８ビツトのビット長モードが選択された場
合は、アドレス変換回路１２により、合計１０本の外部
指定アドレス線ＡＯ〜Ａ９のうち合計８本の外部指定ア
ドレス線Ａ２〜Ａ９が合計８本の内部指定アドレス［Ａ
ＤＯ〜ＡＤ７に接続され、残りの外部指定アドレス線Ａ
Ｏ１Ａ１を用いて合計４本のブロックイネーブル信号Ｍ
ＥＯ〜ＭＥ３のうちのいずれか１本をイネーブル即ち１
′″にセットする。又、データ線切替回路１３は、合計
２本の外部指定アドレス線ＡＯ，Ａ１の信号に従って、
内部データ線Ｄｏ〜Ｄ７とＤ８〜Ｄ１５とＤ１６〜Ｄ２
３とＤ２４〜Ｄ３１とのいずれかの８本の内部データ線
を、合計８本の外部データ線（Ｉｌｏ）Ｏ〜（Ｉｌｏ）
７と接続する。この場合、残りの外部データ線（Ｉ　１
０　＞８〜（Ｉｌｏ）３］は、続出時にはハイインピー
タンス状態となり、書込時にはｄｏｎ’ｔ　Ｃａｒｅに
なる９同様に、１６ビツトモードが選択された場合は、
アドレス変換回路１２において、合計１０本の外部指定
アドレス線ＡＯ〜Ａ９のうちの合計８本の内部指定アド
レス線入１〜Ａ８が、合計８本の内部指定アドレス線Ａ
ＤＯ〜ＡＤ７に接続される。又、このアドレス変換回路１２は、残りの外部指定アド
レス線ＡＯを用いて、ブロックイネーブル線ＭＥＯとＭ
ＥＩとをイネーブルとするか、あるいは、ブロックイネ
ーブル線Ｍ、Ｅ２とＭＢ２とをイネーブルとする（４本
中の２本がイネーブル）。なお、このときに、外部指定アドレス線Ａ９はｄＯｎ’
ｔ　ｃａｒｅになる。又、１６ビツトモードが選択され
た場合に、データ切替回路１３は、外部指定アドレス線
ＡＯのデータに従って、内部データ線ＤＯ〜Ｄ１５又は
内部データ線Ｄ１６〜Ｄ３１のいずれか１６本を、外部
データ線（Ｉｌｏ）Ｏ〜（Ｉｌｏ＞１５に接続する。こ
のとき、外部データ線（Ｉｌｏ）１６〜（Ｉｌｏ）３１
は、メモリの続出時にはハイインピーダンス状態となり
、メモリの書込時にはｄｏｎ’ｔ　Ｃａｒｅとなる。同様に、３２ビツトモードが選択された場合は、アドレ
ス変換回路１２において、合計１０本の外部指定アドレ
ス線ＡＯ〜へ９のうちの合計８本の外部指定アドレス線
ＡＯ〜Ａ７が、合計８本の内部指定アドレス線ＡＤＯ〜
ＡＩ）７に接続される。又、このアドレス変換回路１２は、全てのブロックイネ
ーブル線ＭＥＯ〜ＭＥ３を全てイネーブルとする。なお
、外部指定アドレス線Ａ８、Ａ９はｄｏｎ’ｔ　Ｃａｒ
ｅになる。又、この３２ビツトモードが選択された場合
に、データ切替回路１３は、内部データ線ＤＯ〜Ｄ３１
と外部データ線（Ｉｌｏ）０〜＜Ｉｌｏ＞３１とを接続
する。このように、特開昭６１−５９６８２で開示された可変
ビット長メモリにおいては、指定されたビット長に従い
指定アドレスをそれに見合うアドレスに変換するアドレ
ス変換手段と、指定されたビット長に従い入出力データ
線をそれに見合うデータ線に切替えるデータ線切替手段
とにより、１品種のメモリを、ビット長が８ビツト、１
６ビット、３２ビツトの３品種のメモリを賄うことがて
きるとされている。第１０図は、前記特開昭６１−５９６８２の明細書の第
３図で開示された可変ビット長メモリに用いられるアド
レス変換回路１２のブロック図である。この第１０図において、アドレス変換回路１２は、合計
３つのアドレスバッファ１４ａ、１４ｂ、１４Ｃと、合
計２つのデマルチプレクサ１５ａ、１０ｂが用いられて
いる。このアドレス変換回路１２においては、ビット長モード
指定回路５から入力される合計３本の内部モード信号線
ＭＯ〜Ｍ２カ釈それぞれ１本ずっ順に、アドレスバッフ
ァ１４ａ、アドレスバッファ１４ｂ、アドレスバッファ
１４Ｃに入力されている。つまり、指定されたビット長モードが８ビツトモードの
場合には、内部モード信号線ＭＯが°゛１″となり、ア
ドレスバッファ１４ａが選択され、合計８本の外部指定
アドレス線Ａ２〜Ａ９か、合計８本の内部指定アドレス
線ＡＤＯ〜ＡＤ７に接続される。このとき、デマルチプ
レクサ１５ａによって、ブロックイネーブル線ＭＥＯ〜
ＭＥ３のうちの１つが′１″となる。又、１６ビツトモードが指定された場合には、内部モー
ド信号線Ｍ１かパ１“°となり、アドレスバッファ１４
ｂが選択され、合計８本の外部指定アドレス線Ａ１〜Ａ
８が、合計８本の内部指定アドレスＡＤＯ〜ＡＤ７に接
続される。このとき、デマルチプレクサ１５ｂにより、
外部指定アドレス線ＡＯが゛０パのときには合計２本の
ブロックイネーブル線ＭＥＯ１ＭＥＩが選択され、外部
指定アドレス線ＡＯが１″のときには合計２本のブロッ
クイネーブル線ＭＥ２、ＭＢ２か選択される。このとき
、外部指定アドレス線Ａ９はｄｏｎ　’　ｔｃａｒｅと
なる。又、３２ビツトモードが指定された場合には、内部モー
ド信号線Ｍ２が゛１パとなり、アドレスバッファ１４ｃ
が選択され、外部指定アドレス線ＡＯ〜Ａ７か内部指定
アドレス線ＡＤＯ〜ＡＤ７に接続される。このとき、外
部指定アドレス線Ａ８、Ａ９はｃｌｏｎ’ｔ　ｃａｒｅ
となる。第１１図（Ａ）〜（Ｃ）は、アドレス変換回路１２を用
いたときの、前記特開昭６１−５９６８２の明細書に示
されているアドレス空間を示したマツプ図である。この第１１図（Ａ）は、ビット長モード指定が８ビツト
モードの場合のメモリマツプ図である。この８ビツトモードの場合には、合計４本のブロックイ
ネーブル線ＭＥＯ〜ＭＥ３により選択される合計４個の
各ブロックメモリが、１つのアドレス毎に、順に、選択
される。第１１図（Ｂ）は、ビット長モード指定が１６ビットモ
ードの場合のメモリマツプ図である。この１６ビツトモ
ードの場合には、合計２本のブロックイネーブル線ＭＥ
Ｏ１ＭＥＩにより選択される２つのブロックメモリが組
合せて使われると共に、合計２本のブロックイネーブル
線ＭＥ２、ＭＢ２により選択される２つのブロックメモ
リが組合せて使われ、１アドレス当りのビット長か１６
ビツトとなっている。この１６ビツトモードの場合には
、アドレス順に、ブロックイネーブル線ＭＥＯとＭＥｌ
、及びブロックイネーブル線ＭＥ２とＭＢ２が、順に（
交互に）選択される。第１１図＜Ｃ）は、ビット長モード指定が３２ビツトモ
ードの場合のメモリマツプ図である。この３２ビツトモ
ードの場合には、合計４つのメモリブロックが組合され
て用いられ、これにより１アドレスのビット長か３２ビ
ツトとされている。[Field of Industrial Application] The present invention relates to a memory that accesses word-by-word data at a designated address in a data storage circuit via an input/output data line, and particularly relates to a memory that accesses data in units of words at a specified address in a data storage circuit, and in particular, it relates to a memory that accesses data in units of words at a specified address in a data storage circuit, and particularly relates to a memory that accesses data in units of words at a specified address in a data storage circuit, and in particular to It relates to a variable bit length memory that allows bit length or word length memory to be covered by one type or memory. 2. Description of the Related Art Memories made of semiconductor integrated circuits and the like have been used for various purposes other than main storage devices of general-purpose computers. For example, in a baseband switch of a communication satellite-mounted exchange, it is used as a main storage device, a time switch memory of a time switch device, and the like. In the main memory of this communications satellite on-board switching system, the central control unit uses a 16-bit CPU (Central 8086, etc.).
When using ral prOcessin(] unrt ), memory is used which is either 1 word or 16 bits. Also, as a time switch memory, for example,
Eleven bits of memory per word are used. Thus, the bit length per word and word length of the memory vary depending on the purpose of use. For this reason, various types of memories such as semiconductor integrated circuits have been developed and provided, with different bit lengths per word and word lengths. On the other hand, the development of such a wide variety of memory has problems such as an increase in development costs, so for one type of memory,
Disclosure of technology related to variable bit length memory that can make the bit length and word length variable while effectively utilizing the internal memory capacity, thereby providing a wide variety of memories with different bit lengths and word lengths. has been done. Japanese Patent Laid-Open No. 61-59682 discloses an address conversion means for converting an address specified from outside the memory into an address of a data storage circuit inside the memory according to a specified bit length, and an address conversion means for converting an address specified from outside the memory into an address of a data storage circuit inside the memory according to the specified bit length. A technique has been disclosed in which a data line switching means is provided for switching an input/output data line to a data line of a data storage circuit inside a memory, and thereby the bit length constituting data per address is varied. FIG. 9 is a block diagram of a conventional variable bit length memory disclosed in Japanese Patent Laid-Open No. 61-59682. In this figure, the total memory capacity of 32 x 1024 pits is effectively used to create a memory with a bit length of 8 bits and a word length of 4096 words, a memory with a bit length of 16 pits and a word length of 2048 words, and a memory with a bit length of 32 bits and a word length of 2048 words. We are trying to realize a memory with a word length of 1024 words. That is, the memory shown in FIG. 9 is a variable bit length memory that can realize memories of three different bit lengths while effectively using the memory capacity. In FIG. 9, the bit length of this variable bit length memory is determined by the mode designation data signal line MD from outside the memory.
Determined by O1MDI. The bit length mode designation circuit 5 sets one of the internal mode signal lines MO to M2 to "1" in accordance with the input of the mode designation data signal lines MDO and MDI. That is, if the bit length specified by mode specification data signal line MDO5MDI is 8 bits, only internal mode signal line MDO becomes '1'', and if 16 pits is specified, internal mode signal line M1
If 32 bits are designated, only the internal mode signal line M2 is set to "1". A total of 10 external designated address lines AO to A9 input to this variable bit length memory are converted into addresses by the address conversion circuit 12 to the internal specified address lines ADO to AD7, which are input to the row decoder 2 and column decoder 3 of the data storage circuit 4, while following the internal mode signal lines MO to M2. The address conversion circuit 12 has a total of 32×1024
The block enable lines MEO to ME3 are outputted corresponding to each memory block which is divided into a total of four blocks each having a bit length of 8 bits and a word length of 1024 inside the data storage circuit 4 having a memory capacity of 1 bit. In addition, the data line switching circuit 13 connects a total of 32 external data lines (Ilo) input from outside the variable bit length memory.
The connection relationship between O~(Ilo)31 and a total of 32 internal data lines DO~D31 connected to the data storage circuit 4 inside the variable bit length memory is switched. In addition, the input/output control circuit 7 outputs an internal enable line E and an input/output control line R/W according to a chip enable line CEO5CEI, an output enable line ○E, and a write enable line WE that are input from outside the variable bit length memory. Outputs . When the 8-bit bit length mode is selected in the conventionally disclosed variable bit length memory shown in FIG. Eight externally specified address lines A2 to A9 are connected to a total of eight internally specified addresses [A
Connected to DO~AD7 and the remaining external specified address line A
A total of 4 block enable signals M using O1A1
Enable any one of EO to ME3, that is, 1
''.Furthermore, the data line switching circuit 13, according to the signals of the two external specified address lines AO and A1,
Internal data lines Do~D7, D8~D15, and D16~D2
3 and D24 to D31 to a total of eight external data lines (Ilo) O to (Ilo)
Connect with 7. In this case, the remaining external data line (I 1
0 > 8 ~ (Ilo) 3] becomes a high impedance state when successive occurrences, and becomes a don't care state when writing. 9 Similarly, when 16-bit mode is selected,
In the address conversion circuit 12, a total of 8 internal designated address lines 1 to A8 out of a total of 10 external designated address lines AO to A9 are connected to a total of 8 internal designated address lines AO to A8.
Connected to DO to AD7. Further, this address conversion circuit 12 uses the remaining external designated address lines AO to convert block enable lines MEO and M
EI or block enable lines M, E2 and MB2 are enabled (two of the four lines are enabled). Note that at this time, the external designated address line A9 is dOn'.
Become t care. Further, when the 16-bit mode is selected, the data switching circuit 13 switches any 16 of the internal data lines DO to D15 or internal data lines D16 to D31 to the external data line ( Connect to Ilo)O~(Ilo>15. At this time, external data lines (Ilo)16~(Ilo)31
is in a high impedance state when writing to the memory, and becomes a don't care state when writing to the memory. Similarly, when the 32-bit mode is selected, in the address conversion circuit 12, a total of 8 external designated address lines AO to A7 out of a total of 10 external designated address lines AO to 9 are converted to a total of 8 external designated address lines AO to A7. Internal designated address line ADO~
AI) connected to 7. Further, this address conversion circuit 12 enables all block enable lines MEO to ME3. Note that externally specified address lines A8 and A9 are don't Car.
It becomes e. Further, when this 32-bit mode is selected, the data switching circuit 13 switches the internal data lines DO to D31.
and external data lines (Ilo) 0 to <Ilo>31. In this way, the variable bit length memory disclosed in Japanese Patent Application Laid-Open No. 61-59682 has an address conversion means for converting a specified address into an address corresponding to the specified bit length, and an address conversion means for converting input/output data according to the specified bit length. By using a data line switching means that switches the line to the corresponding data line, one type of memory can be connected to a memory with a bit length of 8 bits or 1
It is said that it will be able to support three types of memory: 6-bit and 32-bit. FIG. 10 is a block diagram of the address translation circuit 12 used in the variable bit length memory disclosed in FIG. 3 of the specification of Japanese Patent Laid-Open No. 61-59682. In FIG. 10, the address conversion circuit 12 uses a total of three address buffers 14a, 14b, and 14C, and a total of two demultiplexers 15a and 10b. In this address conversion circuit 12, a total of three internal mode signal lines MO to M2 inputted from the bit length mode designation circuit 5 are inputted to address buffers 14a, 14b, and 14C in order. has been done. In other words, when the specified bit length mode is 8-bit mode, the internal mode signal line MO becomes ``1'', the address buffer 14a is selected, and a total of 8 external specified address lines A2 to A9 are selected. The block enable lines MEO to AD7 are connected to the block internal designated address lines ADO to AD7.
One of the ME3 becomes '1'. Also, when the 16-bit mode is specified, the internal mode signal line M1 becomes '1', and the address buffer 14 becomes '1'.
b is selected, and a total of eight external specified address lines A1 to A
8 are connected to a total of eight internal designated addresses ADO to AD7. At this time, the demultiplexer 15b
When the externally designated address line AO is 0, a total of two block enable lines MEO1MEI are selected, and when the externally designated address line AO is 1'', a total of two block enable lines ME2 and MB2 are selected. At this time, , the external specified address line A9 becomes don'tcare. Also, when the 32-bit mode is specified, the internal mode signal line M2 becomes 1 pin, and the address buffer 14c becomes
is selected and connected to external designated address lines AO-A7 or internal designated address lines ADO-AD7. At this time, externally designated address lines A8 and A9 are cloned.
becomes. FIGS. 11(A) to 11(C) are map diagrams showing the address space shown in the specification of Japanese Patent Laid-Open No. 61-59682 when the address conversion circuit 12 is used. FIG. 11(A) is a memory map diagram when the bit length mode designation is 8-bit mode. In this 8-bit mode, a total of four block memories selected by a total of four block enable lines MEO to ME3 are sequentially selected for each address. FIG. 11(B) is a memory map diagram when the bit length mode designation is 16-bit mode. In this 16-bit mode, a total of two block enable lines ME
Two block memories selected by O1MEI are used in combination, and two block memories selected by a total of two block enable lines ME2 and MB2 are used in combination, and the bit length per address is 16.
It has become a bit. In this 16-bit mode, block enable lines MEO and MEL are connected in address order.
, and block enable lines ME2 and MB2 in turn (
alternately) are selected. FIG. 11<C) is a memory map diagram when the bit length mode designation is 32-bit mode. In this 32-bit mode, a total of four memory blocks are used in combination, making the bit length of one address 32 bits.

[Problem to be achieved by the invention]

しかしながら、前述の特開昭６１−５９６８２の可変ビ
ット長メモリは、メモリの外部から入出力するデータの
ビット長を可変ならしめるなめに、指定されたビット長
に従い指定アドレスをそれに見合うアドレスに変換する
、比較的論理素子も多く複雑なアドレス変換手段を必要
とするという問題があった。従って、このような従来開示された可変ビット長メモリ
にあっては、ビット長を可変ならしめるための回路か大
きくなり、集積度に関して好ましいものではなかった。なお、この特開昭６１−５９６８２の明細書においては
、可変ビット長メモリの外部から入力される外部指定ア
ドレス線ＡＯ〜Ａ９の本数に間違いがある。即ち、この
明細書においては１０本としているか、これは間違いで
、１２本必要である。即ち、この可変ビット長メモリがビット長８ビツトで用
いられる場合には、４０９６アドレス（ワードあるいは
バイト）のアドレス空間の指定を行うとされているか、
このためにはこの外部指定アドレス線が１２本必要であ
るからである。更に、この特開昭６１−５９６８２の明細書においては
、データ記憶回路４の行デコーダ２と列テコータ３とに
入力される内部指定アドレス線ＡＤＯ〜ＡＤ７の本数に
間違いがある。即ち、この内部指定アドレス線の本数を
合計８本としているが、これは間違いであり、合計１０
本必要であるはずである。なぜなら、このデータ記憶回路４の合計４個の各メモリ
ブロックのアドレス空間は１０２４アドレス（ワード）
であるとされているが、このなめにはこのアドレス空間
の指定のなめに合計１０本のアドレス線が必要であるか
らである。又、更に、この特開昭６１−５９６８２の明細書におい
ては、アドレス変換回路１２に入力される内部モード信
号線ＭＯ〜Ｍ２の信号線か短絡されており、このアドレ
ス変換回路１２から出力されるデータ記憶回路ブロック
イネーブル線ＭＥＯ〜ＭＥＢも短絡されており、更に、
このアドレス変換回路１２の内部のデマルチプレクサ１
５ａの出力も短絡されているように、いくつかの図面に
間違いがある。特に、デマルチプレクサ１５ａに関して
、ブロックイネーブル線ＭＥφ〜ＭＥ３をどのような回
路で切替えるのかについては、この明細書で開示すべき
発明の重要なポイントであり、かなり複雑な処理である
にもかかわらす、省略された説明のみであり、この明細
書の記載のみて、この明細書に記載された発明を実現す
ることは非常に困難である。同様に、データ線切替四Ｒ１３においても、この特開昭
６１−５９６８２の明細書で開示すべき発明の重要なポ
イントであり、比較的複雑な処理であるにもかかわらす
、この明細書にはデータをどの方向へ切替えるかのみし
か記載されておらす、この明細書の記載のみで、この明
細書に記載された発明を実現することは非常に困難であ
る。本発明は前記従来の問題点を解決するべくなされたもの
で、データ記憶回路の指定されたアドレスのワード単位
のデータを、入出力データ線を介してアクセスするメモ
リにおいて、メモリ外部との入力や出力を行うデータの
ビット長を可変することのできるメモリを提供すると共
に、このビット長の可変時に、メモリ外部からの外部指
定アトレス線と、メモリ内部のデータ記憶回路のテコー
タへの内部指定アドレス線との接続関係を変更する必要
がなく、よって、このような接続関係の変更のためのア
ドレス変換回路を必要とせず、より論理素子等の削減を
図り、集積度を向上することのできる可変ビット長メモ
リを提供することを目的とする。However, the variable bit length memory disclosed in Japanese Patent Application Laid-Open No. 61-59682 converts a specified address into an address corresponding to the specified bit length in order to make the bit length of data input and output from outside the memory variable. However, there is a problem in that it requires a relatively large number of logic elements and a complicated address translation means. Therefore, in such conventionally disclosed variable bit length memories, the circuit for making the bit length variable becomes large, which is not preferable in terms of the degree of integration. In the specification of JP-A-61-59682, there is a mistake in the number of external designated address lines AO to A9 inputted from outside the variable bit length memory. That is, in this specification, the number is 10, but this is a mistake; 12 are required. That is, when this variable bit length memory is used with a bit length of 8 bits, an address space of 4096 addresses (words or bytes) is specified.
This is because 12 external designated address lines are required for this purpose. Furthermore, in the specification of Japanese Patent Laid-Open No. 61-59682, there is a mistake in the number of internal designated address lines ADO to AD7 input to the row decoder 2 and column telecoder 3 of the data storage circuit 4. In other words, the total number of internal designated address lines is 8, but this is incorrect and the total number is 10.
The book should be necessary. This is because the address space of each of the four memory blocks in total of this data storage circuit 4 is 1024 addresses (words).
This is because a total of 10 address lines are required for specifying this address space. Furthermore, in the specification of JP-A-61-59682, the signal lines of the internal mode signal lines MO to M2 input to the address conversion circuit 12 are short-circuited, and the signal lines output from the address conversion circuit 12 are short-circuited. The data storage circuit block enable lines MEO to MEB are also short-circuited, and furthermore,
Demultiplexer 1 inside this address conversion circuit 12
There are errors in some of the drawings, as the output of 5a is also shorted. In particular, regarding the demultiplexer 15a, what kind of circuit should be used to switch the block enable lines MEφ to ME3 is an important point of the invention to be disclosed in this specification, and although it is a fairly complicated process, It is very difficult to realize the invention described in this specification based only on the description of this specification, which is only an omitted explanation. Similarly, data line switching 4R13 is an important point of the invention to be disclosed in the specification of JP-A-61-59682, and although it is a relatively complicated process, it is not disclosed in this specification. It is extremely difficult to realize the invention described in this specification with only the description in this specification, which only describes in which direction data is to be switched. The present invention has been made to solve the above-mentioned conventional problems, and is a memory in which word-by-word data at a designated address of a data storage circuit is accessed via an input/output data line. In addition to providing a memory that can vary the bit length of data to be output, when the bit length is variable, an externally specified address line from outside the memory and an internally specified address line to the tecoter of the data storage circuit inside the memory are provided. This variable bit eliminates the need to change the connection relationship between The purpose is to provide long memory.

[Means to achieve the task]

本発明は、データ記憶回路の指定されたアドレスのワー
ド単位のデータを、入出力データ線を介してアクセスす
るメモリにおいて、それぞれが、ビット長にでワード数
ｍである、合計Ｎ個のメモリブロックに、分割可能に構
成された前記データ記憶回路と、前記入出力データ線を
介してアクセスするデータのビット長りを決定するビッ
ト長モード指定手段と、外部指定アドレス線の所定ビッ
トの信号状態と前記ビット長モード指定手段の出力の信
号状態とに従って、前記データ記憶回路の各メモリブロ
ックを選択するブロック選択回路と外部指定アドレス線
の所定ビットの信号状態と前記ビット長モード指定手段
の出方の信号、ｆ態とに従って、外部データ線と内部デ
ータ線との接続関係を切替えるデータ線切替回路と、前
記データ記憶回路のアドレス変換回路と外部アドレス指
定線との接続関係を、前記ビット長りを可変しても固定
とする配線接続と、を篩え、前記入出力データ線を介し
てアクセスするデータのビット長りを、ビット長ｋから
ビット長ｋ　×Ｎｔで、可変ビット長としたことにより
、前記課題を達成しなものである。又、本発明は、前記ブロック選択回路と、前記データ線
切替回路との、少なくとも１部の回路を共通回路とする
ことができる。又、本発明は、前記ビット長モード指定手段が、該メモ
リ内部のビット長モード指定メモリを備えることにより
、前記課題を達成したものである。The present invention provides a total of N memory blocks, each of which has a bit length and m words, in a memory that accesses data in units of words at a designated address of a data storage circuit via an input/output data line. The data storage circuit is configured to be divisible, the bit length mode designation means determines the bit length of data accessed via the input/output data line, and the signal state of a predetermined bit of the external designated address line is A block selection circuit that selects each memory block of the data storage circuit according to the signal state of the output of the bit length mode designation means, a signal state of a predetermined bit of the external designated address line, and the output of the bit length mode designation means. A data line switching circuit that switches the connection relationship between the external data line and the internal data line according to the signal and the f state, and the connection relationship between the address conversion circuit of the data storage circuit and the external address designation line according to the bit length. Wiring connections that are fixed even if they are variable, and the bit length of data accessed via the input/output data line is made variable bit length from bit length k to bit length k × Nt. , which achieves the above-mentioned problems. Further, in the present invention, at least a portion of the block selection circuit and the data line switching circuit may be a common circuit. Further, the present invention achieves the above-mentioned problem by providing the bit length mode designation means with a bit length mode designation memory inside the memory.

[Effect]

本発明では、メモリ外部との入力や出力を行うデータの
ビット長を可変することのできるメモリを提供するなめ
に、それぞれがビット長にでワード数ｍである、合計Ｎ
個のメモリブロックに、分割可能に構成されたデータ記
憶回路を用いている。即ち、これら合計Ｎ個のメモリブロックを組合せること
により、メモリ外部との入力や出力を行うデータのビッ
ト長りを、ビット長ｋからビット長ｋ　×Ｎｔで、可変
ビット長とすることができる。又、この場合、入出力データ線を介してアクセスするデ
ータのビット長しと、メモリの外部からの外部指定アド
レス線の所定ビットの信号状態とに従って、合計Ｎ個の
メモリブロックに分割可能なデータ記憶回路の、各メモ
リブロックの選択や、各メモリブロックへの外部データ
線の接続切替を行う必要がある。このなめ、本発明においては、外部指定アドレス線の所
定ビットの信号状態と、ビット長モード指定手段の出力
の信号状態とに従って、データ記憶回路の各メモリブロ
ックの選択を行うブロック選択回路を用いている。又、本発明においては、外部指定アドレス線の所定ビッ
トの信号状態と、ビット長モード指定手段の出力の信号
状態とに従って、外部データ線と内部データ線との接続
関係を切替えるデータ線切替回路を用いている。更に、本発明においては、このような可変ビット長メモ
リの構造を簡潔化するために、データ記憶回路のアドレ
スデコータと外部アドレス指定線との接続関係を、入出
力データ線を介してアクセスするデータのビット長りを
可変しても固定とすることのできる配線接続を有してい
る。例えは、入出力データ線を介してメモリ外部とアクセス
するデータのビット長しがビット長に×Ｎである、最も
長いビット長しである場合に、メモリ外部からの外部指
定アドレス線の本数は最も少なくなる。例えば、少なく
とも、この最も長いビット長しのときの、メモリ外部か
ら入力される外部指定アドレス線を、データ記憶回路の
アドレスデコータと固定して配線接続する方法がある。この場合には、入出力データ線を介してアクセスするデ
ータのビット長しが変更されても（短く定義された場合
にも）、外部指定アドレス線は、このデータ記憶回路の
各メモリブロックの選択に固定して用いることかできる
。このように、本発明によれば、メモリ外部との入力や出
力を行うデータのビット長を可変することができるメモ
リを提供することかできると共に、メモリ外部からの外
部指定アドレス線と、メモリ内部のデータ記憶回路のデ
コーダへの内部指定アドレス線との接続関係を固定とし
、よって、アドレス変換回路等を必要としない。なお、本発明が対象とするメモリは、通常のランタムア
クセスメモリに限定するものではなく、リードオンリメ
モリや、２ポートのランダムアクセスメモリであっても
よい。例えば、２ポートのランタムアクセスメモリに本
発明を適用する場合においては、一方のポートからアク
セスするデータのビット長と、他方のポートからアクセ
スするデータのビット長とを異ならせることや、独立し
てビット長を可変することも可能である。従って、多様
なビット長やワード長の組合わせの２ポートのランダム
アクセスメモリを、１品種のメモリで実現することがで
きる。In the present invention, in order to provide a memory that can vary the bit length of data that is input to and output from the outside of the memory, a total of N
A data storage circuit configured to be divisible is used in each memory block. That is, by combining these N memory blocks in total, the bit length of data input to or output from the outside of the memory can be made variable from bit length k to bit length k x Nt. . Furthermore, in this case, the data can be divided into a total of N memory blocks according to the bit length of the data accessed via the input/output data line and the signal state of a predetermined bit of the external designated address line from outside the memory. It is necessary to select each memory block of the storage circuit and switch the connection of external data lines to each memory block. For this reason, the present invention uses a block selection circuit that selects each memory block of the data storage circuit according to the signal state of a predetermined bit of the external designated address line and the signal state of the output of the bit length mode designation means. There is. Further, the present invention includes a data line switching circuit that switches the connection relationship between the external data line and the internal data line according to the signal state of a predetermined bit of the external specified address line and the signal state of the output of the bit length mode specifying means. I am using it. Furthermore, in the present invention, in order to simplify the structure of such a variable bit length memory, the connection relationship between the address decoder of the data storage circuit and the external addressing line is accessed via the input/output data line. It has wiring connections that can be fixed even if the bit length of data is variable. For example, if the bit length of the data accessed outside the memory via the input/output data line is the longest bit length, which is the bit length x N, then the number of external specified address lines from outside the memory is will be the least. For example, there is a method in which at least the external specified address line inputted from outside the memory with the longest bit length is fixedly connected to the address decoder of the data storage circuit. In this case, even if the bit length of the data accessed via the input/output data line is changed (even if it is defined short), the external specified address line will be used to select each memory block of this data storage circuit. It can be fixed and used. As described above, according to the present invention, it is possible to provide a memory that can vary the bit length of data that is input to and output from the outside of the memory, and also to connect external specified address lines from outside the memory to internal The connection relationship between the data storage circuit and the internal designated address line to the decoder is fixed, and therefore an address conversion circuit or the like is not required. Note that the memory targeted by the present invention is not limited to a normal random access memory, but may be a read-only memory or a two-port random access memory. For example, when applying the present invention to a two-port random access memory, the bit length of data accessed from one port may be different from the bit length of data accessed from the other port, or the bit length of data accessed from the other port may be different. It is also possible to vary the bit length. Therefore, two-port random access memories with various combinations of bit lengths and word lengths can be realized with one type of memory.

【Example】

以下、図を用いて本発明の実施例を詳細に説明する。第１図は、本発明の実施例のブロック図である。この第１図に示される可変ビット長メモリにおいては、
データ記憶回路４のアドレスバッファ（行デコーダ２及
び列デコーダ３）と、外部アドレス指定線ＡＯ〜Ａ９と
の接続関係が、入出力データ線を介してアクセスするデ
ータのビット長りを可変しても固定となっている。即ち
、メモリ外部からの外部指定アドレス線ＡＯ〜Ａ９と内
部指定アドレス線ＡＤＯ〜ＡＤ９との間の接続関係が、
アドレスバッファ１を介して固定して決定されている。この第１図において、ビット長モード指定回路５は、こ
の可変ビット長メモリ外部から入力されるモード指定デ
ータ信号線ＭＤＯ５ＭＤＩに従って、合計３本の内部モ
ード信号線ＭＯ〜Ｍ２の状態を決定するものである。即ち、ビット長モード指定か８ビツトモードである、合
計２本のモード指定データ信号線ＭＤＯ及びＭＤＩがい
ずれも“０′°である場合には、合計３本ある内部モー
ド信号線ＭＯ〜Ｍ２のうち内部モード信号線ＭＯのみが
“１°″となる。この８ピツトモードが指定された場合
には、ビット長が８ビツトであり、ワード長は４０９６
ワードとなる。ス、１６ビツトモードが指定された場合、即ち、モード
指定データ線切替ＭＤＯが１″であり、モード指定デー
タ信号線ＭＤＩが０°″である場合には、ビット長モー
ド指定回路５により、合計３本の内部モード信号線ＭＯ
〜Ｍ２のうちの内部モード信号線Ｍ１のみか１′の状態
になる。この１６ビツトモード時には、ビット長は１６
ビツトとなり、ワード長は２０４８ワードとなる。又、モード指定データ信号線ＭＤＯが”　ｏ　”であり
、モード指定データ信号線ＭＤＩが′１′″である、ビ
ット長モード指定が３２ビツトモードの場合には、ビッ
ト長モード指定回路５は、合計３本の内部モード信号線
ＭＯ〜Ｍ２の内の内部モード信号線Ｍ２のみを１′″と
する。この３２ビツトモードの時には、ビット長は３２
ビツトとなり、ワード長は１０２４ワードとなる。データ線切替回路６は、外部指定アドレス線の所定ビッ
トであるＡＩＯ及びＡｌｌの信号状態と、前記ビット長
モード指定回路５の出力の内部モード信号線ＭＯ〜Ｍ２
の信号状態とに従って、外部データ線（Ｉｌｏ）Ｏ〜＜
ｌ１０）３１と、内部データ線Ｄｏ〜Ｄ３１との接続関
係を切替える。又、このデータ切替回路６は、外部指定アドレス線の所
定ビットであるＡｌ０１Ａｌｌの信号状態と、ビット長
モード指定回路５の出力である外部モード信号線ＭＯ〜
Ｍ２の信号状態とに従って、データ記憶回路４の各メモ
リブロックの選択を行うブロック選択回路の機能も有し
ている。なお、このデータ切替回路６については、第２
図〜第５図を用いて、詳細に後述する。なお、この本発明の実施例においては、後述するように
、データ線切替回路６内部において、ブロック選択を行
う回路とデータ線切替を行う回路との、少なくとも一部
の回路が共通回路となっており、論理素子等の個数の低
減を図っている。この第１図において、データ記憶回路４は、それぞれが
、ビット長８ビツトでワード数１０２４ワードである、
合計４個のメモリブロックに、分割可能に構成されてい
る。又、これら合計４個の各メモリブロックは、それぞ
れ、データ線切替回路６から出力されるブロックイネー
ブル線ＭＥＯ〜ＭＥ３に従って選択される。このデータ記・障回路４内部の、ブロックイネーブル線
ＭＥＯにより選択される第１のメモリブロックは、合計
８本のデータ線を有し、それぞれ内部データ線Ｄｏ〜Ｄ
７となっている。又、ブロックイネーブルＭＥＩにより
選択される第２のメモリブロックのデータ線は、合計８
本の内部データ線Ｄ８〜Ｄ１５となっている。又、ブロ
ックイネーブル９ＭＢ２により選択される第３のメモリ
ブロックは、合計８本の内部データ線Ｄ１６〜Ｄ２３を
有する。又、ブロックイネーブル線ＭＥ３により選択さ
れる第４のメモリブロックは、合計８本の内部データ線
Ｄ２４〜Ｄ３１を有する。又、このデータ記憶回路４の合計４個の各メモリブロッ
クには、内部指定アドレス線ＡＤＯ〜ＡＤ４が行デコー
ダ２でデコードされた合計３２本の行デコード線ＡＤＣ
Ｏ〜ＡＤＣ３１が入力されている。又、このデータ記憶
回路４の各メモリブロックには、内部指定アドレス線Ａ
Ｄ５〜ＡＤ９が列デコーダ３によりデコードされた合計
３２本の列デコード線ＡＤＲＯ〜ＡＤＲ３１が入力され
ている。入出力制御回路７は、この第１図に示される可変ビット
長メモリの外部から入力されるチップイネーブル線ＣＥ
Ｏ１ＣＥＩと出力イネーブル線ＯＥと書込イネーブル線
ＷＥとにより、入出力制御線Ｒ／Ｗの状態を出力すると
共に、内部イネーブル線Ｅの状態を出力する。即ち、この第１図に示される可変ビット長メモリのデー
タの続出時においては、チップイネーブル線ＣＥＩが”
１′となり、チップイネーブル線ＣＥＯか“０″となり
、出力イネーブル線ＯＥか“０″となり、書込イネーブ
ル線ＷＥが“１′′となると、入出力制御回路７は、入
出力制御線Ｒ／Ｗを“１″とし、内部イネーブル線Ｅを
“１″とする。又、この可変ビット長メモリの書込時においては、チッ
プイネーブル線ＣＥＩが“１″となり、チップイネーブ
ル線ＣＥＯが０″となり、出力イネーブル線ＯＥか“１
′°となり、書込イネーブル線ＷＥがＯ″となると、こ
の入出力制御回路７は、入出力制御線Ｒ／Ｗを“′０パ
とし、内部イネーブル線Ｅを“１′″とする。第２図は、第１図に示される本発明の実施例のデータ線
切替回路６のブロック図である。この第２図において、第１図を用いて前述したように、
符号ＭＯ〜Ｍ２、ＡＩＯ，Ａｌｌ、（Ｉｌｏ）Ｏ〜（Ｉ
ｌｏ）３１、ＭＥＯ〜ＭＥ３、ＤＯ〜Ｄ３１に示される
信号線か接続されている。この第２図において、スイッチ信号制御回路８は、内部
モード信号線ＭＯ〜Ｍ２と外部指定アドレス線Ａｌ０１
Ａｌｌとに従って、ブロックイネーブル線ＭＥＯ〜ＭＥ
３によりデータ記ｊ蹄回路４内部の合計４個の各メモリ
ブロックの選択を行うと共に、データ切替信号線ＤＸＯ
〜ＤＸ７によりスイッチ回路９ａ〜９ｄでのデータ切替
を行う。このスイッチ信号制御回路８は、ビット長モード選択に
従って、即ち、内部モード信号線ＭＯ〜Ｍ２の信号状態
に従って、ブロックイネーブル線Ｍ　Ｅ　Ｏ〜Ｍ　Ｅ　
３　及７Ｊデータ切替信号線ＤｘＯ−′−ＤＸ７の状態
を出力する。このスイッチ信号制御回路８は、第３図〜第５図に示さ
れる通りの論理となっており、単純な組合わせ回路によ
り構成されている。即ち、内部モード信号線ＭＯのみが′１′′である８ビ
ツトモード時には、第３図に示されるように、外部指定
アドレス線Ａｌ０１Ａｌｌにより、ブロックイネーブル
線ＭＥＯ〜ＭＥ３及び゛データ切替信号線ＤＸＯ〜ＤＸ
７の状態か決定される。なお、この８ビツトモード時のアドレス空間〈ワード数
）は、外部指定アドレス線ＡＯ〜Ａｌｌに−２７＝よる４０９６ワードである。内部モード信号線Ｍ１のみが“１″である１６ビツトモ
ード時には、第４図に示されるように、外部指定アドレ
ス線ＡＩＯに従って、ブロックイネーブル線ＭＥＯ〜Ｍ
Ｅ３及びデータ切替信号線ＤＸＯ〜ＤＸ７の状態が決定
される。なお、この１６ビツトモード時には外部指定ア
ドレス線Ａ１１かｄｏｎ’ｔ　Ｃａｒｅとなる。又、こ
の１６ビツトモード時のアドレス空間（ワード数）は、
外部指定アドレス線ＡＯ〜ＡＩＯにより２０４８ワード
となる。内部モード信号線Ｍ２のみが１″である３２とブトモー
ド時には、第５図に示されるように、ブロックイネーブ
ル線ＭＥＯ〜ＭＥ３及びデータ切替信号線ＤＸＯ〜ＤＸ
７の状態が決定される。なお、この３２ビツトモ一ド時には、外部指定アドレス
線Ａｌ０１Ａｌｌは、ｄｏｎ’ｔ　’ｃａｒｅとなる。又、この３２ビツトモ一ド時のアドレス空間（ワード数
）は、外部指定アドレス線ＡＯ〜Ａ９による１０２４ワ
ードとなる。この第２図に示されるデータ線切替回路６のスイッチ回
路９ａは、データ切替信号線ＤＸＯが”　１　”のとき
には、外部データ線（Ｉｌｏ）Ｏ〜（Ｉｌｏ）７を、切
替回路内部データ線ＤＡＯ〜ＤＡ７に切替える。又、こ
のスイッチ回路９ａは、データ切替信号線ＤＸＩが１″
のときには、外部データ線（Ｉｌｏ）Ｏ〜（Ｉｌｏ＞７
を、切替回路内部デ°−タ線ＤＡ８〜ＤＡ１５に切替え
る。又、このスイッチ回路９ａは、データ切替信号線ＤＸ２
が″１″のときには、外部データ線（Ｉｌｏ）Ｏ〜（Ｉ
ｌｏ）７を、切替回路内部データ線ＤＡ１６〜ＤＡ２３
に切替える。又、このスイッチ回路９ａは、データ切替
信号線ＤＸ３か“１′”のときには、外部データ線（Ｉ
ｌｏ）Ｏ〜（Ｉｌｏ）７を、切替回路内部データ線ＤＡ
２４〜ＤＡ３１に切替える。このデータ線切替回路６のスイッチ回路９ｂは、データ
切替信号線ＤＸ４か“１′″のときには、外部データ線
（Ｉｌｏ）８〜（Ｉｌｏ＞１５を、切替回路内部データ
線ＤＢＯ〜ＤＢ７に切替える。又、スイッチ回路９ｂは、データ切替信号線ＤＸ５が１
″′のときには、外部データ線（Ｉｌｏ）８〜（Ｔ１０
）１５を、切替回路内部データ線ＤＢ８〜ＤＢ１５に切
替える。又、データ線切替回路６のスイッチ回路９Ｃは、データ
切替信号線ＤＸ６か“１″のときには、外部データ線（
Ｉｌｏ）１６〜＜ｌ１０）２３を、切替回路内部データ
線ＤＣＯ〜ＤＣ７に接続する。又、データ線切替回路６のスイッチ回路９ｄは、データ
切替信号線ＤＸ７が１″のときには、外部データ線＜ｌ
１０）２４〜（Ｉｌｏ）３１を、切替回路内部データ線
ＤＤＯ〜ＤＤ７に接続する。この第２図に示される合計４個のデータ線切替回路６の
データバッファ１０ａ〜１０ｄは、スイッチ回路９ａ〜
９ｄから入力される切替回路内部データ線ＤＡＯ〜ＤＡ
３１、ＤＢＯ〜ＤＢ１５、ＤＣＯ〜ＤＣ７、ＤＤＯ〜Ｄ
Ｄ７を入力して、該データ線切替回路６から出力するた
めの８ビツトのバッファである。データバッファ１０ａは、内部データ線ＤＯ〜φ〜ＤＡ
７で入力されている。データバッファ１０ｂは、内部データ線Ｄ８〜Ｄ１５を
出力する。又、切替回路内部データ線ＤＡ８〜ＤＡ、５
、ＤＢφ〜ＤＢ７が°入力されている。データバッファＩＯＣは、内部データ線Ｄ　、６〜Ｄ２
Ｂを出力する。又、切替回路内部データ線ＤＡ１６〜Ｄ
Ａ２３、ＤＣφ〜ＤＣ７か入力されている。データバッファ１０ｄは、内部データ線Ｄ２４〜Ｄ３１
を出力する。又、切替回路内部データ線ＤＡ２６〜ＤＡ
３１、ＤＢ８〜ＤＢ１５、ＤＤφ〜ＤＤ７が入力されて
いる。第６図は、第１図を用いて前述した本発明の実施例の可
変ビット長メモリの、主にデータ記憶回路に関するブロ
ック図である。この第６図において、符号ＭＥＯ〜ＭＥ３、ＤＯ〜Ｄ３
１、ＡＤＯ〜ＡＤ９、ＡＤＣＯ〜ＡＤＣ３１、ＡＤＲＯ
〜ＡＤＲ３１は、前述の第１図の信号線の同符号のもの
と同一のものである。この第６図に示されるデータ記憶回路４は、合計４つの
メモリブロックｌｌａ〜ｌｉｄにより構成されている。これら各メモリブロック１１８〜ｌｉｄは、それぞれ、
１ワードのビット長が８ビツトであり、ワード数１０２
４ワードのメモリとなっている。これら合計４つのメモリブロックｌｌａ〜１１ｄの全て
のメモリブロックには、それぞれ、行テコード線ＡＤＣ
Ｏ〜ＡＤＣ３１及び列デコード線ＡＤＲＯ〜ＡＤＲ３１
が接続されている。メモリブロックｌｌａは、ブロックイネーブル線ＭＥＯ
により選択される。又、このメモリブロックｌｌａには
、内部データ線ＤＯ〜Ｄ７が接続されている。メモリブロックｌｌｂは、ブロックイネーブル線ＭＥＩ
により選択される。又、このメモリブロックｌｌｂは、
内部データ線Ｄ８〜Ｄ１５が接続されている。メモリブロック１１Ｃは、ブロックイネーブル−３２＝線ＭＥ２により選択される。又、このメモリブロックｌ
ｌｃは、内部データ線Ｄ１６〜Ｄ２Ｂが接続されている
。メモリブロック１１（Ｉは、ブロックイネーブル線ＭＥ
３により選択される。又、このメモリブロックｌｌｄは
、内部データ線Ｄ２４〜Ｄ３１が接続されている。なお、この第６図に示される行デコーダ２及び列デコー
ダ３は、前述の第１図の同符号のものと同一のものであ
る。第７図は、前述の第１図のアドレスバッファ１のブロッ
ク図である。この第７図において、各外部指定アドレス線ＡＯ〜へつ
と各内部指定アドレス線ＡＤＯ〜ＡＤ９との間には、そ
れぞれトライステートバッファＢＯ〜Ｂ９か配置されて
いる。これら合計９個のトライステートバッファＢＯ〜
Ｂ９には、それぞれ内部イネーブル線Ｅが入力されてい
る。この第７図に示されるように、本発明の実施例の可変ビ
ット長メモリのアドレスバッファ１は非常に簡単な構造
であり、前述の特開昭６１−５９６８２で従来開示され
た可変ビット長メモリのアドレス変換回路に比べて、論
理素子等か非常に少なくなっている。又、通常、メモリへのアクセス時には、このメモリへの
データのアクセス前に、アクセス対象となるアドレスが
選択されていなければならないか、このように本発明に
よれはアドレスバッファに使用される論理素子が１個の
みであるので、アドレス選択に関する遅延時間を短縮す
ることができ、メモリのアクセス時間を短縮することが
できる。第８図（Ａ）〜（Ｃ）は、前述の本発明の実施例のアド
レス空間を示すメモリマツプである。第８図（Ａ）は、ビット長モード指定が８ビツトモード
であるときの、本発明の実施例の可変ビット長メモリの
アドレス空間を示すメモリマツプである。ビット長モード指定が８ビツトモードの場合には、デー
タ記憶回路の合計４個のメモリブロックが分割されて用
いられ、アドレス空間においては各メモリブロックが順
に配置される。即ち、ビット長８ビツトでワード数４０
９６ワードのメモリとなる。アドレス０〜１０２３のアドレス空間には、ブロックイ
ネーブル線ＭＥＯによって選択されるメモリブロックが
配置される。アドレス１０２４〜２０４７のアドレス空
間には、ブロックイネーブル線ＭＥＩにより選択される
メモリブロックが配置される。アドレス２０４８〜３０
７１のアドレス空間には、ブロックイネーブル線ＭＥ２
により選択されるメモリブロックが配置される。アドレ
ス３０７２〜４０９５のアドレス空間には、ブロックイ
ネーブル線ＭＥ３により選択されるメモリブロックが配
置される。これら各メモリブロックのアドレッシングは外部指定ア
ドレス線ＡＯ〜Ａ９により行われるので、外部アドレス
指定線とデータ記憶回路のアドレスデコーダとの接続関
係は常に固定となっている。第８図（Ｂ）は、ビット長モード指定か１６ビツトモー
ドであるときのアドレス空間を示すメモリマップである
。１６ビツトモード時には、ブロックイネーブル線ＭＥＯ
とＭＥＩとにより選択される２つのビット長８ビツトの
メモリブロックを用いて、ビット長１６ビツトのメモリ
が構成される。又、ブロックイネーブル線ＭＥ２とＭＢ
２により選択されるビット長８ビツトの２つのメモリブ
ロックにより、ビット長１６ビツトのメモリが構成され
る。これら２組のメモリブロックにより、ビット長１６ビツ
トてワード数２０４８ワードのメモリが構成される。ブロックイネーブル線ＭＥＯとＭＥＩとにより選択され
る１組目のメモリブロックは、アドレス０〜１０２３の
アドレス空間に配置される。又、ブロックイネーブルＭ
Ｅ２とＭＢ２とにより選択されるもう１組のメモリブロ
ックは、アドレス１０２４〜２０４７のアドレス空間に
配置される。この１６ビツトモード時においても、各メモリブロック
は外部指定アドレス線ＡＯ〜Ａ９によりアドレッシング
され、外部アドレス指定線とチータ記ｌ障回路のアドレ
スデコーダとの接続関係は固定となっている。第８図＜Ｃ）は、ビット長モード指定が３２ビツトモー
ドの本発明の実施例のアドレス空間を示すメモリマツプ
である。３２ビツトモードにおいては、ビット長８ビツトでワー
ド長１０２４ワードである合計４個のメモリブロック全
てか１組に用いられ、ビット長３２ピツトでワード長１
０２４ワードのメモリか構成される。従って、この３２ビツトモードにおいては、アドレスＯ
〜１０２３のアドレス空間に全てのメモリブロックが用
いられる。又、このときの外部指定アドレス線ＡＯ〜Ａ９は、各メ
モリブロックに固定して接続関係にある。以上説明したように本発明の実施例によれは、合計４個
のビット長８ビツトでワード長１０２４ワードであるメ
モリブロックによるデータ記憶回路を用いて、アドレス
変換回路無しに（単純なアドレスバッファのみを用いて
）、入出力データ線を介してアクセスするデータのビッ
ト長が８ビツト、１６ビツト、３２ビツトの３通りのビ
ット長に可変できる可変ビット長メモリを実現すること
ができる。又、この本発明の実施例においては、データ記憶回路４
の各メモリブロンクの選択を行う回路（ブロックｊｘ択
回路）と、外部データ線と内部データ線との接続関係を
切替える回路（データ線切替回路）とについて、類似回
路を有するこれらの回路の一部の回路を共通図ｒＩ＠　
（スイッチ信号制御回路８）としたことにより、用いら
れる論理素子の数をより減少することができている。なお、以上説明した本発明の実施例においては、入出力
データ線を介してアクセスするデータのビット長を決定
するビット長モード決定手段は、該可変ビット長メモリ
の外部から入力されるモード指定データ信号線に従って
、ビット長を決定するものであった。しかしながら、本発明は、ビット長モード決定手段をこ
れに限定するものではなく、例えば、該可変ビット長メ
モリ内部にビット長モード指定メモリを設け、このデー
タに従ってビット長を決定するものであってもよい。特に、このビット長モード指定メモリが不揮発性メモリ
であれば、ユーザが使用前にビット長をプログラムでき
るので、使用するプリン１〜基板上にはビット長モード
指定のための回路は不要となる。又、このビット長モー
ド指定メモリが１回のみ書込み可能なメモリであれば、
この可変ビット長メモリの製造者は、製造後の出荷前に
ビット長モードのプログラムが可能であり、通常のピッ
１へ長が決定された（可変ビット長ではない）メモリと
同様に出荷することができる。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the invention. In the variable bit length memory shown in FIG.
Even if the connection relationship between the address buffer (row decoder 2 and column decoder 3) of the data storage circuit 4 and the external addressing lines AO to A9 changes the bit length of the data accessed via the input/output data lines, It is fixed. That is, the connection relationship between the external designated address lines AO to A9 from outside the memory and the internal designated address lines ADO to AD9 is as follows.
It is fixedly determined via the address buffer 1. In FIG. 1, the bit length mode designation circuit 5 determines the states of a total of three internal mode signal lines MO to M2 in accordance with the mode designation data signal line MDO5MDI input from outside the variable bit length memory. be. That is, when the total of two mode designation data signal lines MDO and MDI, which are bit length mode designation or 8-bit mode, are both "0'°," one of the three internal mode signal lines MO to M2 in total is Only the internal mode signal line MO becomes "1°". When this 8-pit mode is specified, the bit length is 8 bits and the word length is 4096.
Becomes a word. When the 16-bit mode is specified, that is, when the mode specifying data line switching MDO is 1'' and the mode specifying data signal line MDI is 0°'', the bit length mode specifying circuit 5 specifies a total of 3 bits. Internal mode signal line MO
-M2, only the internal mode signal line M1 is in the 1' state. In this 16-bit mode, the bit length is 16
The word length is 2048 words. Further, when the mode designation data signal line MDO is "o", the mode designation data signal line MDI is '1', and the bit length mode designation is 32-bit mode, the bit length mode designation circuit 5 Of the three internal mode signal lines MO to M2, only the internal mode signal line M2 is set to 1''. In this 32-bit mode, the bit length is 32
The word length is 1024 words. The data line switching circuit 6 controls the signal states of AIO and All, which are predetermined bits of the external specified address line, and the internal mode signal lines MO to M2 of the output of the bit length mode specifying circuit 5.
According to the signal state of the external data line (Ilo) O~<
l10) Switch the connection relationship between 31 and internal data lines Do to D31. The data switching circuit 6 also changes the signal state of Al01All, which is a predetermined bit of the external designated address line, and the external mode signal line MO~ which is the output of the bit length mode designating circuit 5.
It also has the function of a block selection circuit that selects each memory block of the data storage circuit 4 according to the signal state of M2. Note that regarding this data switching circuit 6, the second
This will be described in detail later using FIGS. In this embodiment of the present invention, as will be described later, within the data line switching circuit 6, at least some of the circuits of the block selection circuit and the data line switching circuit are common circuits. The aim is to reduce the number of logic elements, etc. In FIG. 1, each data storage circuit 4 has a bit length of 8 bits and a word count of 1024 words.
It is configured to be divisible into a total of four memory blocks. Further, each of these four memory blocks in total is selected according to block enable lines MEO to ME3 outputted from data line switching circuit 6, respectively. The first memory block selected by the block enable line MEO inside this data storage/failure circuit 4 has a total of eight data lines, each of which has internal data lines Do to D.
It is 7. Also, the data lines of the second memory block selected by the block enable MEI are 8 in total.
These are the internal data lines D8 to D15 of the book. Further, the third memory block selected by block enable 9MB2 has a total of eight internal data lines D16 to D23. Further, the fourth memory block selected by block enable line ME3 has a total of eight internal data lines D24 to D31. Further, each of the four memory blocks in the data storage circuit 4 has a total of 32 row decode lines ADC in which the internal designated address lines ADO to AD4 are decoded by the row decoder 2.
O to ADC31 are input. Further, each memory block of this data storage circuit 4 has an internal designated address line A.
A total of 32 column decode lines ADRO to ADR31, in which D5 to AD9 are decoded by the column decoder 3, are input. The input/output control circuit 7 receives a chip enable line CE input from the outside of the variable bit length memory shown in FIG.
O1CEI, output enable line OE, and write enable line WE output the state of input/output control line R/W and the state of internal enable line E. That is, when the data of the variable bit length memory shown in FIG. 1 is successively output, the chip enable line CEI becomes "
1', the chip enable line CEO becomes "0", the output enable line OE becomes "0", and the write enable line WE becomes "1", the input/output control circuit 7 switches the input/output control line R/ W is set to "1" and the internal enable line E is set to "1". Also, when writing to this variable bit length memory, the chip enable line CEI becomes "1" and the chip enable line CEO becomes 0". , output enable line OE or “1”
When the write enable line WE becomes O'', the input/output control circuit 7 sets the input/output control line R/W to "0" and sets the internal enable line E to "1". FIG. 2 is a block diagram of the data line switching circuit 6 according to the embodiment of the present invention shown in FIG. In this figure 2, as mentioned above using figure 1,
Code MO~M2, AIO, All, (Ilo)O~(I
lo) The signal lines shown in 31, MEO to ME3, and DO to D31 are connected. In FIG. 2, the switch signal control circuit 8 includes internal mode signal lines MO to M2 and an external specified address line Al01.
According to All, block enable lines MEO to ME
3 selects each of the four memory blocks in total inside the data recording circuit 4, and also connects the data switching signal line DXO.
~DX7 performs data switching in switch circuits 9a to 9d. This switch signal control circuit 8 controls the block enable lines M E O to M E according to the bit length mode selection, that is, according to the signal states of the internal mode signal lines MO to M2.
Outputs the status of the 3 and 7J data switching signal lines DxO-'-DX7. This switch signal control circuit 8 has the logic as shown in FIGS. 3 to 5, and is constituted by a simple combinational circuit. That is, in the 8-bit mode in which only the internal mode signal line MO is '1'', as shown in FIG.
7 state is determined. Note that the address space (number of words) in this 8-bit mode is 4096 words depending on externally designated address lines AO to All by -27. In the 16-bit mode in which only the internal mode signal line M1 is "1", as shown in FIG.
The states of E3 and data switching signal lines DXO to DX7 are determined. Note that in this 16-bit mode, the external designated address line A11 is a don't care. Also, the address space (number of words) in this 16-bit mode is:
The number of words becomes 2048 words by externally specified address lines AO to AIO. When only the internal mode signal line M2 is 1'' (32) and the butto mode, the block enable lines MEO to ME3 and the data switching signal lines DXO to DX are
7 states are determined. Note that in this 32-bit mode, the external designated address line Al01All is don't'care. Further, the address space (number of words) in this 32-bit mode is 1024 words formed by external designated address lines AO to A9. When the data switching signal line DXO is "1", the switching circuit 9a of the data line switching circuit 6 shown in FIG. ~Switch to DA7. In addition, this switch circuit 9a has a data switching signal line DXI of 1''.
When , external data line (Ilo) O~(Ilo>7
are switched to the switching circuit internal data lines DA8 to DA15. Further, this switch circuit 9a has a data switching signal line DX2.
is "1", the external data line (Ilo) O~(I
lo) 7 to the switching circuit internal data lines DA16 to DA23.
Switch to. Further, when the data switching signal line DX3 is "1'", this switch circuit 9a connects the external data line (I
lo)O to (Ilo)7 are connected to the switching circuit internal data line DA.
24 to DA31. The switch circuit 9b of the data line switching circuit 6 switches the external data lines (Ilo) 8 to (Ilo>15) to the switching circuit internal data lines DBO to DB7 when the data switching signal line DX4 is "1''. Further, the switch circuit 9b has the data switching signal line DX5 set to 1.
When ``'', external data lines (Ilo) 8 to (T10
)15 to the switching circuit internal data lines DB8 to DB15. Further, when the data switching signal line DX6 is "1", the switch circuit 9C of the data line switching circuit 6 switches the external data line (
Ilo)16 to <l10)23 are connected to the switching circuit internal data lines DCO to DC7. Further, when the data switching signal line DX7 is 1'', the switch circuit 9d of the data line switching circuit 6 is connected to the external data line <l
10) Connect 24 to (Ilo) 31 to the switching circuit internal data lines DDO to DD7. Data buffers 10a to 10d of a total of four data line switching circuits 6 shown in FIG. 2 are switch circuits 9a to 10d.
Switching circuit internal data lines DAO to DA input from 9d
31, DBO~DB15, DCO~DC7, DDO~D
This is an 8-bit buffer for inputting D7 and outputting from the data line switching circuit 6. The data buffer 10a has internal data lines DO~φ~DA.
7 is entered. Data buffer 10b outputs internal data lines D8 to D15. In addition, the switching circuit internal data lines DA8 to DA, 5
, DBφ to DB7 are input. The data buffer IOC has internal data lines D, 6 to D2.
Output B. In addition, the switching circuit internal data lines DA16 to D
A23 and DCφ to DC7 are input. The data buffer 10d has internal data lines D24 to D31.
Output. In addition, the switching circuit internal data lines DA26 to DA
31, DB8 to DB15, and DDφ to DD7 are input. FIG. 6 is a block diagram mainly relating to the data storage circuit of the variable bit length memory according to the embodiment of the present invention described above with reference to FIG. In this FIG. 6, symbols MEO to ME3, DO to D3
1, ADO~AD9, ADCO~ADC31, ADRO
~ADR31 are the same as the signal lines with the same symbols in FIG. 1 described above. The data storage circuit 4 shown in FIG. 6 is composed of a total of four memory blocks lla-lid. Each of these memory blocks 118 to lid is
The bit length of one word is 8 bits, and the number of words is 102.
It has 4 words of memory. All of these four memory blocks lla to 11d each have a row code line ADC.
O~ADC31 and column decode lines ADRO~ADR31
is connected. Memory block lla has block enable line MEO
Selected by Further, internal data lines DO to D7 are connected to this memory block lla. Memory block llb has block enable line MEI
Selected by Moreover, this memory block llb is
Internal data lines D8 to D15 are connected. Memory block 11C is selected by block enable -32= line ME2. Also, this memory block l
Internal data lines D16 to D2B are connected to lc. Memory block 11 (I is block enable line ME
3. Further, internal data lines D24 to D31 are connected to this memory block lld. Note that the row decoder 2 and column decoder 3 shown in FIG. 6 are the same as those with the same reference numerals in FIG. 1 described above. FIG. 7 is a block diagram of the address buffer 1 of FIG. 1 mentioned above. In FIG. 7, tri-state buffers BO-B9 are arranged between each externally designated address line AO-HE and each internally designated address line ADO-AD9, respectively. These 9 tri-state buffers BO~
An internal enable line E is input to B9. As shown in FIG. 7, the address buffer 1 of the variable bit length memory according to the embodiment of the present invention has a very simple structure, and is similar to the variable bit length memory conventionally disclosed in the above-mentioned Japanese Patent Laid-Open No. 61-59682. Compared to the address conversion circuit of Furthermore, normally when accessing memory, the address to be accessed must be selected before accessing data to this memory, or as described above, according to the present invention, the logic element used for the address buffer Since there is only one, the delay time related to address selection can be shortened, and the memory access time can be shortened. FIGS. 8(A) to 8(C) are memory maps showing the address space of the embodiment of the present invention described above. FIG. 8(A) is a memory map showing the address space of the variable bit length memory according to the embodiment of the present invention when the bit length mode designation is 8-bit mode. When the bit length mode designation is 8-bit mode, a total of four memory blocks of the data storage circuit are divided and used, and each memory block is arranged in order in the address space. That is, the bit length is 8 bits and the number of words is 40.
This results in 96 words of memory. Memory blocks selected by block enable line MEO are arranged in the address space of addresses 0 to 1023. Memory blocks selected by block enable line MEI are arranged in the address space of addresses 1024-2047. Address 2048-30
The block enable line ME2 is in the address space of 71.
The memory block selected by is arranged. Memory blocks selected by block enable line ME3 are arranged in the address space of addresses 3072-4095. Since the addressing of each of these memory blocks is performed by the external designated address lines AO to A9, the connection relationship between the external address designated lines and the address decoder of the data storage circuit is always fixed. FIG. 8(B) is a memory map showing the address space when the bit length mode is specified or the 16-bit mode is selected. In 16-bit mode, block enable line MEO
A 16-bit memory is constructed using two 8-bit memory blocks selected by MEI and MEI. Also, block enable lines ME2 and MB
The two memory blocks with a bit length of 8 bits selected by 2 constitute a memory with a bit length of 16 bits. These two sets of memory blocks constitute a memory with a bit length of 16 bits and a word count of 2048 words. The first set of memory blocks selected by block enable lines MEO and MEI are arranged in the address space of addresses 0 to 1023. Also, block enable M
Another set of memory blocks selected by E2 and MB2 is arranged in the address space of addresses 1024-2047. Even in this 16-bit mode, each memory block is addressed by external address lines AO to A9, and the connection relationship between the external address lines and the address decoder of the cheater writing circuit is fixed. FIG. 8<C) is a memory map showing the address space of the embodiment of the present invention in which the bit length mode designation is 32-bit mode. In 32-bit mode, all or one set of four memory blocks each having a bit length of 8 bits and a word length of 1024 words are used;
It consists of 0.024 words of memory. Therefore, in this 32-bit mode, address O
All memory blocks are used in the address space ~1023. Further, the external designated address lines AO to A9 at this time are fixedly connected to each memory block. As explained above, according to the embodiment of the present invention, a data storage circuit with a total of four memory blocks having a bit length of 8 bits and a word length of 1024 words is used, without an address conversion circuit (only a simple address buffer). It is possible to realize a variable bit length memory in which the bit length of data accessed via the input/output data line can be varied to three different bit lengths: 8 bits, 16 bits, and 32 bits. Further, in this embodiment of the present invention, the data storage circuit 4
Regarding the circuit that selects each memory block (block jx selection circuit) and the circuit that switches the connection relationship between external data lines and internal data lines (data line switching circuit), some of these circuits that have similar circuits Common circuit diagram rI@
(switch signal control circuit 8), the number of logic elements used can be further reduced. In the embodiment of the present invention described above, the bit length mode determining means for determining the bit length of data accessed via the input/output data line uses mode designation data input from outside the variable bit length memory. The bit length was determined according to the signal line. However, the present invention does not limit the bit length mode determining means to this. For example, a bit length mode specifying memory may be provided inside the variable bit length memory and the bit length may be determined according to this data. good. Particularly, if the bit length mode designation memory is a non-volatile memory, the user can program the bit length before use, so there is no need for a circuit for bit length mode designation on the printer 1 to the board to be used. Also, if this bit length mode specified memory is a memory that can be written only once,
Manufacturers of this variable bit length memory can program the bit length mode after manufacture and before shipping, and ship it like normal pin-1 length (not variable bit length) memory. I can do it.

【Effect of the invention】

以上説明した通り、本発明によれば、データ記憶回路の
指定されたアドレスのワード単位のデータを、入出力デ
ータ線を介してアクセスするメモリにおいて、メモリ外
部との入力や出力を行うデータのビット長を可変するこ
とのできるメモリを提供すると共に、メモリ外部からの
外部指定アトレス線とメモリ内部のデータ記憶回路のデ
コーダへの内部指定アドレス線との接続関係を変更する
必要がなく、よって、このような接続関係の変更のなめ
に用いられるアドレス変換回路を必要とせす、より論理
素子等の削減を図り、メモリの集積度を向上することか
できる。従って　本発明によれは、１品種の可変ビット
長メモリによりいくつかのビット長メモリを実現するこ
とが可能であり、メモリの設計コストの低減や、集積度
の向上及びコスト低減を図ることができるという優れた
効果を得ることができる。As explained above, according to the present invention, in a memory that accesses word-by-word data at a designated address of a data storage circuit via an input/output data line, bits of the data are input to or output from the outside of the memory. In addition to providing a memory whose length can be varied, there is no need to change the connection relationship between the externally specified address line from outside the memory and the internally specified address line to the decoder of the data storage circuit inside the memory. It is possible to further reduce the number of logic elements, etc., which require an address conversion circuit used for changing connection relationships, and improve the degree of memory integration. Therefore, according to the present invention, it is possible to realize several bit length memories using one type of variable bit length memory, and it is possible to reduce the memory design cost, improve the degree of integration, and reduce the cost. This excellent effect can be obtained.

[Brief explanation of the drawing]

第１図は、本発明の実施例のブロック図、第２図は、前
記本発明の実施例に用いられるデータ線切替回路のブロ
ック図、第３図は、前記データ線切替回路に用いられるスイッチ
信号制御回路の８ビツトモード時の論理を示す線図、第４図は、前記データ線切替回路に用いられるスイッチ
信号制御回路の１６ビツトモード時の論理を示す線図、第５図は、前記データ線切替回路に用いられるスイッチ
信号制御回路の３２ビツトモ一ド時の論理を示す線図、第６図は、前記本発明の実施例に用いられるデータ記憶
回路のブロック図、第７図は、前記本発明の実施例に用いられるアドレスバ
ッファの回路図、第８図（Ａ）〜（Ｃ）は、前記本発明の実施例のアドレ
ス空間を示すメモリマツプ、第９図は、従来開示された、可変ビット長メモリのブロ
ック図、第１０図は、前記従来開示された可変ビット長メモリの
アドレス変換回路のブロック図、第１１図は、前記従来
開示された可変ビット長メモリのアドレス空間を示すメ
モリマツプである。１・・・アドレスバッファ、２・・・行デコーダ、３・・・列デコーダ、４・・・データＪ己・蹄回路、５・・・ビット長モード指定回路、６・・・データ線切替回路、７・・・入出力制御回路、８・・・スイッチ信号制御回路、９８〜９ｄ・・・スイッチ回路、１０ａ〜１０ｄ・・・データバッファ、１１ａ〜ｌｌＣ
ｌ・・・メモリブロック、ＡＯ〜Ａｌｌ・・・外部指定
アドレス線、ＡＤＯ〜ＡＤ９・・・内部指定アドレス線
、ＡＤＣＯ〜ＡＤＣ３１・・・行デコード線、ＡＤＲＯ
〜ＡＤＲ３１・・・列デコード線、（Ｉｌｏ）Ｏ〜（Ｉ
ｌｏ）３１・・・外部データ線、ＤＯ〜Ｄ３１・・・内
部データ線、ＤＡＯ〜ＤＡ３１、ＤＢＯ〜ＤＢ１５、ＤＣＯ〜ＤＣ７
、ＤＤＯ〜ＤＤ７・・・切替回路内部データ線、ＭＤＯｌＭＤＩ・・・モード指定データ信号線、ＭＯ〜
Ｍ２・・・内部モード信号線、ＭＥＯ〜ＭＥ３・・・ブロックイネーブル線、ＤＸＯ〜
ＤＸ７・・・データ切替信号線、ＣＥＯｌＣＥＩ・・・
チップイネーブル線、ＯＥ・・・出力イネーブル線、ＷＥ・・・書込イネーブル線、Ｒ／Ｗ・・・入出力制御線、Ｅ・・・内部イネーブル線、ＢＯ〜Ｂ９・・・トライステートバッファ。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a data line switching circuit used in the embodiment of the present invention, and FIG. 3 is a block diagram of a switch used in the data line switching circuit. FIG. 4 is a diagram showing the logic of the signal control circuit in 8-bit mode; FIG. 4 is a diagram showing the logic of the switch signal control circuit used in the data line switching circuit in 16-bit mode; FIG. 5 is a diagram showing the logic of the data line switching circuit in 16-bit mode. A diagram showing the logic of the switch signal control circuit used in the switching circuit in the 32-bit mode; FIG. 6 is a block diagram of the data storage circuit used in the embodiment of the present invention; FIG. 8(A) to 8(C) are memory maps showing the address space of the embodiment of the present invention; FIG. 9 is a circuit diagram of an address buffer used in the embodiment of the present invention; FIG. 9 is a circuit diagram of a conventionally disclosed variable bit FIG. 10 is a block diagram of an address conversion circuit of the conventionally disclosed variable bit length memory; FIG. 11 is a memory map showing the address space of the conventionally disclosed variable bit length memory. . DESCRIPTION OF SYMBOLS 1...Address buffer, 2...Row decoder, 3...Column decoder, 4...Data J self/hoof circuit, 5...Bit length mode designation circuit, 6...Data line switching circuit , 7... Input/output control circuit, 8... Switch signal control circuit, 98-9d... Switch circuit, 10a-10d... Data buffer, 11a-llC
l...Memory block, AO~All...External specified address line, ADO~AD9...Internal specified address line, ADCO~ADC31...Row decode line, ADRO
~ADR31...Column decode line, (Ilo)O~(I
lo) 31...External data line, DO~D31...Internal data line, DAO~DA31, DBO~DB15, DCO~DC7
, DDO~DD7...Switching circuit internal data line, MDOlMDI...Mode designation data signal line, MO~
M2...Internal mode signal line, MEO~ME3...Block enable line, DXO~
DX7...Data switching signal line, CEOlCEI...
Chip enable line, OE...Output enable line, WE...Write enable line, R/W...I/O control line, E...Internal enable line, BO to B9...Tri-state buffer.

Claims

[Claims]

(1) In a memory that accesses word-by-word data at a specified address in a data storage circuit via an input/output data line, a total of N memory blocks each having a bit length k and a word count m are stored. , the data storage circuit configured to be divisible; bit length mode specifying means for determining the bit length L of data accessed via the input/output data line; and the signal state of a predetermined bit of the external designated address line and the a block selection circuit that selects each memory block of the data storage circuit according to the signal state of the output of the bit length mode designation means; and a block selection circuit that selects each memory block of the data storage circuit according to the signal state of the predetermined bit of the external designated address line and the signal of the output of the bit length mode designation means. a data line switching circuit that switches the connection relationship between the external data line and the internal beta line according to the state, and a connection relationship between the address decoder of the data storage circuit and the external address designation line by varying the bit length L. and a wiring connection that is fixed even if Variable bit length memory.

(2) In claim 1, the block selection circuit and the data line switching circuit,
A variable bit length memory characterized in that at least a portion of the circuit is a common circuit.

(3) The variable bit length memory according to claim 1, wherein the bit length mode designation means includes a bit length mode designation memory inside the memory.