JPH04189029A - Pll circuit - Google Patents
Pll circuitInfo
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- JPH04189029A JPH04189029A JP2318930A JP31893090A JPH04189029A JP H04189029 A JPH04189029 A JP H04189029A JP 2318930 A JP2318930 A JP 2318930A JP 31893090 A JP31893090 A JP 31893090A JP H04189029 A JPH04189029 A JP H04189029A
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- 238000005070 sampling Methods 0.000 abstract description 14
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- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、たとえば映像信号をA/D変換してディジ
タル信号処理をおこなう映像機器におけるサンプリング
クロックの作成などに用いられる1) L、 1.、回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is used, for example, to create a sampling clock in video equipment that performs digital signal processing by A/D converting a video signal.1) L, 1. , concerning circuits.
[従来の技術]
第2図は従来のF’) 1. i、回路の構成を示すブ
ローyり図であり、同図において、(1)は位相比較器
で、映像信号の水平同期信号[1■1 と自己ループで
作った信号fHoの位相差に応じてパルス電圧を発生し
出力する。(8)はこの位相比較器(1)の出力を平衡
化する積分器、(6)はこの積分器(8)の出力電圧に
より発振する電圧制御発振器、(7)はこの電圧制御発
振器(6)の出力を分周する分周器で、この分周器(7
)の出力を上記位相比較器(1)に帰還させることによ
り、入力信号fHI と同期した出力信号を作るように
なしている。[Prior art] Fig. 2 shows a conventional F') 1. i. This is a flow diagram showing the configuration of the circuit. In the same figure, (1) is a phase comparator, which detects the phase difference depending on the phase difference between the horizontal synchronizing signal [1■1 of the video signal and the signal fHo created by the self-loop. to generate and output pulse voltage. (8) is an integrator that balances the output of this phase comparator (1), (6) is a voltage controlled oscillator that oscillates based on the output voltage of this integrator (8), and (7) is this voltage controlled oscillator (6). ) is a frequency divider that divides the output of this frequency divider (7
) is fed back to the phase comparator (1) to produce an output signal synchronized with the input signal fHI.
つぎに、上記構成の動作を、映像信号のA/D変換用サ
ンプリングクロックをつくる場合について説明する。Next, the operation of the above configuration will be described in the case of creating a sampling clock for A/D conversion of a video signal.
映像信号の水平同期信号f Hlと自己ループで作った
信号fHOとを位相比較器(1)へ入力して、これら両
信号fH1,fllOの位相差に応じてパルス電圧を出
力する。この出力パルス電圧は積分器(8)に入力され
て平衡化され一定電圧となる。The horizontal synchronization signal fHl of the video signal and the signal fHO generated by the self-loop are input to a phase comparator (1), which outputs a pulse voltage according to the phase difference between these two signals fH1 and fllO. This output pulse voltage is input to an integrator (8), balanced, and becomes a constant voltage.
ついで、この一定電圧が電圧制御発振器(6)へ入力さ
れ、この電圧制御発振器(6)において、入力端子に応
じて発振周波数を変えて出力する。この出力信号は分周
器(7)に入力されて分周され、E記の信号fHOとし
て位相比較器(1)へ帰還され人力される。This constant voltage is then input to the voltage controlled oscillator (6), which outputs the oscillation frequency while changing it according to the input terminal. This output signal is input to a frequency divider (7), frequency-divided, and fed back to the phase comparator (1) as a signal fHO in E for manual input.
上記のようなループにより、入力伝号f HIに同期し
た位相の出力fosc=:サンプリングクロ・ツクが作
られる。The loop as described above produces an output fosc=:sampling clock whose phase is synchronized with the input signal fHI.
」1記P +−L回路においては、積分器(8)の時定
数を大きくして安定度が高く追従性の遅いものを使用す
ることにより、水平同期周波数fHI と同期のとれた
安定性のよい反面、追従性の遅いサンプリングクロック
を作っていた。ここで、入力信号fH1が大きく変動す
ると、積分器(8)の時定数が大きいために1位相比較
器(1)から出力されたパルス電圧に対する積分器(8
)の出力電圧の追従性が遅く、同期のとれた出力が得ら
れなくなることがある。In the P+-L circuit described in 1., by increasing the time constant of the integrator (8) and using an integrator (8) with high stability and slow follow-up, stability that is synchronized with the horizontal synchronous frequency fHI can be achieved. On the one hand, they created a sampling clock with slow follow-up performance. Here, when the input signal fH1 fluctuates greatly, the time constant of the integrator (8) is large, so the integrator (8) responds to the pulse voltage output from the 1-phase comparator (1).
) is slow in tracking the output voltage, and synchronized output may not be obtained.
[発明が解決しようとする課題]
従来のPLL回路は以上のように構成されているので、
映像信号の水平同期周波数の変動が大きい場合や垂直同
期信号の周辺で水平同期信号が乱されているような信号
が入力された場合、安定度を増すために積分器(8)の
時定数を大きくとり。[Problem to be solved by the invention] Since the conventional PLL circuit is configured as described above,
When the horizontal synchronization frequency of the video signal fluctuates greatly or when a signal is input in which the horizontal synchronization signal is disturbed around the vertical synchronization signal, the time constant of the integrator (8) may be changed to increase stability. Take it big.
追従性を遅くしているため、同期のとれたサンプリング
クロックを作ることかできず、また乱れたのち元の同期
のとれたサンプリングクロックに戻るのも遅いという欠
点があった。Because the followability is slow, it is impossible to create a synchronized sampling clock, and it is also slow to return to the original synchronized sampling clock after being disrupted.
この発明は上記のような問題点を解消するためになされ
たもので、入力周波数が大きく変動しても、常に同期乱
れのない安定したサンプリングクロックを作ることがで
きるPLL回路を提供することを目的とする。This invention was made to solve the above-mentioned problems, and its purpose is to provide a PLL circuit that can always create a stable sampling clock without synchronization disturbance even if the input frequency fluctuates greatly. shall be.
[課題を解決するための手段]
この発明に係るPLL回路は、時定数の小さい第1の積
分器と、時定数の大きい第2の積分器とを設けて、これ
ら両積分器の出力電圧差に応じて第1および第2の積分
器を切り替えるように構成したことを特徴とする。[Means for Solving the Problems] A PLL circuit according to the present invention includes a first integrator with a small time constant and a second integrator with a large time constant, and calculates the output voltage difference between the two integrators. The present invention is characterized in that the first and second integrators are configured to be switched in accordance with.
C作用1
この発明によれば、時定数の小さい第1の積分器と時定
数の大きい第2の積分器の出力電圧差に応じて、第1お
よび第2のどちらかの積分器を切り替えることにより、
追従性が速く、しかも安定性のよい出力を作ることがで
きる。C Effect 1 According to the present invention, either the first or second integrator is switched depending on the output voltage difference between the first integrator with a small time constant and the second integrator with a large time constant. According to
It has fast followability and can produce output with good stability.
[発明の実施例]
以下、この発明の一実施例を図面にもとづいて説明する
。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described based on the drawings.
第1図はこの発明の一実施例によるPLL回路の構成を
示すブロック図であり、同図において。FIG. 1 is a block diagram showing the configuration of a PLL circuit according to an embodiment of the present invention.
(1) 、 (B) 、 (?)は第2図に示す従来例
と同一のため、該当部分に同一の符号を付して、それら
の詳しい説明を省略する。(1), (B), and (?) are the same as those in the conventional example shown in FIG. 2, so the same reference numerals are given to the corresponding parts and detailed explanation thereof will be omitted.
第1図において、(2)は時定数の小さい第1の積分器
、(3)は時定数の大きい第2の積分器、(4)は電圧
差検出器で、上記第1および第2の積分器(2)、(3
)の出力電圧差を検出する。(5)は切替スイッチで、
上記電圧差検出器(4)の出力を制御信号として上記第
1および第2の積分器(2)。In Fig. 1, (2) is a first integrator with a small time constant, (3) is a second integrator with a large time constant, and (4) is a voltage difference detector. Integrator (2), (3
) to detect the output voltage difference. (5) is a changeover switch,
The first and second integrators (2) use the output of the voltage difference detector (4) as a control signal.
(3)の出力を切り替える。Switch the output of (3).
つぎに、上記構成の動作について説明する。Next, the operation of the above configuration will be explained.
電圧差検出器(4)は第1の積分器(2)の出力電圧V
Aと第2の積分器(3)の出力電圧VBの差を検出して
、その電圧差が所定値より大きい場合は、第1の積分器
(2)を選択し、小さい場合は第2の積分器(3)を選
択するように、切替スイッチ(5)へ切り替え制御信号
を出力する。The voltage difference detector (4) detects the output voltage V of the first integrator (2).
The difference between the output voltage VB of A and the second integrator (3) is detected, and if the voltage difference is larger than a predetermined value, the first integrator (2) is selected, and if it is smaller, the second integrator (2) is selected. A switching control signal is output to the changeover switch (5) so as to select the integrator (3).
ここで、入力信号fH1の変動値が少ない場合は、位相
比較器(1)からの出力は安定しているので、第1の積
分器(2)の出力電圧VAも第2の積分器(3)の出力
電圧VBもほぼ同電位であり、電圧差検出器(4)は第
2の積分器(3)を選択するような制御信号を出力する
。このようにして、第2の積分器(3)が選択されると
、この第2の積分器(3)は時定数が大きいためにパル
ス電圧をよく平衡化し、追従性は遅いが安定性のあるサ
ンプリングクロックを作る。Here, when the fluctuation value of the input signal fH1 is small, the output from the phase comparator (1) is stable, so the output voltage VA of the first integrator (2) is also the same as that of the second integrator (3). ) are also at substantially the same potential, and the voltage difference detector (4) outputs a control signal to select the second integrator (3). In this way, when the second integrator (3) is selected, this second integrator (3) balances the pulse voltage well due to its large time constant, and has a slow tracking performance but good stability. Create a sampling clock.
また、入力信号fH1の変動値が大きい場合は、位相比
−較器(1) よりパルス電圧が出力され、第1の積分
器(2)は時定数が小さいためにパルス電圧に追従して
速く出力電圧VAを変化させる一方、第2の積分器(3
)は時定数が大きいためにあまり速く出力電圧VBを゛
変化させない。そのため、両出力電圧VAとVBの電圧
差が生じ、所定値以上となった場合、第1の積分器(2
)を選択することにより、安定性はないが追従性の速い
サンプリングクロックを作る。In addition, when the fluctuation value of the input signal fH1 is large, a pulse voltage is output from the phase comparator (1), and the first integrator (2) follows the pulse voltage quickly due to its small time constant. While changing the output voltage VA, the second integrator (3
) does not change the output voltage VB very quickly because it has a large time constant. Therefore, when a voltage difference occurs between both output voltages VA and VB and exceeds a predetermined value, the first integrator (2
) to create a sampling clock that is not stable but has fast followability.
このような第1および第2の積分器(2)、(3)の切
り替え動作により入力周波数fH1の変動にかかわらず
常に最適なサンプリングクロックが作られる。By switching the first and second integrators (2) and (3) as described above, an optimal sampling clock is always created regardless of fluctuations in the input frequency fH1.
なお、上記実施例では、電圧差検出器(4)により第1
の積分器(2)と第2の積分器(3)を選択するように
したが、外来ノイズなどの突発的、単発的な入力周波数
変動に対しては両積分器(2)、(3)の出力電圧VA
、!−VBの電圧差が非常に大きくなるので、これを利
用して、切替スイッチ(5)をオープンに切り替えるこ
とにより、出力への影響をなくして、より安定なサンプ
リングクロックを作るようにすることができる。In the above embodiment, the voltage difference detector (4) detects the first
The second integrator (2) and the second integrator (3) are selected, but both integrators (2) and (3) can be used in response to sudden and one-off input frequency fluctuations such as external noise. output voltage VA
,! Since the -VB voltage difference becomes very large, it is possible to take advantage of this and open the selector switch (5) to eliminate the effect on the output and create a more stable sampling clock. can.
[発明の効果]
以上のように、この発明によれば、時定数の異なる2つ
の積分器を入力信号の周波数の変動値で切り替えること
により、常に安定したサンプリングクロ・ンクを作るこ
とができるという効果を奏する。[Effects of the Invention] As described above, according to the present invention, by switching two integrators with different time constants depending on the fluctuation value of the frequency of the input signal, it is possible to always create a stable sampling clock. be effective.
第1図はこの発明の一実施例によるPLL回路の構成を
示すブロック図、第2図は従来のPLL回路の構成を示
すブロック図である。
(1)・・・位相比較器、(2)・・・第1の積分器、
(3)・・・第2の積分器、(4)・・・電圧差検出器
、(5)・・・切替スイッチ、(6)・・・電圧制御発
振器、(7)・・・分周器。
なお、図中の同一符号は同一または相当部分を示す・FIG. 1 is a block diagram showing the configuration of a PLL circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional PLL circuit. (1)... Phase comparator, (2)... First integrator,
(3)...second integrator, (4)...voltage difference detector, (5)...changeover switch, (6)...voltage controlled oscillator, (7)...frequency division vessel. In addition, the same symbols in the figures indicate the same or equivalent parts.
Claims (1)
生する位相比較器と、時定数の小さい第1の積分器と、
時定数の大きい第2の積分器と、上記第1および第2の
積分器を切り替える切替スイッチと、この切替スイッチ
の制御信号を上記第1および第2の積分器の出力電圧差
に応じて出力する電圧差検出器と、この電圧差検出器の
出力により切り替えられた積分器の出力電圧を制御信号
とする電圧制御発振器と、この電圧制御発振器の出力を
分周する分周器とを備え、上記分周器の出力を上記位相
比較器に帰還することにより入力周波数に同期した信号
を出力するように構成したことを特徴とするPLL回路
。(1) A phase comparator that generates a voltage based on the phase difference between the input signal and the self-loop, and a first integrator with a small time constant;
A second integrator with a large time constant, a changeover switch that switches between the first and second integrators, and a control signal of the changeover switch that is output according to the output voltage difference of the first and second integrators. a voltage difference detector, a voltage controlled oscillator whose control signal is the output voltage of an integrator switched by the output of the voltage difference detector, and a frequency divider which divides the output of the voltage controlled oscillator, A PLL circuit characterized in that it is configured to output a signal synchronized with an input frequency by feeding back the output of the frequency divider to the phase comparator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2318930A JPH04189029A (en) | 1990-11-22 | 1990-11-22 | Pll circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2318930A JPH04189029A (en) | 1990-11-22 | 1990-11-22 | Pll circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04189029A true JPH04189029A (en) | 1992-07-07 |
Family
ID=18104575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2318930A Pending JPH04189029A (en) | 1990-11-22 | 1990-11-22 | Pll circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04189029A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017046031A (en) * | 2015-08-24 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | PLL circuit and operation method |
-
1990
- 1990-11-22 JP JP2318930A patent/JPH04189029A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017046031A (en) * | 2015-08-24 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | PLL circuit and operation method |
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