JPH04179339A - 交換機の優先制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、交換機の優先制御方式に係り、特にビットレ
ートが申告値を越えて且つバッフ７メモリの空き領域が
比較的少ないときには受信データを廃棄するようにした
交換機の優先制御方式に関する。

［従来の技術］ 一般に、データ伝送に適した交換方式としては、回線交
換方式の他にデータを一時的にバッファメモリに蓄積す
るようになした蓄積交換方式が知られている。この蓄積
交換方式を実行する装置としてはパケット交換機がある
。また、近年、広帯域網のデータ伝送モードとしてセル
と呼ばれる固定長パケットを用いデータを伝送するＡ　
Ｔ　Ｍ　（Ａｓｙｎｃｈｒｏｎｏｕｓ　　Ｔｒａｎｓｆ
ｅｒ　　Ｍｏｄｅ）が注目されている。このＡＴＭによ
るデータ交換を行なうものにＡＴＭ交換機などが知られ
ている。パケット交換機とＡＴＭ交換機との相違点は、
パケット交換機は取り扱うデータとして可変長のまたは
一定長のブロックに分割されたメツセージにヘッダを付
したパケットであり、ＡＴＭ交換機は上記パケットに替
えて固定長のセルをデータとして取り扱う点にある。

そして、交換機としては両者は全く同様に機能する。

ここで、従来の交換機として特開平１−２３１４５７号
に示されるごときパケット交換機を例にとって説明する
。第２図に示す如くパケット交換機は、パケットのスイ
ッチングを行うパケットスイッチ回路４０を有し、これ
には１つまたはそれ以上のパケットバッファ回路３０が
収容されている。バケットバッファ回路３０は交換機に
到来したパケットを一時的にバッファし・、優先順位に
従ってそれらをパケットスイッチ回路４０へ転送する回
路である。バケットバッファ回路３０の入力側には、や
はり１つまたは複数のヘッダ付加回路２０が収容されて
いる。ヘッダ付加回路２０は第３図に示すパケット１４
にヘッダ２８を付加することによって、交換機内部で転
送される内部パケット２２（第４図）を形成する回路で
ある。

ヘッダ付加回路２０の入力側には、端末インタフェース
回路１０が一つまたはそれ以上収容されている。端末イ
ンタフェース回路１０は、その入り側に複数の端末１が
収容され、端末１からの信号乃至はメツセージをパケッ
トに組み立てて多重化する回路である。この交換機のこ
れらの各回路は、制御プロセッサ１００によって制御さ
れ、パケット交換機としての様々な機能を実現している
。

なお、第２図では端末からの信号をパケットとしてパケ
ットスイッチ回路４０でスイッチングするまでの機能が
示されている。スイッチングされたパケットを中継線や
他の端末に送出する機能部分は図示されていないが、通
常のパケット交換機と同様にこの交換機もそれらの機能
を有していることは言うまでもない。

端末インタフェース回路１０は端末１に対応してパケッ
ト交換回路１１を有する。この回路１１は各端末１を接
続し、端末１から入力されるメツセージを所定のビット
数のデータに分割し、各データごとに端末番号１６（第
３図）を付加してパケット１４に変換するパケット組み
立て機能を有する。パケット変換回路１１は複数台がマ
ルチプレクサ１３に収容され、マルチプレクサ１３は各
パケット変換回路１１から所定の順番でパケット１４を
１個ずつ読み出しハイウェイ１５にのせる多重化回路で
ある。

ヘッダ付加回路２０は、ハイウェイ１５からのパケット
１４を制御プロセッサ１００の制御により内部パケット
２２のフォーマット（第４図）に変換する回路である。

この回路２０は、バッファ２１を有し、これはパケット
１４を一時蓄積するメモリである。ヘッダ付加回路２０
は、第２図に示すようにＡおよびＢの２つのヘッダ保持
メモリ２３および２５を有し、両者のメモリ読み出し出
力がバッファ２１のそれと共にマルチプレクサ２７０入
力側に収容されている。

両ヘッダ保持メモリ２３および２５は各端末１に対応し
て制御データを格納する記憶位置を有し、呼設定時に制
御プロセッサ１００から、前者のアドレスにはパケット
１４の相手先端末番号２４（第４図）と相手先に送るた
めに必要な他の制御データすなわちスイッチングヘッダ
２７とが書き込まれる。また、後者のアドレスには、端
末１の種別などに対応する優先クラス２６が書き込まれ
る。

一方のヘッダ保持メモリ２３へのデータ設定は呼設定時
に制御プロセッサ１００から行われる。こ′れは、ヘッ
ダ２８の制御データが個々のパケット２２に固有である
ためである。他方のヘッダ保持メモリ２５への優先クラ
スデータ２６の書き込みは、制御プロセッサ１００から
行なわれ、これは呼設定時にその都度行うように構成さ
れるか、また書替えの必要が生じた時に行うように構成
される。呼設定時の都度行うように構成されている場合
には、端末１の種別に対応した固定的優先制度の他に、
例えば、トラヒック＃Ｘ績制御などの個々の呼や局情に
応じた優先制御を行うこともできる。

制御プロセッサ１００は、パケットスイッチ回路４０、
パケットバッファ回路３０およびヘッダ付加回路２０な
どの交換機内部の各回路を制御してパケット交換機能を
実現する機能部である。特にこの従来例に関連しては、
２つのヘッダ保持メモリ２３および２５のデータ設定機
能がある。

より詳細には、プロセッサ１００は例えば、端末１の優
先クラス２６を決める情報が入力されると、制御線１１
０により優先クラス保持メモリ２５の対応するアドレス
にその端末工の優先クラス２６を設定する。この設定の
入力は、予め局側から行なわれる。呼設定の際、プロセ
ッサ１００は、発信端末１から受けた呼設定パケットか
らその呼の相手先端末番号２４を識別し、パケットスイ
ッチ回路４０のスイッチング制御情報を含むスイッチン
グヘッダ２７と共にこれを一方のヘッダ保持メモリ２３
のその発信端末１に対応したアドレスの記憶位置に書き
込む。

端末インタフェース回路１０のハイウェイ１５からヘッ
ダ付加回路２０に入力されるパケット１４は、バッファ
２１に一旦蓄積される。バッファ２１にパケット１４が
完成すると、バッファ２１はこれを所定のタイミングで
出力するが、これと同期してその端末番号１６に対応す
るヘッダ保持メモリ２３および２５の各アドレスよりそ
れぞれ、相手先端末番号２４およびスイッチングヘッダ
２７、ならびに優先クラス２６を読みだし、マルチプレ
クサ２７に入力する。マルチプレクサ２７はこれらを第
４図のパケット２２のフォーマットに組み立て、ハイウ
ェイ２９よりバケットバッファ回路３０へ出力する。

バケットバッファ回路３０には、各優先クラス２６の種
類に対応する記憶領域ＡＩ−Ａｎを有するバッファメモ
リ３３が設けられている。ハイウェイ２９より入力する
パケット２２は、優先クラス分配器３１によってその優
先クラスに従ってバッファメモリ３３の領域ＡＩ−Ａｎ
に蓄積される。

バッファメモリ３３の各類ｆｓｌｉＡ１−Ａｎは、それ
ぞれ互いに独立してＦＩＦＯ動作を行う。各領域には選
択回路（ＡＢＴ）３５が接続され、選択回路３５は、バ
ッファメモリ３３の優先クラスの高い領域から先にパケ
ット２２をその領域における入力順に従ってハイウェイ
３７へ読み出す制御を行う。

パケットスイッチ回路４０はハイウェイ３７カ）ら入力
するパケット２２をそのスイッチングヘッダ２７の示す
方路に出力するスイッチ回路網である。

次にこの交換機の動作を説明する。まず、特定の端末１
の呼設定時に制御プロセッサ１００は、一方のヘッダ保
持メモリ２３の端末ｌに対応する記憶位置に制御線１１
０を介してその呼の相手先端末番号２４および他のスイ
ッチングデータを設定する。例えばこれと共に制御プロ
セッサ１００は、優先クラス保持メモリ２５の端末工の
記憶位置に制御線１２０を介してその端末工の優先クラ
ス２６を設定する。この後者の設定は、呼設定時に行わ
なければ、優先クラス保持メモリ２５に以前から蓄積さ
れている優先クラス２６を使用する。

端末１からメツセージないしは情報信号が出力されると
、これは端末インタフェース回路１ｏで各端末ごとにデ
ータと端末番号１６よりなるパケットに変換され、ハイ
ウェイ１５からヘッダ付加回路２０へ送られる。ヘッダ
付加回路２０では、入力されたパケット１４が、データ
と、相手先端末番号２４、優先クラス２６およびスイッ
チングヘッダ２７を含むヘッダ２８とで構成されるパケ
ット２２に変換され、ハイウェイ２９よりバケットバッ
ファ回路３０へ送られる。バケットバッファ回路３０は
、入力されるパケット２２をその優先クラス２６に対応
したバッファメモリ３３に一旦蓄積した後、優先クラス
２６の順序で、かつ同クラスのパケット２２では人力さ
れた順番で、これをパケットスイッチ回路４０へ出力す
る。パケットスイッチ回路４０では、パケット２２をそ
のスイッチングヘッダ２７の示す出線へ送出する。

この交換機の特徴のひとつは、例えばある端末１を取り
替えて端末種別の変更が生じた場合、制御プロセッサ１
００に端末種別の変更を入力すると、制御プロセッサ１
００はその端末種別に基づき端末１の優先クラスを分析
し、制御線１１０よりヘッダ付加回路２０の他方のヘッ
ダ保持メモリ２５の対応アドレスに新たな優先クラスを
設定することにある。従って、端末の優先クラスの変更
を端末インタフェースの変更によらず、この従来技術で
は、制御プロセッサ１００に端末１の優先クラスの変更
を入力することによって端末１の優先クラスを変更する
ことができる。制御プロセッサ１００に入力された優先
クラスの変更は、そのときに他方のヘッダ保持メモリ２
５に設定される場合もあり、または、呼設定の都度同保
持メモリ２５に設定される場合もある。

また、このように制御プロセッサ１００から優先クラス
を可変的に設定できる特徴は、端末１の変更という端末
１０個々の状態に応じた優先クラスの変更だけでなく、
例えばトラヒック条件の変化など、局情に応じた個々の
端末１ことの、もしくは端末種別に対応した優先クラス
の適切な設定の可能性をもたらす。例えば、ある種のト
ラヒックが非常に集中した場合、特定の種別の端末群に
ついて呼の設定時にヘッダ保持メモリ２５の優先クラス
２６を変更することによって、トラヒック規制を効果的
に行えるものであった。

［発明が解決しようとする課題］ ところで、上述したごとき構成の装置にあっては、呼設
定時に端末１とプロセッサ１００との間の通信により優
先度が決定されると、その呼の通信中は決定した優先度
が変更されることがない。

これは、パケット交換機が蓄積交換方式であることから
データ流量（ビットレート）の制限がかけられるので、
交換機内部のトラヒック制御がさほど難しくなく、また
再送も可能である、という点に基づいている。

しかしながら、ＡＴＭ交換機等のように、可変ビットレ
ートの通信を取り扱う必要があり、しかも再送制御を行
わない交換システムの場合にあっては、交換機内のトラ
ヒックを制御する必要から先のパケット交換機の場合と
比較して、より細やかな優先制御を行うことが必要にな
る場合があるが、このような場合には先の交換機のごと
き優先制御ではこの必要性に対応することができない。

特に、ＡＴＭ交換機のプロセッサは、端末とプロセッサ
との間の通信により端末側から申告されるビットレート
と、データの種別とに応じて交換機内の帯域と、そのデ
ータの優先度を決定するため、申告値を越えるデータが
端末から入力された場合に、交換機内の軽鎖を招き、他
の呼のデータの廃棄率を上昇させてしまうという問題点
があった。

本発明は、以上のような問題点に着目し、これを有効に
解決すべく創案されたものである。本発明の目的は、申
告値を越えるデータが端末から入力された場合に、その
データの優先度をハード的に更新し、当該データを所定
の場合には廃棄することによりもって交換機内の輻幅の
回避およびデータ廃棄率の抑制を行うことができる交換
機の優先制御方式を提供することにある。

［課題を解決するための手段］ 本発明は、前記問題点を解決するために、送信に先立っ
て端末と制御プロセッサとの間で送信に関するビットレ
ートを申告するための通信を行って該申告値に基づいて
送信を行い、送信が行われる端末に応じた優先度を示す
情報を含むヘッダを受信したデータに付して該優先度の
情報に応じて受信データを分配すると共に該受信データ
を一時的にバッファメモリに蓄積した後、交換回路へ送
出するようになした交換機の優先制御方式に適用される
。

このような優先制御方式において、前記端末から送信さ
れるデータのビットレートを検出し、該検出値が前記申
告値を越えたときにその旨を示す情報を受信データに付
するビットレート検出回路と、前記情報が付された受信
データ及び非優先データであるとして前記端末により予
め指示された受信データに対して、当該データは廃棄可
能であることを示すための情報を付するヘッダ更新回路
と、前記廃棄可能であることを示す情報と前記バッファ
メモリに蓄積されているデータ量とに基づいて、当該受
信データを前記バッファメモリに蓄積するか否かを判定
するための蓄積判定回路とを備え、この蓄積判定回路の
判定結果に応答して当該受信データを廃棄したり或はそ
のままバッファメモリに蓄積したりし、もって交換機内
の幅部の発生を抑制しつつ他の呼のデータの廃棄率も抑
制するようにしたものである。

［作用コ 本発明によれば、以上の様な優先制御方式としたので、
ビットレート検出回路は受信データのビットレートがそ
の申告値を越えた場合には受信データにその旨を示す情
報を付してマーキングし、ヘッダ更新回路は先にマーキ
ングされた受信データおよび非優先データであるとして
端末により予め指示された受信データに対して、当該デ
ータは廃棄可能であることを示す情報をヘッダに付して
廃棄可能データとし、蓄積判定回路はこの廃棄可能を示
す情報とバッファメモリに蓄積されているデータ量とに
基づいてこの受信データを蓄積するか否か判定する。こ
の判定回路が、データ廃棄の判定をしたときは当該受信
データをバッファメモリに蓄積することなく廃棄するこ
とにより他の優先度の受信データの廃棄率を抑制し、デ
ータ廃棄の判定をしないときにはそのまま当該データを
バッファメモリに蓄積する。

［実施例コ 以下に本発明の好適一実施例を添付図面に基づいて詳述
する。第１図は本発明に係る交換機としてのＡＴＭ交換
機の構成を示す。まず、本発明に係るＡＴＭ交換機は、
１またはそれ以上の端末インタフェース回路５０を有し
ており、その入力側にはそれぞれデータを入力するため
の端末１が接続されている。この端末インタフェース回
路５０は、上記端末１から送られてきたデータを局内ま
たは局間の伝送に必要な形に変換するためのＡＴＭセル
終端回路５１と、各端末から入力されるデータのビット
レートを検出してこの検出値が申告値を越えたときにそ
の旨を示す情報を受信データに付する本発明の特長の１
っであるビットレート検出回路５２と、各検出回路５２
からのデータを多重化するマルチプレクサ１３とにより
主に構成されている。

この端末インタフェース回路５０の後段には、ハイウェ
イ１５を介して１つまたはそれ以上のヘッダ付加回路６
０が収容されている。この付加回路６０は、ハイウェイ
１５から入力されるデータとしてのセルを変換する間だ
け一時的にセルを蓄積するバッファ６２と、後段におい
てこのセルのスイッチング及びスイッチング後に必要と
なるセルヘッダの内容が書き込まれた従来例と同様なヘ
ッダ保持メモリ６１と、各メモリ６１からのセルを多重
化するマルチプレクサ６３と、先のビットレート検出回
路５２にて上記情報が付された受信データとしてのセル
及び非優先データとして端末１により予め指示された受
信データとしてのセルに対して当該セルは廃棄可能であ
ることを示すための情報を付する本発明の特長の１つで
あるヘッダ更新回路７０とにより主に構成されている。

そして、このヘッダ付加回路６０は、先のセルのヘッダ
を変換すると共にスイッチングに必要な情報を付する機
能と、端末からの申告値を越えて入力されたデータ（違
反セルで廃棄可能）であるか否かを示す情報をセルヘッ
ダに書き込む機能とを有する。

このヘッダ付加回路６０の後段には、ハイウェイ２９を
介して１つまたはそれ以上のセルバッファ回路８０が収
容されている。このセルバッファ回路８０は、これに入
力されるセルをその優先クラスに従って分配するための
優先クラス分配器３１と、本発明の特長の１っである蓄
積判定回路８１と、この回路８１から送出されるセルを
一時的の蓄積する従来例と同様なバッファメモリ８２と
、このメモリ８２より上記ＡＴＭスイッチへ送出される
べきセルを決定するための選択回路８４とにより主に構
成されている。この蓄積判定回路８１は、上記廃棄可能
であることを示す情報とバッフアメモリ８２に蓄積され
ているデータ量とに基づいて、当該受信データとしての
セルをバッファメモリに蓄積するか否かを判定する回路
であり、バッファメモリのデータ蓄積量が比較的多いこ
とに起因してこの回路が蓄積しない旨を判定した場合に
は当該受信データは廃棄される様になっている。

そして、このセルバッファ回路８０の後段には、ハイウ
ェイ３７を介してＡＴＭセルのスイッチングを行うＡＴ
Ｍスイッチ９０が収容されている。

このＡＴＭスイッチ９０は、ＡＴＭセルのスイッチング
を行って受信データとしてのセルを最終的にスイッチン
グヘッダの示す方向に送出するための回路である。制御
プロセッサ２００は、上記端末インタフェース回路５０
、ヘッダ付加回路６ｏ、セルバッファ回路８０及びＡＴ
Ｍスイッチ９ｏの各回路を制御してセルの交換機能を発
揮する制御部である。第１図では端末からの信号をＡＴ
Ｍスイッチ９０でスイッチングするまでの機能が示され
ている。スイッチングされたセルを中継線や他の端末に
送出する機能部分は図示されていないが、通常の交換機
と同様にこの交換機もそれらの機能を有していることは
言うまでもない。

次に、上記実施例の動作について説明する。

まず、端末１がデータを送信する際、それに先立ってこ
の端末１と制御プロセッサ２００との間で送信に関する
ビットレートを申告するための通信が行なわれる。具体
的には、自端末の識別最大ビットレート、平均ビットレ
ート等を申告するための通信が行なわれる。この端末１
からの申告内容に従って、制御プロセッサ２００は交換
機内またはネットワークのリソースの状況に基づいてそ
の通信を交換機が容量的に受は付けることができるか否
かを算出し、その結果、リソースに余裕がある場合には
、その端末１からのデータを受は付けて呼の受は付けと
する。他方、リソースに余裕が無い場合には、呼の受は
付けを拒絶する。呼を受は付ける場合にはその受は付け
に先立フて、制御プロセッサ２００は、ヘッダ付加回路
６０のヘッダ保持メモリ６１に先の申告に基づいて必要
なデータを書き込むと共に端末インタフェース回路５０
のビットレート検出回路５２に端末１から先に申告され
たビットレートを書き込む。呼の受は付けにより端末ｌ
からデータが送信されるとこのデータは、端末インタフ
ェース回路５ｏ内のＡＴＭセル終端回路５１にて所定長
に分割されると共に各データ片５５の先頭に端末番号５
６が付され、局内もしくは局間伝送に必要な第６図に示
す如し形のセルに変換された後、ビットレート検出回路
５２へ送られる。このビットレート検出回路５２は、端
末から送られてくるデータのビットレートを常にモニタ
ーしており、この値が先の申告値を越えた場合にはその
セルのセルヘッダに違反セルであることをマーキングす
る。このビットレートの検出方法としては、例えば一定
周期毎にクリアーされるカウンタを用意し、これに端末
から固定長のセルが入力される毎にカウントアツプする
機構を設けるようにして、その周期中に申告値を越えた
セルを違反セルとする検出方法が考えられる。

しカルながら、この方法に限定されるものでもないこと
は勿論である。この回路で違反セルであるとマーキング
されたセルも廃棄されることなく後段のマルチプレクサ
１３へ送られて、ここで多重化された後、ハイウェイ１
５を介してヘッダ付加回路６０へ送出される。このよう
に違反セルであっても直ちには廃棄しない理由は、後段
にてリソース（バッファメモリ）に余裕がある場合には
この違反セルを廃棄することなく使用することができる
からである。

ヘッダ付加回路６０は、ハイウェイ１５から入力される
セルを第７図に示す如きセルフオーマットに変換する。

この回路内のヘッダ保持メモリ６１には前述の如くヘッ
ダ変換に必要な情報が記憶されており、バッファ６２は
上記ヘッダ保持メモリ６１からヘッダデータを引き出す
間−時的にセル内容を記憶する。このバッファ６２およ
びヘッダ保持メモリ６１からの出力はマルチブしフサ６
３にて従来例と同様に多重化されて、第７図に示す如き
セルフオーマットが形成される。従来技術と同様に、こ
のセルフオーマットは、最終的に当該データを届けるべ
き相手先を同定するための情報を示す相手先端末番号６
５と、通信中の端末１に対応する優先度を示す優先クラ
ス６６と、後段のデータ転送に必要とされる情報を示す
スイッチングヘッダ６８を含んている。ここにおける優
先クラスの内容は、通信中の端末の種類により一義的に
決定されるものであり、この端末１との通信が完了する
まで変更されることはない。マルチプレクサ６３からの
データはヘッダ更新回路７０に入力され、ここで所定の
セルのヘッダが更新されることになる。具体的には、こ
のヘッダ更新回路７０は、先の端末インタフェース回路
５０内のビットレート検出回路５２にて違反セルである
とマーキングされたセルおよび端末自身が非優先セルで
あるとして送信してきた受信データのセルを検出すると
、そのセルのスイッチングヘッダ６７に含まれる違反セ
ル表示ビット６８に当該ビットは廃棄可能であることを
表示し、このヘッダを更新する。ここで、各セルの優先
クラスの内容は何ら変更されない点に注意されたい。違
反セルでないセルは、何らヘッダが更新されることなく
出力されるのは勿論である。このヘッダ更新回路７０か
らのセルは、ハイウェイ２９を介してセルバッファ回路
８０に入力される。

このセルバッファ回路８０内の優先クラス分配器３１は
、これに入力した個々のセルの優先クラスの内容に応じ
て各セルを対応するバッファメモ’）　８２　（Ｍ　１
−Ｍｎ）に向けて分配する。ここで優先クラス分配器３
１とバッファメモリ８２との間には蓄積判定回路８１　
（Ｊｌ−Ｊｎ）がそれぞれ接続されており、この回路８
１においては、スイッチングヘッダの違反セル表示ビッ
トの内容と、対応するバッファメモリ８２中のデータ蓄
積量とに基づいて、当該セルをバッファメモリに蓄積す
るか否かを判定する。ここでスイッチングヘッダに違反
セル表示ビットを設けた理由は、バッファメモリ８２に
おいてデータ蓄積するか否かを少しでも早く決定するこ
とにより、判定に必要な時間だけデータをバッファリン
グするためのレジスタの容量を極力少なくするためであ
る。具体的にその制御方法を第５図のフローチャートに
基づいて説明する。各蓄積判定回路８１は、それぞれに
接続されているバッファメモリ８２内の蓄積データ量（
セル数）をモニターしており、セルが入力されたときに
蓄積判定回路は以下の処理を行う。

まず、対応するバッファメモリ８２の全容量に相当する
分量のセル数（データ）が蓄積（１００％）されている
場合（Ｓｌ）には、既にメモリの空領域が無いことから
入力したセルを全て廃棄する（Ｓ２）。

対応するバッファメモリ８２に空き領域がある場合には
、既に蓄積されているセル数（データ量）に応じてセル
を廃棄する場合と、蓄積する場合とに分かれることにな
る。すなはち、バッファメモ１）　８２内のセル数がバ
ッファメモリ容量のＸ％未満の場合には、容量に比較的
余裕があることから入力したセルを全てバッファメモリ
に蓄積する（Ｓ３）。これに対して、バッファメモリ８
２内のセル数がバッファメモリ容量のＸ％以上の場合に
は、そのセルが廃棄可能のセルでるか否かが判断され（
Ｓ４）　、廃棄可能のセルである場合にはメモリの空き
領域が比較的少ないことからそのセルを廃棄する（Ｓ２
）。また、廃棄可能のセルでない場合には、空き領域が
比較的少ないけれどもそのセルをバッファメモリに蓄積
する（Ｓ３）。−度バッファメモリに蓄積されたセルは
廃棄されないのは勿論である。また、上記Ｘの値は任意
に設定することができ、固定値であってもよく、あるい
は外部の制御プロセッサから任意に変更できる様にして
も良い。ここで、設定されるＸの値を１（１００％）と
すれば、従来と同様の動作をする交換機となることは言
うまでもない。各バッファメモリ８２に蓄積されたセル
は、従来例と同様に優先クラスの高い領域からＦＩＦＯ
動作でもって選択回路８４により順次選択されて出力さ
れ、ハイウェイ３７を介してＡＴＭスイッチ９０へ送出
される。

そして、このＡＴＭスイッチ９０は、セルのスイッチン
グヘッダの示す送線ヘセルを送出する。

［発明の効果］ 以上のように、申告値を越えるビットレートのデータが
端末から入力された場合であってセルバッファ回路内の
バッフ７メモリの空き領域が比較的少ない場合には、こ
のセルをバッファメモリに蓄積することなく廃棄するこ
ととしたので、対応するバッファメモリに過度にデータ
が蓄積される状態の発生頻度を抑制することができる。

従って、ｂｅを生ぜしめることなく、他の優先度の低い
端末からのデータセル或いは非優先セルがそれに対応す
るバッファメモリに蓄積されることなく廃棄される率即
ち廃棄率を可及的に低減することができるのみならず、
それら非優先セルの伝送遅延も可及的に低減することが
できる。

また、ビットレートが申告値よりも高い違反セルや非優
先セルであっても、交換機が比較酌交いている場合には
、これを廃棄することなく相手端末にデータを届けるこ
とができ、従って、全体的な交換機使用効率を向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明に係る交換機としてのＡＴＭ交換機を示
す構成図、第２図は従来の交換機とじてのパケット交換
機を示す構成図、第３図は第２図に示す交換機にて使用
されるパケットを示す構成図、第４図は第２図に示す交
換機にて使用されるヘッダを付加したパケットフォーマ
ットを示す構成図、第５図は本発明の優先制御方式を示
すフローチャート、第６図は本発明にて使用するセルを
示す構成図、第７図は本発明にて使用するヘッダを付加
したセルフオーマットを示す構成図である。 １・・・端末、５０・・・端末インタフェース回路、５
２・・・ビットレート検出回路、６０・・・ヘッダ付加
回路、７０・・・ヘッダ更新回路、８０・・・セルバッ
ファ回路、８１・・・蓄積判定回路、８２・・・バッフ
ァメモリ、９０・・・ＡＴＭスイッチ、２００・・・制
御プロセッサ。 バケットフォーフット 第３図 バケフトフ１−７１ト 第４図 優先制御方式の７０−チ１−） 第５図

Claims (2)

【特許請求の範囲】
1. （１）送信に先立って端末と制御プロセッサとの間で送
   信に関するビットレートを申告するための通信を行って
   該申告値に基づいて送信を行い、送信が行われる端末に
   応じた優先度を示す情報を含むヘッダを受信したデータ
   に付して該優先度の情報に応じて受信データを分配する
   と共に該受信データを一時的にバッファメモリに蓄積し
   た後、交換回路へ送出するようになした交換機の優先制
   御方式において、 前記端末から送信されるデータのビットレートを検出し
   、該検出値が前記申告値を越えたときにその旨を示す情
   報を受信データに付するビットレート検出回路と、 前記情報が付された受信データ及び非優先データである
   として前記端末により予め指示された受信データに対し
   て、当該データは廃棄可能であることを示すための情報
   を付するヘッダ更新回路と、前記廃棄可能であることを
   示す情報とバッファメモリに蓄積されているデータ量と
   に基づいて、当該受信データを前記バッファメモリに蓄
   積するか否かを判定するための蓄積判定回路とを備え、
   該蓄積判定回路が蓄積しないと判定したときには当該受
   信データを廃棄するようにしたことを特徴とする交換機
   の優先制御方式。
2. （２）前記受信データは固定長のセルであることを特徴
   とする請求項１記載の交換機の優先制御方式。