JPH04177878A - Heterojunction field-effect transistor - Google Patents

Heterojunction field-effect transistor

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JPH04177878A
JPH04177878A JP30646890A JP30646890A JPH04177878A JP H04177878 A JPH04177878 A JP H04177878A JP 30646890 A JP30646890 A JP 30646890A JP 30646890 A JP30646890 A JP 30646890A JP H04177878 A JPH04177878 A JP H04177878A
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Abstract

PURPOSE:To achieve matching to high-speed operation by setting a GaAs layer or AlGaAs layer as a lower insulation layer, a nitrogen oxide germanium film as an upper insulation layer, and then a Ge layer as a channel layer. CONSTITUTION:A non-doped GaAs layer 2 and an N-type Ge layer 3 are allowed to grow on a Cr-doped GaAs substrate 1 in sequence, a nitrogen oxide Ge layer 4 is formed, and then a Ge nitride layer 5 is deposited. Then, the Ge nitride layer 5 and the nitrogen oxide GE layer 4 are selectively etched, thus forming a two-layer resist 14 covering a gate-scheduled region. Further, boron ions are implanted for forming a source/drain 10, a silicon oxide film 6 is deposited, a two-layer resist 14 is eliminated, a nitrogen oxide Ge layer 4a is formed, a contact of source - drain is opened, and then a source electrode 7, a gate electrode 8, and a drain electrode 9 are formed. Therefore, since the channel layer is Ge layer, mobility of electrons and holes is larger, thus achieving a high-speed operation.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲルマニウムをチャネルとしたヘテロ接合電界
効果トランジスタに関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a heterojunction field effect transistor using germanium as a channel.

〔従来の技術〕[Conventional technology]

D、J、Hymes et alのJ E CS (,
1ournal of theElectrochem
ical 5ociety) vol、I35.no、
5,1988゜p、9Glや、J、J、Rosenbe
rg et alのエレクトロン・デバイス・レターズ
(IEEE Electron Device Let
ters) vol、9.no、I2,1987.p、
G39に記されているように、Siに比べ電子および正
孔の移動度が大きいゲルマニウム(Ge)を用いた電界
効果トランジスタ(FET)の研究がなされている。
D, J, Hymes et al.
1ournal of the Electrochem
ical 5ociety) vol, I35. no,
5, 1988゜p, 9Gl, J, J, Rosenbe
IEEE Electron Device Letters by rg et al.
ters) vol, 9. no, I2, 1987. p,
As described in G39, field effect transistors (FETs) using germanium (Ge), which has higher electron and hole mobility than Si, are being studied.

従来技術によるゲルマニウム電界効果トランジスタにつ
いて、第3図を参照して説明する。
A germanium field effect transistor according to the prior art will be explained with reference to FIG.

はじめにN型Ge基板13に酸化窒化Ge層4、窒化G
e層5を形成する。つぎに燐酸を用いて素子領域の窒化
Ge層5を選択エツチングする。
First, a Ge oxynitride layer 4 and a G nitride layer are formed on an N-type Ge substrate 13.
Form e layer 5. Next, the Ge nitride layer 5 in the element region is selectively etched using phosphoric acid.

つぎにゲート予定領域を覆う二層レジスト(図示せず)
を形成して、硼素をイオン注入して、ソース−ドレイン
10を形成する。
Next, a two-layer resist (not shown) covers the area where the gate is planned.
is formed and boron ions are implanted to form the source-drain 10.

つぎに酸化シリコン膜6を堆積してから、二層レジスト
を除去する(リフトオフ法)。
Next, a silicon oxide film 6 is deposited, and then the two-layer resist is removed (lift-off method).

つぎにソース−ドレインのコンタクトを開口し、ソース
電極7、ゲート電極8、ドレイン電極9を形成して素子
部が完成する。
Next, source-drain contacts are opened, and a source electrode 7, a gate electrode 8, and a drain electrode 9 are formed to complete the element section.

こうしてP型伝導性を持つGe層を電子チャネルとする
Nチャネルヘテロ接合電界効果トランジスタが得られる
In this way, an N-channel heterojunction field effect transistor is obtained in which the Ge layer with P-type conductivity serves as an electron channel.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながらGeのFETはバルクGeを用いている。 However, Ge FETs use bulk Ge.

そのためゲート長を縮小してサブミクロンに達すると、
ゲート電極のドレイン端近傍に電界か集中して生じるホ
ットエレクトロンによす素子が劣化したり、ソース−ド
レイン間にパンチスルー現象か起こる。
Therefore, when the gate length is reduced to submicron,
The electric field concentrates near the drain end of the gate electrode, resulting in hot electrons that cause the device to deteriorate, or a punch-through phenomenon to occur between the source and drain.

バルクGeを用いた構造では、Geの持つ電子および正
孔の移動度か大きいという優れた特性を高周波動作など
の素子特性に反映することかできない。
In a structure using bulk Ge, the excellent characteristics of Ge, such as high electron and hole mobility, cannot be reflected in device characteristics such as high frequency operation.

ゲート長を短くしたときの素子特性の劣化を防ぐ構造と
して、シリコン(Si)を用いたFETでは、SO■構
造を持つ5iFETが有望視されている。
Among FETs using silicon (Si), a 5iFET having an SO■ structure is considered to be a promising structure for preventing deterioration of device characteristics when the gate length is shortened.

K、Terrjll et alがIEDMテクニカル
・ダイジェスト(Technical Didgest
 of InternationalElectron
 Devices Meeting ) 1988.p
、294に報告しているように、So■構造の5iFE
Tにおいてチャネル層か薄くなっている。ソース・ドレ
イン間に電圧を印加したときにゲート下のチャネル層中
での電界強度分布が、従来のバルクSiを使ったFET
に比べ均一化される。ゲートのドレイン端での電界集中
によりもたらされるホットエレクトロン効果や、ドレイ
ン空乏層かソース近くまで延びて(ることによるパンチ
スルー効果か大幅に緩和され、サブミクロンゲート長の
素子であっても正常動作するなとの優れた特徴を持つ。
K, Terrjll et al published the IEDM Technical Digest.
of International Electron
Devices Meeting) 1988. p
, 294, 5iFE with So■ structure
At T, the channel layer becomes thinner. When a voltage is applied between the source and drain, the electric field strength distribution in the channel layer under the gate is different from that of a conventional FET using bulk Si.
It is made more uniform compared to . The hot electron effect caused by electric field concentration at the drain end of the gate, and the punch-through effect caused by extending to the drain depletion layer or near the source, are greatly alleviated, allowing normal operation even in devices with submicron gate lengths. It has excellent characteristics.

しかしながら絶縁層として酸化シリコン(Si02)膜
を用いて作製したSOI構造の5iFETは、S 10
゜上のSiの膜質が良くない。チャネル中の正孔または
電子の移動度がバルクで得られている値に比べ劣ってい
るためまだ実用化されていない。
However, a 5iFET with an SOI structure fabricated using a silicon oxide (Si02) film as an insulating layer has an S10
゜The quality of the Si film on top is not good. It has not yet been put to practical use because the mobility of holes or electrons in the channel is inferior to that obtained in the bulk.

本発明の目的は、チャネル層であるGeの電子および正
孔の移動度がバルクのものと同等である、高速動作に適
したヘテロ接合電界効果トランジスタを提供することに
ある。
An object of the present invention is to provide a heterojunction field effect transistor suitable for high-speed operation, in which the mobility of electrons and holes in Ge, which is a channel layer, is equivalent to that in the bulk.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のヘテロ構造電界効果トランジスタは、砒化ガリ
ウム基板上に、絶縁層として砒化アルミニウムガリウム
層および砒化ガリウム層のうち1つと、チャネル層とな
るゲルマニウム層とが順次堆積され、その上にゲート絶
縁膜となる酸化窒化ゲルマニウム層とゲート電極が形成
され、前記ゲート電極をはさんで前記ゲルマニウム層上
にソース電極とドレイン電極とか形成されているもので
ある。
In the heterostructure field effect transistor of the present invention, one of an aluminum gallium arsenide layer and a gallium arsenide layer as an insulating layer and a germanium layer as a channel layer are sequentially deposited on a gallium arsenide substrate, and a gate insulating film is deposited on top of the germanium layer. A germanium oxynitride layer and a gate electrode are formed, and a source electrode and a drain electrode are formed on the germanium layer with the gate electrode in between.

〔作用〕[Effect]

A、G、Milnes & D、L、Feucht共著
、酒井、高橋、森泉 共訳「半導体ヘテロ接合(Het
erojunctions   and   Meta
l   Sem1conductor   junct
ions   )   ゴ  p、9に記されているよ
うに、GeとGaAsとは格子定数がほとんと等しく、
熱膨張係数も室温を中心とする広い温度範囲においてほ
ぼ等しい。したがってGeとGaAsとは良好なヘテロ
接合となる。
Co-authored by A. G. Milnes & D. L. Feucht, co-translated by Sakai, Takahashi and Izumi Mori,
erojunctions and Meta
l Sem1conductor junction
ions) As stated in p. 9, Ge and GaAs have almost the same lattice constant,
The coefficient of thermal expansion is also approximately the same over a wide temperature range centered around room temperature. Therefore, Ge and GaAs form a good heterojunction.

GaAsとAfGaAsとは格子定数、熱膨張係数か極
めて近く、良質のヘテロ構造が形成できることが知られ
ている。
It is known that GaAs and AfGaAs have extremely similar lattice constants and coefficients of thermal expansion, and can form a high-quality heterostructure.

したがってAlGaAsとGeとは良質のヘテロ接合を
形成する。
Therefore, AlGaAs and Ge form a high quality heterojunction.

分子線エピタキシャル(MBE)成長法を用イて、表面
に過剰な砒素原子がないGaAs上に成長したGe膜は
P型の伝導特性を示す。逆に表面に過剰な砒素原子があ
るGaAs上に成長したGe膜はN型の伝導特性を示す
。このことは用中らが第5回MBE国際会議ワークブッ
ク(Workbookof the Fifth In
ternational Conference on
 MalecularBeam Epitaxy、19
87.p、575て報告している。
A Ge film grown on GaAs without excess arsenic atoms on the surface using molecular beam epitaxial (MBE) growth exhibits P-type conductivity. Conversely, a Ge film grown on GaAs with an excess of arsenic atoms on the surface exhibits N-type conductivity. This is explained by Yochu et al. in the Workbook of the Fifth MBE International Conference.
International Conference on
Malecular Beam Epitaxy, 19
87. p. 575.

A1GaAs上にGeを成長した場合も同様のことが考
えられる。
The same thing can be considered when Ge is grown on A1GaAs.

FETとして動作させる場合電子の流れるチャネル層は
P型であることが好ましく、正孔の流れるチャネル層は
N型であることが好ましいことが知られている。
It is known that when operating as a FET, the channel layer through which electrons flow is preferably P type, and the channel layer through which holes flow is preferably N type.

またGeと酸化窒化ゲルマニウム(G e ON)との
界面は3×1010/Cm2・eV以下の良好なミツド
ギャップ状態密度をもっている。
Further, the interface between Ge and germanium oxynitride (G e ON) has a good mid-gap state density of 3×10 10 /Cm 2 ·eV or less.

このようにGaAs層またはAfGaAs層を下部絶縁
層、酸化窒化ゲルマニウム膜を上部絶縁層とし、Ge層
を電子または正孔の流れるチャネル層としたSOI構造
のFETが実現できる。
In this way, an FET having an SOI structure can be realized in which the GaAs layer or AfGaAs layer is used as the lower insulating layer, the germanium oxynitride film is used as the upper insulating layer, and the Ge layer is used as the channel layer through which electrons or holes flow.

〔実施例〕〔Example〕

本発明の第1の実施例について、第1図(a)〜(e)
を参照して説明する。
Regarding the first embodiment of the present invention, FIGS. 1(a) to (e)
Explain with reference to.

はじめに第1図(a)に示すようにN Crドープ(1
00)GaAs基板1に、MBE法によりノンドープG
aAs層2、N型Ge層3を1順次成長させた。N型G
e層は基板温度400 ’Cて成長した。この温度では
GaAs層の表面には過剰な砒素原子が吸着している。
First, as shown in Figure 1(a), NCr-doped (1
00) Non-doped G is applied to the GaAs substrate 1 by MBE method.
An aAs layer 2 and an N-type Ge layer 3 were grown one by one. N type G
The e-layer was grown at a substrate temperature of 400'C. At this temperature, excessive arsenic atoms are adsorbed on the surface of the GaAs layer.

600°C1大気圧ではじめに酸素:窒素=1:3の雰
囲気で、つぎにアンモニア雰囲気で、酸化窒化Ge層4
の形成を行なう。この工程はソース−ドレイン端のパッ
シベーションを行うもので高品質のN型Ge層3/酸化
窒化Ge層4界面が得られる。さらにLPCVD法によ
り窒化Ge層5を堆積する。つぎに燐酸を用いて素子領
域の窒化Ge層5および酸化窒化Ge層4を選択エツチ
ングする。
The Ge oxynitride layer 4 was formed at 600°C and atmospheric pressure, first in an atmosphere of oxygen:nitrogen = 1:3, and then in an ammonia atmosphere.
formation. This step is to passivate the source-drain end, and a high quality N-type Ge layer 3/Ge oxynitride layer 4 interface can be obtained. Further, a Ge nitride layer 5 is deposited by the LPCVD method. Next, the Ge nitride layer 5 and the Ge oxynitride layer 4 in the element region are selectively etched using phosphoric acid.

つぎに第1図(b)に示すように、ゲート予定領域を覆
う二層レジスト14を形成する。
Next, as shown in FIG. 1(b), a two-layer resist 14 is formed to cover the intended gate area.

つぎに硼素を加速エネルギー10keV、注入量(ドー
ス) I X 1015cm−2イオン注入して、ソー
ス−ドレイン10を形成する。
Next, boron ions are implanted at an acceleration energy of 10 keV and a dose of I.times.10@15 cm@-2 to form the source-drain 10.

つぎに第1図(C)に示すように、厚さ1500Aの酸
化シリコン膜6を堆積してから、二層レジスト14を除
去する(リフトオフ法)。
Next, as shown in FIG. 1C, a silicon oxide film 6 with a thickness of 1500 Å is deposited, and then the two-layer resist 14 is removed (lift-off method).

つぎに第1図(d)に示すように、600°C1大気圧
ではじめに酸素:窒素=1:3の雰囲気で、つづいてア
ンモニア雰囲気で、厚さ250人のゲート絶縁膜となる
酸化窒化Ge層4の形成する。
Next, as shown in Fig. 1(d), Ge oxynitride, which will become a gate insulating film with a thickness of 250 mm, is deposited at 600°C and 1 atmospheric pressure, first in an atmosphere of oxygen:nitrogen = 1:3, and then in an ammonia atmosphere. Layer 4 is formed.

つぎに第1図(e)に示すように、ソース−ドレインの
コンタクトを開口し、ソース電極7、ゲート電極8、ド
レイン電極9を形成して素子部が完成する。
Next, as shown in FIG. 1(e), source-drain contacts are opened, and a source electrode 7, a gate electrode 8, and a drain electrode 9 are formed to complete the element section.

こうしてP型伝導性を持つGe層を電子チャネルとする
Nチャネルヘテロ接合電界効果トランジスタが得られる
In this way, an N-channel heterojunction field effect transistor is obtained in which the Ge layer with P-type conductivity serves as an electron channel.

つぎに本発明の第2の実施例について、第2図を参照し
て説明する。
Next, a second embodiment of the present invention will be described with reference to FIG.

はじめにCrドープ(100)GaAs基板1に、MB
E法によりノンドープのAfGaAs層2a、P型Ge
層12を順次成長させた。P型Ge層12は基板温度5
00″Cで成長した。この温度ではGaAs層2の表面
には過剰な砒素原子は吸着していない。
First, a Cr-doped (100) GaAs substrate 1 is coated with MB.
Non-doped AfGaAs layer 2a, P-type Ge
Layers 12 were grown sequentially. The P-type Ge layer 12 has a substrate temperature of 5.
The growth was performed at 00''C. At this temperature, no excessive arsenic atoms were adsorbed on the surface of the GaAs layer 2.

つぎに酸化窒化Ge層4、窒化Ge層5の形成を経て、
二層レジストを用いて硼素の代りに砒素を加速エネルギ
ー50keV1注大量(ドース)I X 1015cm
−2イオン注入して、ソース−ドレイン11を形成する
Next, after forming the Ge oxynitride layer 4 and the Ge nitride layer 5,
Accelerate arsenic instead of boron using double-layer resist Energy: 50keV1 Dosage: I x 1015cm
-2 ions are implanted to form source-drain 11.

このあと酸化シリコン膜6を形成し、ゲート予定領域に
酸化窒化Ge層4aを形成し、ドレイン電極7、ゲート
電極8、ソース電極9を形成して素子部が完成する。
Thereafter, a silicon oxide film 6 is formed, a Ge oxynitride layer 4a is formed in a region where a gate is to be formed, and a drain electrode 7, a gate electrode 8, and a source electrode 9 are formed to complete the element section.

こうしてN型導伝性を持つGeを正孔チャネル層とする
Pチャネルヘテロ接合電界効果トランジスタが得られる
In this way, a P-channel heterojunction field effect transistor having a hole channel layer made of Ge having N-type conductivity is obtained.

〔発明の効果〕〔Effect of the invention〕

電子および正孔の移動度がSiに比べ3倍から4倍大き
いGeをチャネル層に、高抵抗のノンドープGaAsま
たはノンドープA1GaAsを下部絶縁層に、Geと良
好な界面を形成する酸化窒化Ge層を上部絶縁層にする
ことによりチャネル層の結晶性を良好な状態に保ったS
OI構造を容易に実現できる。
Ge, which has electron and hole mobility three to four times higher than Si, is used as the channel layer, high-resistance non-doped GaAs or non-doped A1GaAs is used as the lower insulating layer, and a Ge oxynitride layer that forms a good interface with Ge is used. S is used as the upper insulating layer to maintain good crystallinity of the channel layer.
OI structure can be easily realized.

チャネル層を流れる電子および正孔の移動度が大きい、
Ge層を選択エツチングすることにより完全に素子分離
できる、などの特長がある。
High mobility of electrons and holes flowing through the channel layer,
It has the advantage of being able to completely isolate elements by selectively etching the Ge layer.

S○■構造の5iFETと比較しても5倍以上の高速動
作が可能になった。
Even compared to 5iFET with S○■ structure, it has become possible to operate at more than 5 times the speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)〜(e)は本発明の第1の実施例を工程順
に示す断面図、第2図は本発明の第2の実施例を示す断
面図、第3図は従来技術によるヘテロ接合電界効果トラ
ンジスタを示す断面図である。 1 ・CrドープGaAs (100)基板、2・・・
ノンドープGaAs層、2a・・・ノンドープAlGa
As層、3・・・N型Ge層、4,4a・・・酸化窒化
Ge層、5・・・窒化Geff1.6・・・酸化ンリコ
ン膜、7・・・ドレイン電極、8・・・ゲート電極、9
川ソース電極、10・・・硼素イオン注入ソース−ドレ
イン層、11・・・砒素イオン注入ソース−ドレイン層
、12・・・P型Ge層、13・・・N型Ge基板、1
4・・・二層レジスト。
FIGS. 1(a) to (e) are sectional views showing the first embodiment of the present invention in the order of steps, FIG. 2 is a sectional view showing the second embodiment of the present invention, and FIG. 3 is a sectional view according to the prior art. FIG. 2 is a cross-sectional view showing a heterojunction field effect transistor. 1. Cr-doped GaAs (100) substrate, 2...
Non-doped GaAs layer, 2a...non-doped AlGa
As layer, 3... N-type Ge layer, 4, 4a... Ge oxynitride layer, 5... Nitride Geff1.6... silicon oxide film, 7... Drain electrode, 8... Gate electrode, 9
River source electrode, 10... Boron ion-implanted source-drain layer, 11... Arsenic ion-implanted source-drain layer, 12... P-type Ge layer, 13... N-type Ge substrate, 1
4...Two-layer resist.

Claims (1)

【特許請求の範囲】 1、砒化ガリウム基板上に、絶縁層として砒化アルミニ
ウムガリウム層および砒化ガリウム層のうち1つと、チ
ャネル層となるゲルマニウム層とが順次堆積され、その
上にゲート絶縁膜となる酸化窒化ゲルマニウム層とゲー
ト電極が形成され、前記ゲート電極をはさんで前記ゲル
マニウム層上にソース電極とドレイン電極とが形成され
ていることを特徴とするヘテロ接合電界効果トランジス
タ。 2、表面に過剰な砒素原子がない砒化アルミニウムガリ
ウム層および砒化ガリウム層のうち1つの上に、電子の
流れるチャネル層となるゲルマニウム層が形成されてい
る請求項1記載のヘテロ接合電界効果トランジスタ。 3、表面に過剰な砒素原子がある砒化アルミニウムガリ
ウム層および砒化ガリウム層のうち1つの上に、正孔の
流れるチャネル層となるゲルマニウム層が形成されてい
る請求項1記載のヘテロ接合電界効果トランジスタ。
[Claims] 1. On a gallium arsenide substrate, one of an aluminum gallium arsenide layer and a gallium arsenide layer as an insulating layer, and a germanium layer that becomes a channel layer are sequentially deposited, and a gate insulating film is formed thereon. A heterojunction field effect transistor comprising a germanium oxynitride layer and a gate electrode, and a source electrode and a drain electrode formed on the germanium layer with the gate electrode in between. 2. The heterojunction field effect transistor according to claim 1, wherein a germanium layer serving as a channel layer through which electrons flow is formed on one of the aluminum gallium arsenide layer and the gallium arsenide layer, which have no excess arsenic atoms on the surface. 3. The heterojunction field effect transistor according to claim 1, wherein a germanium layer serving as a channel layer through which holes flow is formed on one of the aluminum gallium arsenide layer and the gallium arsenide layer having an excess of arsenic atoms on the surface. .
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