JPH04150502A - フエーズドアレーアンテナ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この２発明は例えば１人工衛星に搭載し軌道上にて任意
の方向にビーム形成を行うフェーズドアレーアンテナに
関するものである。

［従来の技術］ フェーズドアレーアンテナはサブアレーと呼ばれる複数
のアンテナ素子が構成する等位相面を所望の方向に対し
て垂直平面とすることにより、ビームを形成するアンテ
ナである。機械走査のアンテナと比較して、ビームの切
換を短時間でかつ高精度に実現することができる。さら
に１つのアンテナ素子が故障しても残りのアンテナ素子
でカバーできるため、非常に高い信頼度が得られるアン
テナである。

第２図は、従来のフェーズドアレーアンテナ装置の構成
図である。図において、（１）は形成するビーム方向の
データであり、（２）は位相量算出回路である。上記位
相量算出回路（２）は、計算機を含んでおり、あらかじ
め入力されているＮ個のアンテナ素子の位置及び使用す
る周波数と、上記ビーム方向のデータ（１）を用いて、
所望の方向へビームを向けるための最適な位相量を、Ｎ
個のアンテナ素子（２０１１〜（２０，１についてそれ
ぞれ計算し、Ｎ個のＭビット位相量（１１工）〜（１１
Ｎ）を（Ｎ×Ｍ）ビットのラッチ回路（１６）へ出力す
る。さらに上記位相量算８回路（２）は、ビーム方向の
データｆｌ）を切り替えるタイミング信号（４）を、上
記（Ｎ×Ｍ）ビットのラッチ回路（１６）へ出力し、上
記ラッチ回路（１６）は、上記タイミング信号（４）の
タイミングでＮ個のＭビット位相量（１７，ｊ〜！１７
Ｎ）をＮ個のＭビット移相器ドライバ（ｉ８＋）〜（１
８Ｎ）へ出力する。上記Ｎ個のＭビット移相器ドライバ
（１８，）〜（１８Ｎ）はそれぞれＭ個合計（Ｎ×Ｍ）
個のトランジスタ回路であり、上記Ｎ個のＭビット位相
量（１７１）〜ｆｔ７ｘ）の各ビットの１″”０”の状
態によってトランジスタの“ＯＮ””ＯＦＦ”の状態が
決定する。

上記Ｎ個のＭビット移相器ドライバ（ｔｇｔｌ〜（１８
Ｎ）のトランジスタ出力（１９，ｊ〜（１９Ｎ＋は第１
から第ＮのＭビットディジタル移相器（２０□）〜（２
ＯＮ＋　にａカされる。ディジタル移相器としては、Ｐ
ＩＮダイオードを用いたハイブリッド結合形の移相器が
、フェーズドアレー用としては一般的であり、このＰＩ
Ｎダイオードに逆バイアスあるいは順バイアスを加える
ことにより１位相量が設定される。上記第１から第Ｎの
Ｍビットディジタル移相器（２０，）〜（２ＯＮ）によ
って、それぞれ対応する第１から第Ｎのアンテナ素子（
２２＋）〜（ｚｚｎ）の位相量が決まり、上記第１から
第Ｎのアンテナ素子（２２、）〜（２２Ｎ）が上記形成
するビーム方向のデータ（１）が示す方向に１等位相面
を生成することによって、フェーズドアレーアンテナの
ビームが形成される。

［発明が解決しようとする課題１ 第２図に示すような従来のフェーズドアレーアンテナ装
置においては、（Ｎ×Ｍ）個のトランジスタ回路で構成
されるＮ個のＭビット移相器ドライバ（１８１１〜［Ｎ
）の消費電力が、他の部分に比べて太き（、かつその変
動も大きい。これは１位相量算出回路（２）の出力ビッ
トの状態によって。

移相器ドライバ（ｔＳ＋）〜（Ｌ８ｘ）内の対応するト
ランジスタが”　０Ｎ１０ＦＦ”が決定するが２位相量
算出回路（２）の出力ビットは、入力されるビーム方向
のデータ（１）によって不規則に変化するためである。

例えば９位相量算出回路（２）の出力ビットが”１”の
とき移相器ドライバ（１８１）〜（１８Ｎ）内のトラン
ジスタが”ＯＮ”となるように設計されている場合１位
相量算出回路（２）の出力はラッチ回路（１６）を経て
出力され、その出力（１７＋　）〜（１７Ｎ）において
、”１”の数が多ければ多いほど、Ｎ個のＭビット移相
器ドライバ（１８，１〜（１８Ｎ＋の消費電力は大きく
なる。さらに、入力されるビーム方向のデータ（１）に
よっては、最悪の場合、Ｎ個のＭビット移相器ドライバ
（１８，＞〜（１８，）の消費電力がゼロとなることも
考えられる。

地上におけるフェーズドアレーアンテナ装置においては
、Ｎ個のＭビット移相器ドライバ（１８□）〜（１８Ｎ
ｌの消費電力の変動に十分対処できる大容量の定電圧源
を用意できるだろうし、またアンテナ素子数Ｎを十分太
き（とるので、統計的に。

”　１”となるビット数のバラツキは小さ（なり。

消費電力も平均化される。

しかし、このフェーズドアレーアンテナ装置を１人工衛
星に搭載する場合９重量等の制限により地上の場合と比
べてはるかに少ないアンテナ素子数しか用意できないた
めビーム方向によるビット数のバラツキは太き（なる。

さらに、消費電力９重量等の制限により、地上の場合の
ように大きな負荷変動に耐え得る大容量の電源を用意す
ることが非常に困難であるという課題があった。また、
Ｎ個のＭビット移相器ドライバの消費電力がゼロとなっ
た場合、従来の搭載用電源であるＤＣ／ＤＣコンバータ
では、２次側出力が過電圧となりフェーズドアレーアン
テナ装置を故障させるという課題があった。

この発明はかかる課題を解決するためになされたもので
、ビーム方向を変えることなくＮ個のＭビット移相器ド
ライバの消費電力変動を小さくし、かつ消費電力がゼロ
とならないフェーズドアレーアンテナ装置を得ることを
目的とする。

［課題を解決するための手段］ この発明に係るフェーズドアレーアンテナ装置は、各ア
ンテナ素子の位相量の１つ１つに９位相量算出回路の計
算する位相量の最小単位の位相量を適当な回数だけ加算
する′ことにより、アンテナ素子間の相対位相を変える
ことな（、各アンテナ素子の絶対位相を計算することが
できるようにしたものである。

［作用］ この発明にかかわるフェーズドアレーアンテナ装置は、
まずラッチ回路（１６）に入力されるＮ個のアンテナ素
子のＭビット位相量のビット列の”１”の数をビット加
算器にてカウントし、あらかじめ設定した範囲に入るま
で位相量算出回路の計算する位相量の最小単位を加算す
ることにより、各アンテナ素子の最適な絶対位相を計算
する。次のこの最適化されたＮ個のＭビット位相量を移
相器ドライバに出力する。

［実施例］ 第１図は、この発明の１実施例を示す構成図である。

図において、　（１）　、　（２）　、　（ｌｔ）、及
び（１６）〜（２２）は上記従来のフェーズドアレーア
ンテナ装置と全（同一のものである。また、　（８１１
〜（８、）は位相量算出回路（２）が出力するＮ個の（
Ｍ＋Ｌ）ビット位相量（３，）〜（３Ｎ）をそれぞれプ
リセット値とし、論理和ゲート（６）から出力されるク
ロック（７）で同時にカウントアツプする第１から第Ｎ
までのＮ個の（Ｍ＋Ｌ）ビットカウンタ、　（ｔｏｅ）
〜（ＩＯＮ）は上記第１から第ＮまでのＮ個の（Ｍ＋Ｌ
）ビットカウンタ（８，）〜（８，１）の出力のうち上
位から（Ｍ＋１）ビットだけの出力（９、）〜（９Ｎ）
を入力とし、入力された最下位ビットである最上位から
（Ｍ＋１）番目のビットを切り上げ演算しＮ個のＭビッ
ト位相量（Ｕ＋）〜（ＩＩＮ）を出力する第１から第Ｎ
までのＮ個のＭビット加算器、　（１２）は上記第１か
ら第ＮまでのＮ個のＭビット加算器（１０，）〜（ｌＯ
Ｎ）の出力（１１，）〜（ｉｉ、１）のすべてのビット
中の”１”の個数をカウントするビット加算器、　（１
４）は上記ビット加算器の出力（１３）が内部にあらか
じめ設定された範囲にある時だけ出力するマグニチュー
ドコンパレータ、（６）は外部から入力されるクロック
（５）をマグニチュードコンパレータ（１４）の出力（
１５）でマスクするための論理和ゲートである。

第１図において簡単のため、Ｌ＝２．Ｍ＝４゜Ｎ＝３の
場合について具体的に説明する。

位相量算出回路（２）の出力が（０１１１０１）。

（１１００１１）、（１１１１０１）とすると。

（但し、左側がＭＳＢとする。） 第１から第３の６ビツトカウンタ（８１）〜（８３）の
出力（９，）〜（９３）は、それぞれ（０１１１０１）
。

（１１００１１）、（１１１１０１）とプリセットされ
る。従って、第１から第３の４ビツト加算器（ｌｏｔ）
〜（１０３）の出力（ｉｔｓ）〜（ｌｌｓ）は（０１１
１）、　　（１１０１）、　　（１１１１）となり、ビ
ット加算器（１２）の出力（１３）は、”１０ｔ＋ｏ＋
”となる。マグニチュードコンパレータ（１４）の設定
範囲を４≦に≦８とすると、”１０”は範囲外となり上
記マグニチュードコンパレータ（１４）の出力（１５）
は”Ｌ“となる。従って、外部から入力されるクロック
（５）は論理和ゲート（６）の出力（７）として、上記
第１から第３の６ビツトカウンタ（８，）〜（８３）に
入力され上記第１から第３の６ビツトカウンタ（８１）
〜（８３）の出力（９，）〜（９３）は（Ｏｌ　１１１
０）、（１１０１００）、（１１１１１０）とカラント
アップする。さらに第１から第３の４ビツト加算器（１
０１）〜（ＩＱｓ）の出力＋１１．）〜［１１ａ）は　
（１０００）　　、　　　（１１０１ン　、　　　（０
０００）となる。この時、ビット加算器（１２）の出力
（１３）は”４　＋ｔｏ＋”となり、上記マグニチュー
ドコンパレータ（１４）の範囲内となり出力（１５）は
”Ｈ”となる。この時以降は、外部から入力されるクロ
ック（５）は論理和ゲート（６）に入力される上記マグ
ニチュードコンパレータ（１４）の出力は５）にマスク
されて、上記第１から第３の６ビツトカウンタ（８，）
〜（８Ｎ）に出力されない。従って、再度位相量算出回
路（２）の出力（３１）〜（３３）にプリセットとされ
るまでは、上記第１から第３の６ビツトカウンタ（８１
）〜（８３）の出力（９１）〜（９，）は変化しない。

従って上記第１から第３の４ビツト加算器（ＩＬ）〜（
１ｏ、）の出力（ＩＬ）〜［１１，）の出力も変化しな
い。

同様にして２位相量算出回路（２）の出力が（０１００
０１）、（０００１１０）、（００００００）の場合を
考えると、最終的な第１から第３の４ビツト加算器（１
０，）〜（１０ａ）の出力（ＩＬ）〜（１１３）　は（
０１０１）、　　（００１０）、　　（０００１）とな
る。

以上の具体例２つを比較すれば、従来例においては、消
費電力変動が”１０”から“２”となるものがこの発明
においては、′４”から”４”の変動に押えることがで
きた。

以上のようにして２位相量算出回路の８カに。

位相量を加えることにより、ビーム方向を全く変えるこ
となく、移相器ドライバの消費電力の変動を小さくする
ことが実現される。

［発明の効果］ この発明は以上説明した通り２位相量算出回路は出力す
るＮ個のアンテナ素子の（Ｍ＋Ｌ）ビットの位相量に適
当な位相量を加算することにより、Ｎ個のアンテナ素子
の相対位相を変化させることな（移相器ドライバの消費
電力の変動を小さ（するという効果がある。従って大き
な負荷変動に耐え得る大容量の電源を用意することが困
難な衛星搭載用のフェーズドアレーアンテナ装置を実現
させる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す装置の構成図、第２
図は従来の装置を示す構成図である。 図において、（２）は位相量算６回路、（６）は論理和
ゲート、　（Ｓ、）〜（８Ｎ）は第１から第ＮまでのＮ
個の（Ｍ＋Ｌ）ビットカウンタ、　　（ｔｏ＋）〜（１
０，）は第１から第ＮまでのＮ個のＭビット加算器。 （１２）はビット加算器、　（１４）はマグニチュード
コンパレータ、　　（１６）は（Ｎ×Ｍ）ビットのラッ
チ回路、　（ｔａ、）〜（１８Ｎ）は第１から第Ｎまで
のＮ個のＭビット移相器ドライバ、　　（２０，）〜（
２ＯＮ）　ハ第１から第ＮまでのＭビットディジタル移
相器。 （２２，１〜（２２Ｎ）は第１から第ＮまでのＮ個のア
ンテナ素子である。 なお２図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 形成すべきビーム方向を入力とする位相量算出回路と、
   上記位相量算出回路の出力であるＮ個の（Ｍ＋Ｌ）ビッ
   トの出力をそれぞれプリセット値とする第１から第Ｎま
   のＮ個の（Ｍ＋Ｌ）ビットカウンタと、上記Ｎ個の（Ｍ
   ＋Ｌ）ビットカウンタの出力のうち上位（Ｍ＋１）ビッ
   トを入力とし最下位ビットを切り上げ計算する第１から
   第ＮまでのＮ個のＭビット加算器と、上記Ｎ個のＭビッ
   ト加算器の出力を入力とし上記位相量算出回路からのタ
   イミング信号に従つて切り替える（Ｎ×Ｍ）ビットのラ
   ッチ回路と、上記（Ｎ×Ｍ）ビットのラッチ回路の出力
   を入力とする第１から第ＮまでのＮ個のＭビット移相器
   ドライバと、上記Ｎ個のＭビット移相器ドライバの出力
   をそれぞれ入力とする第１から第ＮのＭビットディジタ
   ル移相器と、上記Ｎ個のＭビットディジタル移相器によ
   りそれぞれ位相量を設定される第１から第ＮまでのＮ個
   のアンテナ素子を構成要素とするフエーズドアレーアン
   テナと、上記Ｎ個のＭビット加算器の出力である（Ｎ×
   Ｍ）ビット中の“１”の総数をカウントするビット加算
   器と、上記ビット加算器の出力を入力とするマグニチュ
   ードコンパレータと、外部から入力されるクロック信号
   と上記マグニチュードコンパレータの出力を入力とする
   論理和ゲートとを備えたことを特徴とするフエーズドア
   レーアンテナ装置。 （ただし、Ｎ、Ｍ、Ｌは、任意の正の整数である。）