JPH0414256A - Manufacture of image sensor - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサの製造方法に係り、特に配線相互間における電
気的影響を小さくした配線構造を有するイメージセンサ
の製造方法に関する。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a method of manufacturing an image sensor used in facsimiles, scanners, etc., and particularly relates to a method of manufacturing an image sensor used in facsimiles, scanners, etc. Regarding the manufacturing method.
（従来の技術）
従来のイメージセンサて、特に密着型イメージセンサは
、原稿等の画像情報を１対】に投影し、電気信号に変換
するものかある。この場合、投影した画像を多数の画素
（受光素子）に分割し、各受光素子て発生した電荷を薄
膜トランジスタスイッチ素子（Ｔ Ｐ Ｔ）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号として数百ＫＨ２から数ＭＨ２までの速度で時系列
的に順次読み出すＴＰＴ駆動型イメージセンサがある。(Prior Art) Conventional image sensors, particularly contact type image sensors, project image information of a document or the like onto a pair of images and convert it into an electrical signal. In this case, the projected image is divided into a large number of pixels (light-receiving elements), and the charge generated by each light-receiving element is temporarily stored in the capacitance between wirings in specific blocks using thin film transistor switching elements (TPT). There is a TPT-driven image sensor that sequentially reads electrical signals in time series at a speed of several hundred KH2 to several MH2.
このＴＰＴ駆動型イメージセンサは、ＴＰＴの動作によ
り単一の駆動用ＩＣで読み取りか可能となるので、イメ
ージセンサを駆動する駆動用ＩＣの個数を少なくするも
のである。This TPT-driven image sensor allows reading with a single driving IC due to the operation of the TPT, so the number of driving ICs for driving the image sensor is reduced.
ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第９図に示すように、原稿幅と路間し長さのライン
状の受光素子アレイ５１と、各受光素子５１′に１：１
に対応する複数個の薄膜トランジスタＴｉ、ｊ （ｉ−
１〜Ｎ、 ｊ−１〜ｎ）から成る電荷転送部５２と、マ
トリックス状の多層配線５３とから構成されている。For example, as the equivalent circuit diagram of the TPT-driven image sensor is shown in FIG.
A plurality of thin film transistors Ti,j (i-
1 to N, and j-1 to n), and a matrix-like multilayer wiring 53.
前記受光素子アレイ５１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子５１′は、フォトダイオードＰｉ、ｊ （ｉ＝１〜
Ｎ、 ｊ−１〜ｎ）により等価的に表すことができる。The light-receiving element array 51 is divided into N blocks of light-receiving element groups, and the n light-receiving elements 51' forming one light-receiving element group are photodiodes Pi,j (i=1 to
N, j-1 to n).
各受光素子５１′は各薄膜トランジスタＴｊ、ｊのドレ
イン電極にそれぞれ接続されている。そして、薄膜トラ
ンジスタＴｉ、ｊのソース電極は、マトリックス状に接
続された多層配線５３を介して受光素子群毎にｎ本の共
通信号線５４にそれぞれ接続され、更に共通信号線５４
は駆動用Ｉ Ｃ５５に接続されている。Each light receiving element 51' is connected to the drain electrode of each thin film transistor Tj, j. The source electrodes of the thin film transistors Ti,j are connected to n common signal lines 54 for each light receiving element group via multilayer wiring 53 connected in a matrix, and further connected to n common signal lines 54.
is connected to the driving IC55.
各薄膜トランジスタＴ ｉ、ｊのケート電極には、ブロ
ック毎に導通ずるようにゲートパルス発生回路５６に接
続されている。各受光素子５１″で発生する光電荷は一
定時間受光素子の寄生容量と薄膜トランジスタのドレイ
ン・ゲート間のオーバラップ容量に蓄積された後、薄膜
トランジスタＴｉ、ｊを電荷転送用のスイッチとして用
いてブロック毎に順次多層配線５３の線間容量Ｃｉ （
ｉ−１−ｎ）に転送蓄積される。The gate electrode of each thin film transistor T i,j is connected to a gate pulse generation circuit 56 so as to be conductive for each block. The photocharges generated in each photodetector 51'' are accumulated in the parasitic capacitance of the photodetector and the overlap capacitance between the drain and gate of the thin film transistor for a certain period of time, and then transferred block by block using the thin film transistors Ti, j as switches for charge transfer. The line capacitance Ci (
i-1-n).
すなわち、ゲートパルス発生回路５６からゲト信号線Ｇ
ｉ（ｊ−１−ｎ）を経由して伝達されたゲトパルスφＧ
１が、第１のブロックの薄膜トランジスタＴ１，１〜Ｔ
ｌ、ｎをオンにし、第１のブロックの各受光素子５１
′で発生した電荷が各線間容量Ｃｉに転送蓄積される。That is, from the gate pulse generation circuit 56 to the gate signal line G
Get pulse φG transmitted via i(j-1-n)
1 is the thin film transistor T1,1~T of the first block
l and n are turned on, and each light receiving element 51 of the first block is turned on.
The charges generated at ' are transferred and accumulated in each line capacitance Ci.
そして、各線間容量Ｃｊに蓄積された電荷により各共通
信号線５４の電位が変化し、この電圧値を駆動用Ｉ Ｃ
５５内のアナログスイッチＳＷｉ （ｉ−１〜ｎ）を順
次オンして時系列的に出力線５７に抽出する。Then, the potential of each common signal line 54 changes due to the charge accumulated in each line capacitance Cj, and this voltage value is applied to the driving IC.
The analog switches SWi (i-1 to n) in 55 are turned on sequentially to extract the signal to the output line 57 in time series.
そして、ケートパルスφＧ２〜φＧｎにより第２〜第Ｎ
のブロックの薄膜トランジスタＴ２，１〜Ｔ２゜ｎから
ＴＮ、Ｌ〜Ｔ＼２ｎまでかそれぞれオンすることにより
ブロック毎に受光素子側の電荷か転送され、順次読み出
すことにより原稿の主走査方向の１ラインの画像信号を
得、ローラ等の原稿送り手段（図示せず）により原稿を
移動させて前記動作を繰り返し、原稿全体の画像信号を
得るものである（特開昭６３−９３５８号公報参照）。Then, by gate pulses φG2 to φGn, the second to Nth
By turning on each of the thin film transistors T2,1 to T2゜n to TN, L to T\2n of the block, the charge on the light receiving element side is transferred for each block, and by sequentially reading out one line in the main scanning direction of the original. The image signal of the entire document is obtained by moving the document using a document feeding means (not shown) such as a roller and repeating the above operation to obtain an image signal of the entire document (see Japanese Patent Laid-Open No. 63-9358).
上記マトリックス状の多層配線５３の構成は、その平面
説明図を第１０図と、第１０図のＥ−Ｅ′部分の断面説
明図である第１１図に示すように、多層配線５３は、基
板２１上に下層信号線３１、絶縁層３３、上層信号線３
２を順次形成して構成されている。下層信号線３１と上
層信号線３２とは、互いに直交するように配列され、上
下の信号線相互間を接続するためにコンタクトホール３
４か設けられている。The configuration of the matrix-like multilayer wiring 53 is as shown in FIG. 10, which is a plan view, and FIG. 11, which is a cross-sectional view taken along line E-E' in FIG. 21, a lower layer signal line 31, an insulating layer 33, an upper layer signal line 3
2 are sequentially formed. The lower layer signal line 31 and the upper layer signal line 32 are arranged perpendicularly to each other, and a contact hole 3 is provided to connect the upper and lower signal lines.
4 are provided.
（発明か解決しようとする課題）
しかしながら、上記のようなイメージセンサの構成では
、多層配線５３部分かマトリックス状となっており、上
下層の信号線か第１１図の多層配線５３の断面説明図に
示すように絶縁層３３を介して交差するようになるため
、下層信号線３１と上層信号線３２の交差部分にカップ
リング容量（結合容量）が存在し、その結果、信号線同
士の交差部分において、一方の信号線からの出力か他の
信号線からの出力との電位差によって影響を受けてクロ
ストークが発生し、正確な電荷か読み取れず、イメージ
センサにおける階調の再現性を悪くするという問題点が
あった。(Problem to be solved by the invention) However, in the configuration of the image sensor as described above, the multilayer wiring 53 portion is in a matrix shape, and the signal lines in the upper and lower layers are the cross-sectional explanatory diagram of the multilayer wiring 53 in FIG. As shown in the figure, since the lower layer signal line 31 and the upper layer signal line 32 intersect with each other through the insulating layer 33, a coupling capacitance exists at the intersection of the lower layer signal line 31 and the upper layer signal line 32, and as a result, the intersection between the signal lines It is said that crosstalk occurs due to the potential difference between the output from one signal line and the output from the other signal line, making it impossible to read the accurate charge and worsening the reproducibility of gradation in the image sensor. There was a problem.
そのため、複数の受光素子を１ブロツクとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ＩＣとを有するイメージセンサに
おいて、前記受光素子アレイにおけるブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とをそれぞれ距離の近い順に配線で接続し、前記ブロッ
ク内のスイッチング素子から両隣りのブロック内のスイ
ッチング素子への配線は前記受光素子アレイの主走査方
向に対して互いに反対側に位置するように接続し、前記
接続された配線の長さの短い順に前記受光素子アレイに
近い順で配置したことを特徴とするイメージセンサが考
えられている。Therefore, a light-receiving element array is formed by arranging a plurality of blocks in a line in the main scanning direction, each block having a plurality of light-receiving elements, a plurality of switching elements that transfer charges generated in the light-receiving elements block by block, and In an image sensor having a driving IC that outputs an image signal as an image signal, a switching element in a block in the light-receiving element array and a switching element in an adjacent block are connected by wiring in the order of shortest distance, and The wiring from the switching element to the switching elements in the blocks on both sides are connected so as to be located on opposite sides with respect to the main scanning direction of the light-receiving element array, and the light-receiving elements are arranged in the order of shortest length of the connected wiring. An image sensor is being considered that is characterized by arranging elements in order of proximity to the element array.
このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロツクとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接スルブロック内のスイッチング素子とを接続す
る配線は前記ブロック内のスイッチング素子と隣接スル
ブロック内のスイッチング素子との距離の近い順に接続
し、更にブロック内のスイッチング素子と隣接するブロ
ック内のスイッチング素子とを接続する配線の接続はブ
ロック単位に受光素子アレイの主走査方向に対して交互
に配線を配置するようにし、接続した配線は短い方の配
線を受光素子アレイ側に順に配置するようにしているの
で、信号線同士か交差することがなく、そのため配線が
相互に影響し合うことがなく、配線の線間容量に蓄積さ
れた電荷を正確に読み出すことができるものである。This image sensor has a wiring structure provided on both sides of the photodetector array, instead of the conventional wiring structure provided only on one side of the photodetector array in the main scanning direction of the photodetector array, and inside the photodetector array. A plurality of light-receiving elements are divided into one block, and the wiring connecting the switching elements connected to the light-receiving elements in each block in the light-receiving element array and the switching elements in the adjacent solid block is adjacent to the switching element in the block. Wiring connections are made in descending order of distance to the switching elements in a full block, and wiring connections between switching elements in a block and switching elements in an adjacent block are made in block units with respect to the main scanning direction of the light-receiving element array. The wires are arranged alternately, and the shorter wires of the connected wires are placed on the photodetector array side in order, so the signal wires do not cross each other, and therefore the wires influence each other. Therefore, the charges accumulated in the line capacitance of the wiring can be accurately read out.
但し、上記のイメージセンサを製造する場合、受光素子
部分、薄膜トランジスタスイッチング素子部分、付加容
量部分、それに配線群部分を同一基板上に形成すること
になるので、それぞれを別々に形成していては、製造プ
ロセスが複雑になり、上記イメージセンサを効率良く製
造することかできないとの問題点があった。However, when manufacturing the above image sensor, the light receiving element part, thin film transistor switching element part, additional capacitance part, and wiring group part are formed on the same substrate, so if they are formed separately, There is a problem in that the manufacturing process becomes complicated and the image sensor cannot be efficiently manufactured.
本発明は上記実情に鑑みてなされたもので、信号線相互
間の電気的影響を小さくし、信号線からの電荷を正確に
出力できるイメージセンサを効率良く製造できるイメー
ジセンサの製造方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides an image sensor manufacturing method that can efficiently manufacture an image sensor that can reduce the electrical influence between signal lines and accurately output electric charges from the signal lines. The purpose is to
（課題を解決するための手段）
上記従来例の問題点を解決するための本発明は、金属電
極、光導電層、透明電極を順次積層して成る受光素子と
、ゲート電極、ソース電極、ドレイン電極を有する薄膜
トランジスタスイッチンク素子と、前記受光素子と前記
薄膜トランジスタスイッチング素子との間に上部金属層
と下部金属層で挟まれた導電層を有する付加容量と、前
記受光素子と隣接する受光素子と間を通過し、前記複数
の受光素子を主走査方向にライン状に配列した受光素子
アレイを縫うような形状となる配線群とを、同一基板上
に形成するイメージセンサの製造方法において、前記基
板上に前記薄膜トランジスタスイッチング素子のゲート
電極と前記付加容量の下部金属層とを同一金属層で形成
し、前記受光素子の金属電極と前記付加容量の導電層と
前記薄膜トランジスタスイッチング素子のソース電極、
ドレイン電極とを同一金属層で形成し、前記付加容量の
上部金属層と前記配線群の配線部分とを同一金属層で形
成することを特徴としている。(Means for Solving the Problems) The present invention for solving the problems of the above-mentioned conventional example provides a light-receiving element formed by sequentially laminating a metal electrode, a photoconductive layer, and a transparent electrode, a gate electrode, a source electrode, and a drain electrode. a thin film transistor switching element having an electrode; an additional capacitor having a conductive layer sandwiched between an upper metal layer and a lower metal layer between the light receiving element and the thin film transistor switching element; and an additional capacitor having a conductive layer between the light receiving element and an adjacent light receiving element; In the method of manufacturing an image sensor, a wiring group is formed on the same substrate, and a wiring group having a shape that threads through the light receiving element array in which the plurality of light receiving elements are arranged in a line in the main scanning direction. a gate electrode of the thin film transistor switching element and a lower metal layer of the additional capacitor are formed of the same metal layer, a metal electrode of the light receiving element, a conductive layer of the additional capacitor, and a source electrode of the thin film transistor switching element;
The drain electrode is formed of the same metal layer, and the upper metal layer of the additional capacitance and the wiring portion of the wiring group are formed of the same metal layer.
（作用）
本発明によれば、基板上に薄膜トラン／メタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素子
、付加容量及び配線群等から成るイメージセンサを効率
良く製造することかできる。(Function) According to the present invention, the gate electrode of the thin film transformer/meta-switching element and the lower metal layer of the additional capacitor are formed of the same metal layer on the substrate, and the metal electrode of the light receiving element, the conductive layer of the additional capacitor, and the thin film transistor The image sensor manufacturing method is such that the source electrode and drain electrode of the switching element are formed of the same metal layer, and the upper metal layer of the additional capacitance and the wiring part of the wiring group are formed of the same metal layer. An image sensor including a light receiving element, a thin film transistor switching element, an additional capacitor, a wiring group, etc. on a substrate can be efficiently manufactured.
（実施例）
本発明の一実施例について図面を参照しながら説明する
。(Example) An example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、付加容量、電荷転送部、それに配線
群の一部の平面説明図で、第３図は、第２図Ａ−Ａ’部
分の断面説明図てある。FIG. 1 is an equivalent circuit diagram of an image sensor according to an embodiment of the present invention, and FIG. 2 is a diagram showing a light receiving element, an additional capacitor, a charge transfer section, and a wiring group of an image sensor according to an embodiment of the present invention. 3 is a partial explanatory plan view, and FIG. 3 is a cross-sectional explanatory view of the portion AA' in FIG. 2.
イメージセンサは、カラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）１１″を１ブロツクとし、このブロックをＮ個有
してなる受光素子アレイ１１ （ＰＬ、１〜ＰＮ、ｎ
）と、各受光素子１１′にそれぞれ接続された付加容量
ＣＣｉ、ｊ （ｉ＝１〜Ｎ、 ｊ−１〜ｎ）の付加容量
アレイ１８と、付加容量ＣＣｉ、ｊを経由して各受光素
子１１′にそれぞれ接続する薄膜トランジスタＴＩ、１
−ＴＮ、ｎの電荷転送部１２と、隣接するブロック内の
電荷転送部１２の薄膜トランジスタ相互を接続する配線
群１３と、電荷転送部１２から配線群１３を介してブロ
ック内の受光素子群毎に対応する０本の共通信号線１４
と、共通信号線１４が接続する駆動用ＩＣ１５ａ、１５
ｂと、駆動用ＩＣｌ３．１５ｂ内で０本の共通信号線１
４の電位を出力線１７ （ＣＯＭＩ、２）に時系列的に
抽出するためのアナログスイッチＳＷ１〜ＳＷｎとから
構成されている。The image sensor includes a light receiving element array 11, which has one block of n sandwich-type light receiving elements (photodiodes P) 11'' arranged in parallel on an insulating substrate such as a glass. (PL, 1~PN, n
), an additional capacitor array 18 of additional capacitors CCi,j (i=1 to N, j-1 to n) connected to each light receiving element 11', and each light receiving element via the additional capacitor CCi,j. 11', respectively connected to thin film transistors TI, 1
- TN, n charge transfer unit 12, a wiring group 13 that connects the thin film transistors of the charge transfer unit 12 in the adjacent block, and a wiring group 13 from the charge transfer unit 12 to each light receiving element group in the block. Corresponding 0 common signal lines 14
and drive ICs 15a and 15 to which the common signal line 14 is connected.
b and 0 common signal lines 1 in drive ICl3.15b
It is composed of analog switches SW1 to SWn for time-sequentially extracting the potential of 4 to the output line 17 (COMI, 2).
受光素子１１′は、第２図及び第２図のＢ−Ｂ′部分の
断面説明図である第４図に示すように、ガラス等の基板
２１上に窒化シリコン（ａ−３ｉＮｘｌ）の絶縁層２６
、水素化アモルファスシリコン（ａ−Ｓ ｉ ： Ｈ）
層、ｎ中水素化アモルファスシリコン（ｎ” ａ−８ｉ
： Ｈ）層か形成され、その上に受光素子１１′の下
部の共通電極となるクロム（Ｃｒ ２）等による帯状の
金属電極２２と、各受光素子１１′毎（ビット毎）に分
割形成された水素化アモルファスシリコン（ａ−３ｉ：
Ｈ）から成る光導電層２３と、同様に分割形成された酸
化インジウム・スズ（ＩＴＯ）から成る上部の透明電極
２４とか順次積層するサンドイッチ型を構成している。As shown in FIG. 2 and FIG. 4, which is a cross-sectional view taken along the line B-B' in FIG. 26
, hydrogenated amorphous silicon (a-S i :H)
layer, hydrogenated amorphous silicon (n” a-8i
:H) layer is formed, on which a band-shaped metal electrode 22 made of chromium (Cr2) or the like is formed to serve as a common electrode at the bottom of the light receiving element 11', and a band-shaped metal electrode 22 is formed separately for each light receiving element 11' (for each bit). Hydrogenated amorphous silicon (a-3i:
A sandwich type structure is constructed in which a photoconductive layer 23 made of H) and an upper transparent electrode 24 made of indium tin oxide (ITO), which is similarly formed in segments, are laminated in sequence.
尚、ここでは下部の金属電極２２は主走査方向に帯状に
形成され、金属電極２２の上に光導電層２３が離散的に
分割して形成され、上部の透明電極２４も同様に離散的
に分割して個別電極となるよう形成されることにより、
光導電層２３を金属電極２２と透明電極２４とで挟んた
部分が各受光素子１１′を構成し、その集まりが受光素
子アレイ１１を形成している。そして、金属電極２２に
は、一定の電圧ＶＢか印加されている。Note that here, the lower metal electrode 22 is formed into a strip shape in the main scanning direction, the photoconductive layer 23 is formed on the metal electrode 22 by being discretely divided, and the upper transparent electrode 24 is also formed in a discrete manner. By dividing and forming individual electrodes,
A portion of the photoconductive layer 23 sandwiched between the metal electrode 22 and the transparent electrode 24 constitutes each light receiving element 11', and a collection thereof forms the light receiving element array 11. A constant voltage VB is applied to the metal electrode 22.
このように、光導電層２３と透明電極２４を個別化した
のは、ａ−３ｉ：Ｈの光導電層２３か共通層であると、
特定の受光素子１１′で起こる光電変換作用か隣接する
受光素子１１″に対して干渉を引き起こすことがあるの
で、この干渉を少なくするためである。In this way, the photoconductive layer 23 and the transparent electrode 24 are separated into a-3i:H photoconductive layer 23 or a common layer.
This is to reduce this interference since the photoelectric conversion effect occurring in a particular light receiving element 11' may cause interference with adjacent light receiving elements 11''.
また、離散的に分割形成された透明電極２４の一端には
アルミニウム等の配線３０ａの一方が接続され、その配
線３０ａの他方が電荷転送部１２の薄膜トランジスタＴ
ｉ、ｊのドレイン電極４１から引き出された引出し部
４１′に接続されている。Further, one end of the transparent electrode 24 formed in a discrete manner is connected to one side of a wiring 30a made of aluminum or the like, and the other side of the wiring 30a is connected to a thin film transistor T of the charge transfer section 12.
It is connected to a lead-out portion 41' drawn out from the drain electrodes 41 of i and j.
また、受光素子１１′において、水素化アモルファスシ
リコンの代わりに、ＣｄＳｅ （カドミウムセレン）等
を光導電層とすることも可能である。Further, in the light receiving element 11', it is also possible to use CdSe (cadmium selenium) or the like as the photoconductive layer instead of hydrogenated amorphous silicon.
更に受光素子１１′の光導電層２３にａ−３ｉＨ，ｐ−
１−ｎを用いてもよいし、ａ−３ｉ：Ｃ１ａ−５ｉ：Ｇ
ｅを用いてもよい。また、上記受光素子１１′はフォト
ダイオードであるが、フォトコンダクタ、フォトトラン
ジスタてあっても構わない。Furthermore, a-3iH, p-
1-n may be used, or a-3i:C1a-5i:G
e may also be used. Furthermore, although the light receiving element 11' is a photodiode, it may also be a photoconductor or a phototransistor.
また、受光素子１１′側に設けられた付加容量ＣＣ＋、
ｊは、第２図及び第２図のｃ−ｃ’部分の断面説明図で
ある第５図に示すように、基板２１上にクロム（Ｃｒ１
．）層で形成された下部金属層４４′と、下部金属層４
４′上にケート電極２５の絶縁層２６として用いたシリ
コン窒化（ａ−８ｉＮｘ １）膜、半導体活性層２７と
して用いた水素化アモルファスシリコン（ａ−５ｉ：Ｈ
）層、オーミックコンタクト層２８として用いたｎ＋水
水素化７ルルフアスシリコンｎ” ａ−３ｉ ： Ｈ）
層と、この上に電荷転送部１２の薄膜トランジスタＴｉ
、ｊのトレイン電極４１から引き出され、クロム（Ｃｒ
２）層で方形状に形成された引出し部４１′と、その
上にポリイミドの絶縁層を介して薄膜トランジスタＴｉ
、ｊのａ−３ｉ：Ｈ層の遮光用金属層としてのアルミニ
ウム層３ｏの一部を引き延ばして方形状に形成した上部
金属層３０’ とから構成される装置
そして、受光素子１１′の透明電極２４からの配線３０
ａが薄膜トランジスタＴ ｉ、ｊのドレイン電極４１か
ら引き出された引出し部４１′の端部で接続し、そのま
ま引出し部４１′から薄膜トランジスタＴｉ、ｊのドレ
イン電極４１に繋がる構成となっている。In addition, an additional capacitor CC+ provided on the light receiving element 11' side,
j is a chromium (Cr1
．． ) layer 44' and the lower metal layer 4
4', a silicon nitride (a-8iNx 1) film was used as the insulating layer 26 of the gate electrode 25, and a hydrogenated amorphous silicon (a-5i:H) film was used as the semiconductor active layer 27.
) layer, n+ water hydrogenated 7 Rulfurous silicon n''a-3i used as ohmic contact layer 28: H)
layer, and a thin film transistor Ti of the charge transfer section 12 on this layer.
, j, and is drawn out from the train electrode 41 of chromium (Cr
2) A rectangular lead-out part 41' formed in a layer, and a thin film transistor Ti connected thereto via a polyimide insulating layer.
, j a-3i: an upper metal layer 30' formed into a rectangular shape by stretching a part of the aluminum layer 3o as a light-shielding metal layer of the H layer; and a transparent electrode of the light receiving element 11'. Wiring 30 from 24
A is connected at the end of a lead-out portion 41' drawn out from the drain electrode 41 of the thin film transistor T i,j, and the lead-out portion 41' is directly connected to the drain electrode 41 of the thin film transistor Ti,j.
このように、ａ−５ｉＮｘ１層、ａ−３ｉ：Ｈ層及びｎ
”ａ−３ｉ：Ｈ層を方形状の引出し部４１′と同様に方
形状の下部金属層４４′とで挟んだ部分が下部の付加容
量部分を構成し、ポリイミドの絶縁層を方形状の引出し
部４１′と同様に方形状の上部金属層３０′とで挾んだ
部分が上部の付加容量部分を構成することになる。上記
の下部の付加容量部分と上部の付加容量部分の両方の容
量部分を持って受光素子１１′側の付加容量ＣＣｉ、ｊ
を構成しているため、付加容量ＣＣｉ、ｊの面積が小さ
くても大きな容量を形成することが可能である。In this way, a-5iNx1 layer, a-3i:H layer and n
``a-3i: The portion where the H layer is sandwiched between the rectangular lead-out part 41' and the rectangular lower metal layer 44' constitutes the lower additional capacitance part, and the polyimide insulating layer is sandwiched between the rectangular lead-out part 41' and the rectangular lower metal layer 44'. Similar to the portion 41', the portion sandwiched between the rectangular upper metal layer 30' constitutes the upper additional capacitance portion.The capacitance of both the lower additional capacitance portion and the upper additional capacitance portion is The additional capacitance CCi,j on the light receiving element 11' side
Therefore, even if the area of the additional capacitance CCi,j is small, it is possible to form a large capacitance.
更に、下部金属層４４′と上部金属層３０′とを同電位
にするために、両者をコンタクトホール４５て接続して
いる。そして、上部金属層３０′は薄膜トランジスタＴ
ｉ、ｊの遮光用金属層のアルミニウム層３０を経由し
て、平行に配置された信号線間のクロストーク防止のた
めのグランド線４３に繋がり、アース接続の配線４４ヘ
コンタクトするようになっている。つまり、下部金属層
４４′と上部金属層３０′はアース線に接続するように
なっている。また、このように、下部金属層４４′と上
部金属層３０′とで引出し部４１′を挟んでいるため、
引出し部４１′をシールドする効果があり、隣接する引
出し部４１′との間のクロストークを防止てきる。Further, in order to make the lower metal layer 44' and the upper metal layer 30' have the same potential, they are connected through a contact hole 45. The upper metal layer 30' is a thin film transistor T.
Via the aluminum layer 30 of the light-shielding metal layer i and j, it is connected to a ground line 43 for preventing crosstalk between signal lines arranged in parallel, and comes into contact with a ground connection wiring 44. There is. That is, the lower metal layer 44' and the upper metal layer 30' are connected to the ground wire. Furthermore, since the lower metal layer 44' and the upper metal layer 30' sandwich the lead-out portion 41',
This has the effect of shielding the drawer section 41' and prevents crosstalk between adjacent drawer sections 41'.
本実施例の付加容量ＣＣｉ、ｊ部分においては、上部金
属層３０′を薄膜トランジスタＴｉ、ｊのａ−５ｉ：Ｈ
層の遮光用金属層としてのアルミニウム層３０の一部を
引き延ばして形成し、更に薄膜トランジスタＴＬｊのド
レイン電極４１部分をも覆うような構成になっている。In the additional capacitance CCi,j portion of this embodiment, the upper metal layer 30' is a-5i:H of the thin film transistor Ti,j.
It is formed by stretching a part of the aluminum layer 30 as a light-shielding metal layer, and further covers the drain electrode 41 portion of the thin film transistor TLj.
また、本実施例においては、下部金属層４４′を個別化
しているが、主走査方向に帯状に下部金属層４４′を形
成して、共通の金属層とすることも可能である。この共
通金属層の下部金属層４４′をアース線に接続するよう
にすれば、上部金属層３０′をアルミニウム層３０と切
り離して個別化した形状にて形成しても構わない。Further, in this embodiment, the lower metal layer 44' is made into individual layers, but it is also possible to form the lower metal layer 44' in a band shape in the main scanning direction to form a common metal layer. If the lower metal layer 44' of this common metal layer is connected to the ground line, the upper metal layer 30' may be separated from the aluminum layer 30 and formed into individual shapes.
また、電荷転送部１２を構成する薄膜トランジスタＴｉ
、ｊは、第２図及び第２図のＩ）−Ｄ’部分の断面説明
図である第６図に示すように、前記基板２１上にゲート
電極２５としてのクロム（Ｃｒ１）層、ゲート絶縁膜と
しての絶縁層２６の窒化シリコン（ａ−３ｉＮｘｌ）膜
、半導体活性層２７としての水素化アモルファスシリコ
ン（ａ−３ｉ・Ｈ）層、ゲート電極２５に対向するよう
設けられたトップ絶縁層２９としての窒化シリコン（ａ
−３ｉＮｘ２）膜、オーミックコンタクト層２８として
のｎ十水素化アモルファスシリコン（ｎ十ａ−３ｉ ：
Ｈ）層、ドレイン電極４１とソース電極４２としての
クロム（Ｃｒ ２）層を順次積層し、その上にポリイミ
ド等の絶縁層を介してアルミニウム層３０が接続される
逆スタガ構造のトランンスタである。Furthermore, the thin film transistor Ti constituting the charge transfer section 12
, j is a chromium (Cr1) layer as a gate electrode 25 on the substrate 21, a gate insulating layer, and a chromium (Cr1) layer as a gate electrode 25 on the substrate 21. A silicon nitride (a-3iNxl) film as an insulating layer 26, a hydrogenated amorphous silicon (a-3iH) layer as a semiconductor active layer 27, and a top insulating layer 29 provided to face the gate electrode 25. of silicon nitride (a
-3iNx2) film, n+ hydrogenated amorphous silicon (n+a-3i) as ohmic contact layer 28:
The transistor has an inverted staggered structure in which a chromium (Cr 2 ) layer as a drain electrode 41 and a source electrode 42 are sequentially laminated, and an aluminum layer 30 is connected thereon via an insulating layer such as polyimide.
遮光用のアルミニウム層３０は、トップ絶縁層２つを透
過してａ−５ｉ・Ｈ層に光か入り込んで充電変換作用を
引き起こすのを防くために設けられている。本実施例に
おいては、当該遮光用のアルミニウム層３０はａ−５ｉ
：Ｈ層を完全に遮光するような形状となっておらず、半
遮光の形状のアルミニウム層３０となっている。このよ
うな構成としたのは、薄膜トランジスタＴｉ、ｊのソー
ス電極４２にアルミニウム層３０を接近させると、ソー
ス電極４２とアルミニウム層３０との間で結合容量が形
成され、共通電極容量が増加し、その結果、感度か低下
するのを防く為である。The light-shielding aluminum layer 30 is provided to prevent light from penetrating the a-5i/H layer through the two top insulating layers and causing a charge conversion effect. In this embodiment, the light shielding aluminum layer 30 is a-5i
:The aluminum layer 30 does not have a shape that completely blocks light from the H layer, but has a semi-light-shielding shape. The reason for this configuration is that when the aluminum layer 30 is brought close to the source electrode 42 of the thin film transistor Ti,j, a coupling capacitance is formed between the source electrode 42 and the aluminum layer 30, and the common electrode capacitance increases. This is to prevent sensitivity from decreasing as a result.
ここて、オーミックコンタクト層２８は、ドレイン電極
４１に接触する部分２８ａ層とソース電極４２に接触す
る部分２８ｂ層とに分離されて形成され、その上のクロ
ム（Ｃｒ ２）層もドレイン電極４１とソース電極４２
とに分離して形成されている。上記クロム層（Ｃｒ ２
）は、配線層のアルミニウムの蒸着またはスパッタ法に
ょる着膜時のダメージを防ぎ、オーミックコンタクト層
２８のｎ”ａ−５ｉ：Ｈの特性を保持する役割を果たし
ている。Here, the ohmic contact layer 28 is formed separately into a portion 28a layer that contacts the drain electrode 41 and a portion 28b layer that contacts the source electrode 42, and the chromium (Cr 2) layer thereon also contacts the drain electrode 41. Source electrode 42
It is formed separately. The above chromium layer (Cr2
) serves to prevent damage during deposition of aluminum in the wiring layer by vapor deposition or sputtering, and to maintain the n''a-5i:H characteristics of the ohmic contact layer 28.
そして、ドレイン電極４１から引き出された弓出し部４
１′の端部に受光素子１１′の透明電極２４からのアル
ミニウムの配線３０ａか接続され、ソース電極４２に配
線群１３の共通信号線１４のアルミニウムの配線が接続
されている構成となっている。また、上記半導体活性層
２７としてｐ。Then, the bowed portion 4 drawn out from the drain electrode 41
1' is connected to the aluminum wiring 30a from the transparent electrode 24 of the light receiving element 11', and the aluminum wiring of the common signal line 14 of the wiring group 13 is connected to the source electrode 42. . In addition, p is used as the semiconductor active layer 27.
１ｙ−３ｉ等の別の材料を用いても同様の効果が得られ
る。A similar effect can be obtained using another material such as 1y-3i.
この場合、アルミニウム層３０をドレイン電極４１の幅
より広くして外側に引き出して覆うようにすれば、ドレ
イン電極４１と隣接する薄膜トランジスタのソース電極
４２との間に起るクロストークを当該アルミニウム層３
０がシールドすることが可能となる。In this case, by making the aluminum layer 30 wider than the width of the drain electrode 41 and extending it outward to cover it, crosstalk occurring between the drain electrode 41 and the source electrode 42 of the adjacent thin film transistor can be prevented by the aluminum layer 30.
0 can be shielded.
更に、第１図から第７図を参照しながら配線群１３の構
成を詳細に説明する。但し、第７図においては、説明を
簡略化するために受光素子１１′付加容量ｃｃｉ、ｊと
電荷転送部１２をまとめて、ブロック毎に１〜ｎまでの
ボックス形状で表すことにする。Further, the configuration of the wiring group 13 will be explained in detail with reference to FIGS. 1 to 7. However, in FIG. 7, in order to simplify the explanation, the light receiving element 11' additional capacitance cci,j and the charge transfer section 12 are collectively represented by boxes 1 to n for each block.
配線群１３の構成は、例えば第１図に示すように、第１
ブロツクの下側に位置する駆動用ＩＣ１５ａから共通信
号線１４（信号線１′〜ｎ ／ ）が導き出され、当該
信号線１′〜ｎ′には途中第１ブロツクの薄膜トランジ
スタＴＩ、ｌ−Ｔｌ、ｎのソス電極４２がそれぞれ接続
し、第２図の受光素子、付加容量、薄膜トランジスタ、
それに配線群の一部の平面説明図に示すように、受光素
子１１′と隣接する受光素子１１″の間をポリイミド等
の絶縁層を介して、その上に形成したアルミニウム（Ａ
Ｉ）の金属配線で信号線１′〜ｎ′を通過させ、そして
受光素子アレイ１１の上側を第２ブロツク方向に信号線
１′〜ｎ′が延び、更に再び受光素子１１′の間をポリ
イミド等の絶縁層を介して、その上に形成したＡｌの金
属配線で信号線１′〜ｎ′を通過させ、途中第２ブロツ
クの薄膜トランジスタＴ２．ｎ−Ｔ２，１のソース電極
４２がそれぞれ接続するようになっている。The configuration of the wiring group 13 is, for example, as shown in FIG.
A common signal line 14 (signal lines 1' to n/) is led out from the driving IC 15a located at the bottom of the block, and the thin film transistors TI, l-Tl, and Tl of the first block are connected to the signal lines 1' to n' along the way. n sos electrodes 42 are connected to each other, and the light receiving element, additional capacitor, thin film transistor, and
In addition, as shown in the plan view of a part of the wiring group, aluminum (A
The signal lines 1' to n' are passed through the metal wiring of I), and the signal lines 1' to n' extend above the light receiving element array 11 in the direction of the second block, and again between the light receiving elements 11' is passed through the signal lines 1' to n'. The signal lines 1' to n' are passed through insulating layers such as Al metal wiring formed thereon, and the thin film transistors T2 of the second block are passed along the way. The source electrodes 42 of n-T2,1 are connected to each other.
具体的には、信号線１′には第１ブロツクの薄膜トラン
ジスタＴ１，１のソース電極４２が接続し、そして第２
ブロツクの薄膜トランジスタＴ２．ｎのソース電極４２
が接続し、また信号線２′には第１ブロツクの薄膜トラ
ンジスタＴｌ、２のソース電極４２が接続し、第２ブロ
ツクの薄膜トランジスタＴ２．ｎ−１のソース電極４２
が接続するように、隣接するブロックにおいて遠い順に
薄膜トランジスタＴのソース電極４２同士が信号線を経
由して接続し、そして信号線ｎ′には第１ブロツクの薄
膜トランジスタＴｌ、ｎのソース電極４２が接続し、第
２ブロツクの薄膜トランジスタＴ２，１のソース電極４
２が接続することとなる。逆に言えば、隣接するブロッ
クにおいて距離の近い薄膜トランジスタＴのソース電極
４２同士が信号線で順次接続されるようになっている。Specifically, the source electrode 42 of the thin film transistor T1,1 of the first block is connected to the signal line 1', and the source electrode 42 of the thin film transistor T1,1 of the first block is connected to the signal line 1'.
Block thin film transistor T2. n source electrode 42
are connected to the signal line 2', and the source electrodes 42 of the thin film transistors Tl, 2 of the first block are connected to the signal line 2', and the thin film transistors T2. n-1 source electrode 42
The source electrodes 42 of the thin film transistors T in adjacent blocks are connected to each other via a signal line in order of distance, and the source electrodes 42 of the thin film transistors Tl and n of the first block are connected to the signal line n'. However, the source electrode 4 of the thin film transistor T2,1 of the second block
2 will be connected. In other words, the source electrodes 42 of thin film transistors T that are close to each other in adjacent blocks are successively connected to each other by signal lines.
この場合、第７図に示すように、接続した信号線の配線
は、その距離が短い順に受光素子アレイ１１に沿って（
主走査方向に）、受光素子アレイ１１に近づけて受光素
子アレイ１１の上側に配置するようにする。つまり第１
ブロツクと第２ブロツクの間で具体的に説明すると、最
も短い信号線ｎ′が受光素子アレイ１１に最も近くに配
置され、次に信号線ｎ′−１が受光素子アレイ１１に２
番目に近く配置され、このようにして最も長い信号線１
′が信号線の内で一番外側に配置されることになる。以
上のような構成になっているので、第１ブロツクと第２
ブロツクの間には信号線同士が交差することがなく、ク
ロストークの心配がない。In this case, as shown in FIG. 7, the interconnections of the connected signal lines are arranged along the light receiving element array 11 in descending order of distance (
(in the main scanning direction), it is arranged close to the light receiving element array 11 and above the light receiving element array 11. In other words, the first
To explain specifically between the blocks and the second block, the shortest signal line n' is arranged closest to the light receiving element array 11, and then the signal line n'-1 is arranged closest to the light receiving element array 11.
The longest signal line 1
' is placed at the outermost position of the signal line. With the above configuration, the first and second blocks
Signal lines do not cross between blocks, so there is no need to worry about crosstalk.
次に、第２ブロツクと第３ブロツクとの間の配線群１３
の具体的構成を説明する。第２ブロツクの薄膜トランジ
スタＴ２，１〜Ｔ ２．ｎのそれぞれのソース電極４２
と、第３ブロツクの薄膜トランジスタＴ３．ｎ−Ｔ３，
１のそれぞれのソース電極４２とは受光素子アレイ１１
の下側に配置された信号線ｎ 〜１′によってそれぞれ
接続されている。Next, the wiring group 13 between the second block and the third block
The specific configuration will be explained. Thin film transistors T2,1 to T2 of the second block. n respective source electrodes 42
and the third block thin film transistor T3. n-T3,
Each of the source electrodes 42 of 1 is the light receiving element array 11.
The signal lines n-1' are connected to each other by signal lines n1 to 1' arranged on the lower side.
具体的には、信号線ｎ′には第２ブロツクの薄膜トラン
ジスタＴ２．１のソース電極４２が接続し、第３ブロツ
クの薄膜トランジスタＴ ３．ｎのソース電極４２が接
続し、また信号線ｎ′−１には第２ブロツクの薄膜トラ
ンジスタＴ２，２のソース電極４２が接続し、第３ブロ
ツクの薄膜トランジスタＴ３．ｎ−１のソース電極４２
が接続する。Specifically, the source electrode 42 of the thin film transistor T2.1 of the second block is connected to the signal line n', and the thin film transistor T3.1 of the third block is connected to the signal line n'. The source electrodes 42 of the thin film transistors T2, 2 of the second block are connected to the signal line n'-1, and the source electrodes 42 of the thin film transistors T3, . n-1 source electrode 42
connects.
このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極４２同士を信号線で接続し、そ
して、第２ブロツクの薄膜トランジスタＴ ２．ｎのソ
ース電極４２と第３ブロツクの薄膜トランジスタＴ３，
１のソース電極４２とは信号線１′によって接続される
ことになる。逆に言えば、隣接するブロックにおいて距
離の近い薄膜トランジスタＴのソース電極４２同士を信
号線で順次接続されるようになっている。In this way, the source electrodes 42 of the thin film transistors T in adjacent blocks are connected to each other by a signal line in order of distance, and then the thin film transistors T of the second block are connected. n source electrode 42 and the third block thin film transistor T3,
It will be connected to the source electrode 42 of No. 1 by a signal line 1'. In other words, the source electrodes 42 of thin film transistors T that are close to each other in adjacent blocks are successively connected to each other by signal lines.
上記第２ブロツクと第３ブロツクとの間の配線群１３に
ついて、第７図に示すように、配線は、その距離が短い
順に受光素子アレイ１１に沿って（主走査方向に）、受
光素子アレイ１１に近づけて受光素子アレイ１１の下側
に配置するようにする。つまり、第２ブロツクと第３ブ
ロツクの間の配線は、最も短い信号線１′が受光素子ア
レイ１１に最も近くに配置され、次に信号線２′か受光
素子アレイ１１に２番目に近く配置され、このようにし
て最も長い信号線ｎ′か信号線の内で一番外側に配置さ
れることになる。以上のような構成になっているので、
第２ブロツクと第３ブロツクの間には信号線同士か交差
することかなく、クロストークの心配がない。Regarding the wiring group 13 between the second block and the third block, as shown in FIG. 11 and below the light receiving element array 11. In other words, in the wiring between the second block and the third block, the shortest signal line 1' is placed closest to the light receiving element array 11, and then the signal line 2' is placed the second closest to the light receiving element array 11. In this way, the longest signal line n' is placed at the outermost position among the signal lines. Since the configuration is as above,
There are no signal lines that cross between the second and third blocks, so there is no risk of crosstalk.
全体の様子を第７図の配線群の概略図に示すと、奇数ブ
ロックから偶数ブロックへと配線群１３で接続する場合
は、受光素子アレイ１１の上側に配線群が配置され、偶
数ブロックから奇数ブロックへと配線群１３で接続する
場合は、受光素子アレイ１１の下側に配線群が配置され
る。そのため、奇数ブロックから偶数ブロックへの配線
群１３と偶数ブロックから奇数ブロックへの配線群１３
とが交差することがなく、クロストークの心配がない。The overall situation is shown in the schematic diagram of the wiring group in FIG. 7. When connecting from an odd block to an even block using the wiring group 13, the wiring group is arranged above the light receiving element array 11, and from the even block to the odd block. When connecting to the block by the wiring group 13, the wiring group is arranged below the light receiving element array 11. Therefore, a wiring group 13 from an odd block to an even block and a wiring group 13 from an even block to an odd block.
There is no need to worry about crosstalk.
本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロツクの下側に駆動用ＩＣ１５ａを
設けたのと同様に、偶数ブロックの第Ｎブロックの下側
に駆動用ＩＣ１５ｂを設ける。ここで、駆動用ＩＣ１５
ａ内のアナログスイッチ５ＷＩ−ＳＷｎには、信号線１
′〜ｎ′の順で接続されている。そして、第Ｎブロック
の薄膜トランジスタＴＮ、１．−ＴＮ、ｎのソース電極
４２がそれぞれ接続する信号線は駆動用ＩＣ１５ｂに接
続されるか、駆動用ＩＣ１５ｂ内のアナログスイッチＳ
Ｗｌ −Ｓ Ｗｎには、駆動用ＩＣ１５ａから続いて
いる信号線が信号線ｎ′〜１′の順でそれぞれ接続され
ることになる。In this embodiment, assuming that the N-th block is an even-numbered block, the driving IC 15b is provided below the N-th even-numbered block in the same way as the driving IC 15a is provided below the first block. . Here, the driving IC 15
Signal line 1 is connected to analog switch 5WI-SWn in a.
They are connected in the order of ' to n'. Then, the thin film transistor TN of the Nth block, 1. -The signal lines to which the source electrodes 42 of TN and n are connected are connected to the driving IC 15b, or are connected to the analog switch S in the driving IC 15b.
Signal lines continuing from the driving IC 15a are connected to Wl-SWn in the order of signal lines n' to 1'.
駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチＳＷＬ
〜ＳＷｎに接続されるｎ本の共通信号線１４は、配線群
１３から引き出され、この配線群１３の信号線の配線中
に蓄積された電荷によって共通信号線１４の電位が変化
し、この電位値をアナログスイッチの動作により出力線
１７（ＣＯＭｌ、２）に抽出するようになっている。こ
こで、駆動用ＩＣ１５ａ、１５ｂにおいては、アナログ
スイッチＳＷＩ〜ＳＷｎの順で信号線の電位値を読み出
すこととなっている。Analog switch SWL in drive IC 15a, 15b
The n common signal lines 14 connected to ~SWn are drawn out from the wiring group 13, and the potential of the common signal line 14 changes due to the charges accumulated in the signal lines of this wiring group 13, and this potential changes. The value is extracted to the output line 17 (COM1, 2) by operation of an analog switch. Here, in the driving ICs 15a and 15b, the potential values of the signal lines are read out in the order of the analog switches SWI to SWn.
上記配線群１３においては、ブロック間のＴＰＴのソー
ス電極４２を接続する配線について説明したが、このよ
うに平行に配置された信号線間で起るクロストークを防
止するために、信号線間に一定電位の配線を配置するこ
とも考えられている。In the above wiring group 13, the wiring that connects the TPT source electrodes 42 between the blocks has been explained, but in order to prevent crosstalk that occurs between the signal lines arranged in parallel in this way, the wiring between the signal lines is It is also being considered to arrange wiring with a constant potential.
次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第８図を使って説明する。Next, the constant potential wiring provided between the signal lines will be explained using FIGS. 2 and 8.
信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
８図に示すように、受光素子アレイ１１を縫うように形
成された複数の信号線について、並行に配置された信号
線と隣接する信号線の間にグランド線４３をそれぞれ信
号線と同一金属層のアルミニウムで形成する。本実施例
では、それぞれのグランド線４３を受光素子アレイ１１
の上側と下側に設けられたアースに接続（接地）するク
ロム（Ｃｒ １）で形成された配線４４に接続する構成
となっている。また、駆動用ＩＣ１５ａ、１５ｂに共通
信号線１４が接続する部分についても、共通信号線１４
間にグランド線４３を配置するようにし、駆動用ＩＣ１
５ａ、１５ｂの直前でアースに接続する配線４４を設け
て、この配線４４にグランド線４３を接続する構成とし
ている。The constant potential wiring provided between the signal lines may be, for example, a ground line connected to earth (grounding). As shown in FIG. 8, for a plurality of signal lines formed so as to weave through the light-receiving element array 11, a ground line 43 is connected between the signal lines arranged in parallel and the adjacent signal lines using the same metal as the signal lines. Formed of layers of aluminum. In this embodiment, each ground line 43 is connected to the light receiving element array 11.
The structure is such that it is connected to wiring 44 made of chromium (Cr 1) which is connected to earth (ground) provided on the upper and lower sides of the board. Also, regarding the portion where the common signal line 14 is connected to the driving ICs 15a and 15b, the common signal line 14
A ground line 43 is placed between the drive IC 1
A wiring 44 connected to the ground is provided immediately in front of 5a and 15b, and a ground line 43 is connected to this wiring 44.
グランド線４３の受光素子１１′、電荷転送部１２の薄
膜トランジスタ、それに受光素子アレイ１１近辺におけ
る具体的構成について、第２図を使って説明する。受光
素子アレイ１１の上側のグランド線４３は共通信号線１
４の間に配置され、共通信号線１４がブロック間を接続
するようにグランド線４３も共通信号線１４に沿ってブ
ロック間を接続している。グランド線４３の端部は、受
光素子アレイ１１の上側近くに主走査方向に設けられた
アースに接続（接地）するクロム（Ｃｒ １）で形成さ
れた配線４４にコンタクトホールによって接続されるよ
うになっている。The specific structure of the light receiving element 11' of the ground line 43, the thin film transistor of the charge transfer section 12, and the vicinity of the light receiving element array 11 will be explained with reference to FIG. The ground line 43 on the upper side of the light receiving element array 11 is the common signal line 1
4, and just as the common signal line 14 connects the blocks, the ground line 43 also connects the blocks along the common signal line 14. The end of the ground line 43 is connected by a contact hole to a wiring 44 made of chromium (Cr 1) that is connected to a ground (ground) provided near the top of the light receiving element array 11 in the main scanning direction. It has become.
また、受光素子アレイ１１の下側のグランド線４３は、
共通信号線１４の間に配置されるか、薄膜トランジスタ
のａ−３ｉ：Ｈ層を遮光するために形成された遮光用金
属層のアルミニラミ層３０を受光素子アレイ１１の下側
に引き出すようにしてグランド線４３を形成し、共通信
号線１４かブロック間を接続するようにグランド線４３
も共通信号線１４に沿ってブロック間を接続している。Further, the ground line 43 on the lower side of the light receiving element array 11 is
The aluminum laminate layer 30, which is a light-shielding metal layer placed between the common signal lines 14 or formed to shield the a-3i:H layer of the thin film transistor, is brought out below the light-receiving element array 11 to connect it to the ground. A ground line 43 is formed to connect the common signal line 14 or between blocks.
The blocks are also connected along the common signal line 14.
つまり、遮光用金属層のアルミニラミ層３０からグラン
ド線４３が延びて、隣接するブロックの遮光用金属層の
アルミニラミ層３０に接続するようになっている。グラ
ンド線４３は、受光素子アレイ１１の下側近くに主走査
方向に設けられたアスに接続（接地）するクロム（Ｃｒ
１）で形成された配線４４にコンタクトホールによっ
て接続されるようになっている。That is, the ground line 43 extends from the aluminum laminate layer 30 of the light-shielding metal layer and connects to the aluminum laminate layer 30 of the light-shielding metal layer of the adjacent block. The ground line 43 is a chromium (Cr
It is connected to the wiring 44 formed in step 1) through a contact hole.
更に、本実施例は第８図の配線群の概略図に示すように
、受光素子アレイ１１から最も外側に配置された信号線
（信号線１′又は信号線ｎ／）の更に外側に３本のグラ
ンド線４３が形成されている。受光素子アレイ１１から
最も外側に配置された信号線は、配線群１３の内側の信
号線と比較すると、内側の信号線がその両側に設けられ
たグランド線４３により負荷容量を形成するが、一番外
側の信号線は片側のグランド線４３のみにより負荷容量
を形成することになるため、負荷容量の均一化が図れな
い。そこで、内側の信号線と同様の状態にするために、
一番外側の信号線の更に外側に３本のグランド線４３を
設けることとして、負荷容量の均一化を図り、正確な電
荷を出力できるようにしている。Furthermore, as shown in the schematic diagram of the wiring group in FIG. A ground line 43 is formed. Compared to the inner signal line of the wiring group 13, the signal line disposed at the outermost side of the light receiving element array 11 forms a load capacitance with the ground line 43 provided on both sides of the inner signal line. Since the outermost signal line forms a load capacitance only by the ground line 43 on one side, the load capacitance cannot be made uniform. Therefore, in order to make it in the same state as the inner signal line,
Three ground lines 43 are provided further outside the outermost signal line to equalize the load capacitance and output accurate charges.
本実施例では、一番外側に３本のグランド線４３を設け
ているが、負荷容量の値を計算して、番外側のグランド
線４３を何本にするかはセンサによって異なる。尚、負
荷容量の値は、総配線長、配線幅、配線のピッチ、配線
の材質、それに絶縁層の材質によって設計することがで
きる。In this embodiment, three ground lines 43 are provided on the outermost side, but the number of ground lines 43 on the outermost side after calculating the load capacitance value differs depending on the sensor. Note that the value of the load capacitance can be designed based on the total wiring length, wiring width, wiring pitch, wiring material, and material of the insulating layer.
また、第８図で、配線群１３の形状を縦配線、横配線、
それに斜め配線を使って形成しているのは、配線群１３
の総配線長を短くするためである。In addition, in FIG. 8, the shape of the wiring group 13 is shown as vertical wiring, horizontal wiring,
Wiring group 13 is formed using diagonal wiring.
This is to shorten the total wiring length.
次に、本発明に係る一実施例のイメージセンサの製造方
法について使い説明する。Next, a method for manufacturing an image sensor according to an embodiment of the present invention will be explained.
まず、検査し、そしてアンモニアと過酸化水素水の混合
液を用いて洗浄されたガラス等（例えば、コーニンク７
０５９のガラス）の基板２１上に、ゲート電極２５とな
る第１のクロム（Ｃｒｌ）層及び付加容量ＣＣｉ、ｊの
下部金属層４４′となる第１のクロム（Ｃｒｌ）層と、
配線群１３のアースに接続し、受光素子アレイ１１の両
側と駆動用ＩＣ１５ａ、１５ｂ直前に形成される配線４
４となる第１のクロム（Ｃｒ １）層をＤＣスパッタ法
により５００〜１００ＯＡ程度の厚さて着膜する。Glass, etc. (for example, Konink 7
A first chromium (Crl) layer that becomes the gate electrode 25 and a first chromium (Crl) layer that becomes the lower metal layer 44' of the additional capacitance CCi,j on a substrate 21 of glass (No. 059);
Wiring 4 connected to the ground of the wiring group 13 and formed on both sides of the light receiving element array 11 and immediately before the driving ICs 15a and 15b.
A first chromium (Cr 1) layer serving as No. 4 is deposited to a thickness of about 500 to 100 OA by DC sputtering.
次にこのＣｒｌをフォトリソ工程と硝酸セリウムアンモ
ニウム、過塩素酸、水の混合液を用いたエツチング工程
によりパターニングする。Next, this Crl is patterned by a photolithography process and an etching process using a mixed solution of cerium ammonium nitrate, perchloric acid, and water.
そしてＢＨＦ処理およびアルカリ洗浄を行い、ゲート電
極２５のＣｒｌのパターン上に薄膜トランジスタ（Ｔ
Ｐ Ｔ）部の絶縁層２６と、その上の半導体活性層２７
と、またその上の絶縁層２９を形成するために、窒化シ
リコン（ａ−５ｉＮｘｌ）膜を２０００〜４００ＯＡ程
度の厚さで、水素化アモルファスシリコン（ａ−５ｉ：
Ｈ）を３００〜１００ＯＡ程度の厚さて、窒化シリコン
（ａ −８ｉＮｘ２）膜を１０００〜２００ＯＡ程度の
厚さて順に真空を破らすにプラズマＣＶＤ （Ｐ−ＣＶ
Ｄ）により着膜する。真空を破らずに連続的に着膜する
ことてそれぞれの界面の汚染を防ぐことができ、ＴＰＴ
の特性の安定化を図ることができる。Then, BHF treatment and alkaline cleaning are performed, and a thin film transistor (T
PT) part insulating layer 26 and the semiconductor active layer 27 thereon
In addition, in order to form an insulating layer 29 thereon, a silicon nitride (a-5iNxl) film with a thickness of about 2000 to 400 OA is formed using hydrogenated amorphous silicon (a-5i:
H) to a thickness of about 300 to 100 OA, and a silicon nitride (a-8iNx2) film to a thickness of about 1000 to 200 OA to break the vacuum by plasma CVD (P-CVD).
A film is deposited by D). Continuous film deposition without breaking the vacuum can prevent contamination of each interface, and TPT
It is possible to stabilize the characteristics of
ａ−５ｉＮｘｌ膜をＰ−ＣＶＤで形成する条件は、基板
温度か３２０〜３７０℃て、ＳｉＨ，とＮＨ，のガス圧
力が０． １〜０． ５Ｔｏｒｒで、ＳｉＨ，ガス流量
が１０〜５０ｓｃｃＩＩＩで、ＮＨ，のガス流量が１０
０〜３００ｓＣＣＩＩＩで、ＲＦパワーが５０〜２００
Ｗである。The conditions for forming the a-5iNxl film by P-CVD are that the substrate temperature is 320 to 370°C, and the SiH and NH gas pressures are 0. 1~0. At 5 Torr, the SiH gas flow rate is 10 to 50 sccIII, and the NH gas flow rate is 10
0-300s CCIII, RF power 50-200
It is W.
ａ−３ｉ：Ｈ膜をＰ−ＣＶＤで形成する条件は、基板温
度が２６０〜２８０℃で、Ｓ ｉ Ｈ，のガス圧力が０
． １〜０． ５Ｔｏｒｒて、ＳｉＨ，ガス流量が１０
０〜３００ｓｅｃｍで、ＲＦパワーが５０〜２００Ｗで
ある。a-3i: The conditions for forming the H film by P-CVD are that the substrate temperature is 260 to 280°C and the S i H gas pressure is 0.
．． 1~0. 5 Torr, SiH, gas flow rate 10
The RF power is 50-200W at 0-300sec.
ａ−３ｉＮｘ２膜をＰ−ＣＶＤで形成する条件は、基板
温度が２３０〜２７０℃で、ＳｉＨ，とＮＨｌのガス圧
力が０． １〜０．５Ｔｏｒｒで、ＳｉＨ，ガス流量か
１０１０−５０ｓｅで、ＮＨ，のガス流量が１００〜３
００ｓｃｃｍて、ＲＦパワーか５０〜２００Ｗである。The conditions for forming the a-3iNx2 film by P-CVD are that the substrate temperature is 230 to 270°C, and the gas pressure of SiH and NHl is 0. 1 to 0.5 Torr, SiH, gas flow rate is 1010-50se, NH, gas flow rate is 100 to 3
00sccm and the RF power is 50 to 200W.
このように、基板温度を下層膜の窒化シリコン（ａ−５
ｉＮｘｌ）膜から上層膜の窒化シリコン（ａ−５ｉＮｘ
２）膜に従って温度を下げることで、膜中に取り込まれ
た水素の放出を抑えることができ、膜の特性を保持する
ことができる。In this way, the substrate temperature can be adjusted to the lower layer silicon nitride (a-5
iNxl) film to the upper layer silicon nitride (a-5iNx
2) By lowering the temperature according to the film, it is possible to suppress the release of hydrogen incorporated into the film, and the properties of the film can be maintained.
次に、ゲート電極２５に対応するような形状でトップ絶
縁層２９を形成さるために、トップ絶縁層２９の上にレ
ジストを塗布し、そして基板２１の裏方向からゲート電
極２５の形状パターンをマスクとしたセルフアライメン
ト法を用いて裏面露光を行い、現像して、レジスト剥離
を行ってトップ絶縁層２９のパターンを形成する。Next, in order to form the top insulating layer 29 in a shape corresponding to the gate electrode 25, a resist is applied on the top insulating layer 29, and the shape pattern of the gate electrode 25 is masked from the back side of the substrate 21. Back side exposure is performed using the self-alignment method described above, development is performed, and the resist is peeled off to form a pattern for the top insulating layer 29.
さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層２８としてｎ生型のａ−８ｉ：ＨをＰ−ＣＶＤによ
り１ ％ノＰ Ｈｏを含んだＳｉＨ。Further, BHF treatment is performed, and on top of that, n-type a-8i:H is formed by P-CVD as an ohmic contact layer 28, and SiH containing 1% PHo is formed.
ガスを用いて２４０〜２６０℃で１０００〜２０００Ａ
程度の厚さで着膜する。1000-2000A at 240-260℃ using gas
Deposit a film with a certain thickness.
次に、ＴＰＴのドレイン電極４１とソース電極４２、受
光素子１１＃の下部の金属電極２２及び付加容ＪｉＬＣ
Ｃ４，ｊのドレイン電極４１からの引出し部４１′とな
る第２のクロム（Ｃｒ ２）層をＤＣマグネトロンスパ
ッタにより１０００〜２０００八程度の厚さで室温て着
膜し、受光素子１１″の光導電層２３となるａ−３ｉ：
ＨをＰ−ＣＶＤにより１〜１．５μｍ程度の厚さて着膜
し、受光素子１１′の透明電極２４となるＩＴＯをＤＣ
マクネトロンスパッタにより５００〜１００ＯＡ程度の
厚さで着膜する。この時、それぞれの着膜の前にアルカ
リ洗浄を行う。Next, the drain electrode 41 and source electrode 42 of the TPT, the metal electrode 22 at the bottom of the light receiving element 11#, and the additional capacitor JiLC
A second chromium (Cr2) layer, which will become the lead-out portion 41' from the drain electrode 41 of C4,j, is deposited at room temperature by DC magnetron sputtering to a thickness of approximately 1000 to 2000 mm, and the light from the light receiving element 11'' is deposited at room temperature. a-3i which becomes the conductive layer 23:
H is deposited to a thickness of about 1 to 1.5 μm by P-CVD, and ITO, which will become the transparent electrode 24 of the light-receiving element 11', is deposited by DC
A film is deposited to a thickness of about 500 to 100 OA by Macnetron sputtering. At this time, alkaline cleaning is performed before each film deposition.
上記のａ−８ｉ：Ｈ膜をＰ−ＣＶＤて形成する条件は、
基板温度が１７０〜２４０℃で、ＳｉＨ４のガス圧力が
０ 、 ３〜０ 、 ７ Ｔｏｒｒて、ＳｉＨ。The conditions for forming the above a-8i:H film by P-CVD are as follows:
The substrate temperature was 170-240°C, and the SiH4 gas pressure was 0, 3-0, 7 Torr.
ガス流量が１５０〜３００ｓｃ’ｃｍて、ＲＦパワーか
１００〜２００Ｗである。The gas flow rate is 150 to 300 sc'cm, and the RF power is 100 to 200 W.
また、上記のＩＴＯをＤＣスパッタで形成する条件は、
基板温度が室温て、１０ｍｏ１％の酸化スズ（ＳｎＯ２
）含有の酸化インジウム（Ｉｎ２０３）をターゲットと
して用い酸素（０，）と反応させる反応性スパッタとす
る。Furthermore, the conditions for forming the above ITO by DC sputtering are as follows:
When the substrate temperature was room temperature, 10mol1% tin oxide (SnO2
)-containing indium oxide (In203) is used as a target to react with oxygen (0,), resulting in reactive sputtering.
この後、受光素子１１″の透明電極２４を個別電極とし
て形成するために、ＩＴＯをフォトリソ工程と塩化第２
鉄と塩酸の混合液を用いたエツチング工程でパターニン
グする。次に同一のレジストパターンにより光導電層２
３のａ−３ｉ：ＨをＣＦ、とＯ３の混合ガスを用いたド
ライエツチングによりパターニングする。ここで金属電
極２２のクロム（Ｃｒ ２）層は、ａ−５ｉ：Ｈのドラ
イエツチング時にストッパーとしての役割を果たし、パ
ターニングされずに残ることになる。このトライエツチ
ング時において、光導電層２３のａ−３ｌ：Ｈ層には、
サイドエッチが大きく入るため、レジストを剥離する前
に再度ＩＴＯのエツチング（リエッチンク）を行う。す
ると、ＩＴＯの周辺裏側からさらにエツチングされて光
導電層２３のａ−５ｉ：Ｈ層と同しサイスのＩＴＯが形
成される。Thereafter, in order to form the transparent electrodes 24 of the light receiving element 11'' as individual electrodes, ITO was subjected to a photolithography process and dichloride dichloromethane was added.
Patterning is done through an etching process using a mixture of iron and hydrochloric acid. Next, a photoconductive layer 2 is formed using the same resist pattern.
3 a-3i: H is patterned by dry etching using a mixed gas of CF and O3. Here, the chromium (Cr2) layer of the metal electrode 22 serves as a stopper during dry etching of a-5i:H, and remains without being patterned. During this tri-etching, the a-3l:H layer of the photoconductive layer 23 has the following properties:
Since side etching is large, ITO etching (reetching) is performed again before removing the resist. Then, the ITO is further etched from the peripheral back side to form ITO of the same size as the a-5i:H layer of the photoconductive layer 23.
次に、受光素子１１′の金属電極２２のクロム層、ＴＰ
Ｔのドレイン電極４１とソース電極４２のクロム層及び
付加容量ＣＣｉ、ｊの引出し部４１′のクロム層となる
Ｃｒ２をフォトリソ法により露光現像を行いレジストパ
ターンを形成し、硝酸セリウムアンモニウム、過塩素酸
、水の混合液を用いたエツチング工程でパターニングし
、同一レジストパターンを用いて受光素子１１′の金属
電極２２のクロム層の下層となるｎ中型のａ−Ｓｉ・Ｈ
層及びａ−５ｉ：Ｈ層、ＴＰＴのオーミックコンタクト
層２８のｎ中型のａ−５ｉ：Ｈ層及び半導体活性層２７
のａ−５ｉ：Ｈ層、そして付加容量ＣＣｉ、ｊの引出し
部４１′のクロム層の下層となるｎ中型のａ−３ｉ：Ｈ
層及びａ−Ｓｉ：Ｈ層をエツチングし、レジスト剥離を
行う。これにより、金属電極２２、ドレイン電極４１と
ソース電極４２、そしてドレイン電極４１の一部を受光
素子１１′側に引き出した方形状の引出し部４１′のパ
ターンが形成され、また半導体活性層２７のパターンが
形成され、更にオーミックコンタクト層２８も分割され
てトレイン電極４１に接触する部分２８ａとソース電極
４２に接触する部分２８ｂのパターンが形成される。Next, the chromium layer of the metal electrode 22 of the light receiving element 11', the TP
The chromium layer of the drain electrode 41 and the source electrode 42 of T and the chromium layer of the lead-out part 41' of the additional capacitance CCi, j is exposed and developed by photolithography to form a resist pattern, and cerium ammonium nitrate and perchloric acid are used. , patterned by an etching process using a mixed solution of water, and using the same resist pattern to form an n-medium sized a-Si.
layer and a-5i:H layer, n medium type a-5i:H layer and semiconductor active layer 27 of TPT ohmic contact layer 28
a-5i:H layer, and n medium-sized a-3i:H layer, which is the lower layer of the chromium layer of the extraction part 41' of additional capacitance CCi, j.
Etch the layer and the a-Si:H layer and strip the resist. As a result, a pattern of the metal electrode 22, the drain electrode 41, the source electrode 42, and a rectangular drawn-out portion 41' in which a part of the drain electrode 41 is drawn out toward the light-receiving element 11' is formed. A pattern is formed, and the ohmic contact layer 28 is also divided to form a pattern of a portion 28a that contacts the train electrode 41 and a portion 28b that contacts the source electrode 42.
次に、ＴＰＴのゲート電極２５の絶縁層２６となるａ−
３ｉＮｘｌのパターンを形成するために、ａ−３ｉＮｘ
ｌをＨＦ、と０２ の混合ガスを用いたフォトリソエツ
チング工程によりパターニングする。そして、イメ一ジ
センサを覆うように絶縁層のポリイミドを１〜１．５μ
ｍ程度の厚さで塗布し、１６０℃程度でプリベークを行
って、各コンタクト部分を形成するためにフォトリソエ
ツチング工程を行い、再度ベーキングする。これにより
、受光素子１１′においては金属電極２２に電源を供給
するコンタクト部分と透明電極２４から付加容量ＣＣｉ
、ｊへと配線３０ａを接続するコンタクト部分、付加容
量ＣＣｉ、ｊにおいては透明電極２４から引出し部４１
′に配線３０ａを接続するコンタクト部分と下部金属層
４４′と上部金属層３０′を接続するコンタクトホール
部分、ＴＰＴにおいてはソース電極４２から配線群１３
へ接続するコンタクト部分、配線群１３においてグラン
ド線４３がアースに接続する配線４４へと接続するコン
タクト部分が形成される。この後に、コンタクト部分等
に残ったポリイミドを完全に除去するために、０２でプ
ラスマにさらすＤｅｓｃｕｍを行う。Next, a-
To form a pattern of 3iNxl, a-3iNx
Patterning is performed by a photolithography process using a mixed gas of 1, HF, and 02. Then, add an insulating layer of polyimide of 1 to 1.5 μm to cover the image sensor.
The film is coated to a thickness of about m, pre-baked at about 160° C., followed by a photolithographic etching process to form each contact portion, and then baked again. As a result, in the light receiving element 11', the additional capacitance CCi is connected to the contact portion that supplies power to the metal electrode 22 and the transparent electrode 24.
, j, the contact portion connecting the wiring 30a to the additional capacitance CCi, j, the lead portion 41 from the transparent electrode 24
', a contact part connecting the wiring 30a to the contact hole part connecting the lower metal layer 44' and the upper metal layer 30', and the source electrode 42 to the wiring group 13 in TPT.
In the wiring group 13, a contact portion is formed where the ground line 43 is connected to the wiring 44 connected to the ground. After this, in order to completely remove the polyimide remaining on the contact portions, etc., Descum is performed by exposing to plasma in step 02.
次に、アルミニウム（Ａｌ）をＤＣマグネトロンスパッ
タによりイメージセンサ全体を覆うように１〜２μｍ程
度の厚さで１５０℃程度の温度で着膜し、所望のパター
ンを得るためにフッ酸、硝酸、リン酸、水の混合液を用
いたフォトリソエツチング工程でパターニングする。こ
れにより、受光素子１１′においては、金属電極２２に
電源を供給する配線部分と、透明電極２４から付加容量
ＣＣｉ、ｊの引出し部４１′へと接続する配線３０ａ部
分、付加容量ＣＣｉ、ｊにおいては上部金属層３０′の
パターン、ＴＰＴにおいてはａ−３ｉ：Ｈ層の遮光用と
してのアルミニウム層３０のパターン及びドレイン電極
４１を覆うアルミニウム層のパターン、配線群１３にお
いては、ＴＰＴのソース電極４２に接続するような構成
の共通信号線１４のパターンと、グランド線４３のパタ
ーンとが形成される。Next, a film of aluminum (Al) is deposited to a thickness of about 1 to 2 μm at a temperature of about 150°C to cover the entire image sensor by DC magnetron sputtering. Patterning is performed using a photolithography process using a mixture of acid and water. As a result, in the light receiving element 11', the wiring portion that supplies power to the metal electrode 22, the wiring 30a portion that connects the transparent electrode 24 to the lead-out portion 41' of the additional capacitor CCi,j, and the additional capacitor CCi,j. In the wiring group 13, the pattern of the upper metal layer 30' is the pattern of the aluminum layer 30 for shielding the a-3i:H layer and the pattern of the aluminum layer covering the drain electrode 41. A pattern of the common signal line 14 and a pattern of the ground line 43 are formed so as to be connected to the common signal line 14 and the ground line 43, respectively.
最後に、パシベーション層となるポリイミドを２〜４μ
ｍ程度の厚さで塗布し、１２５℃程度の温度でプリベー
クを行った後にフォトリソエツチング工程でパターニン
グを行い、さらに２３０℃程度の温度で９０分間ベーキ
ングしてパシベーション層を形成する。この後、Ｄｅｓ
ｃｕｍを行い、不要に残っているポリイミドを取り除く
。Finally, add 2 to 4 μm of polyimide to form the passivation layer.
The passivation layer is formed by applying the film to a thickness of about 1.0 m, pre-baking it at a temperature of about 125° C., patterning it in a photolithography process, and then baking it at a temperature of about 230° C. for 90 minutes. After this, Des
Perform cum to remove unnecessary remaining polyimide.
その後、駆動用ＩＣ１５ａ、１５ｂ等を実装し、ワイヤ
ボンディング、組み立てが為され、イメジセンサが完成
する。Thereafter, driving ICs 15a, 15b, etc. are mounted, wire bonding and assembly are performed to complete the image sensor.
上記共通信号線１４は、ＴＰＴのソース電極４２に接続
する構成で、受光素子アレイ１１を蛇行するパターンに
て全体をアルミニウム（Ａ１）で形成しているため、共
通信号線１４全体の抵抗値を下げることが可能となる。The common signal line 14 is connected to the source electrode 42 of the TPT, and is formed entirely of aluminum (A1) in a meandering pattern around the light receiving element array 11, so that the resistance value of the entire common signal line 14 can be reduced. It is possible to lower it.
次に、本発明に係る一実施例のイメージセンサの駆動方
法を簡単に説明する。Next, a method for driving an image sensor according to an embodiment of the present invention will be briefly described.
受光素子アレイ１１上に配置された原稿（図示せず）に
光源（図示せず）からの光が照射されると、その反射光
が受光素子（フォトダイオードＰ）に照射し、原稿の濃
淡に応した電荷を発生させ、受光素子１１″の付加容量
ＣＣｉ、ｊ等に蓄積される。When a document (not shown) placed on the light-receiving element array 11 is irradiated with light from a light source (not shown), the reflected light illuminates the light-receiving element (photodiode P) and changes the density of the document. A corresponding charge is generated and accumulated in the additional capacitance CCi, j, etc. of the light receiving element 11''.
ゲートパルス発生回路（図示せず）から受光素子１１′
のブロック単位に設けられているゲート信号線Ｇｉ （
ｉ−１〜Ｎ）を経由して伝達されたゲートパルスφＧに
基づき薄膜トランジスタＴがブロック単位でオンの状態
になると、フォトダイオードＰと共通信号線１４側を接
続して受光素子１１′の付加容量ＣＣ１，ｊ等に蓄積さ
れた電荷をブロック毎に配線群１３における共通信号線
１４の線間容量に転送蓄積される。From the gate pulse generation circuit (not shown) to the light receiving element 11'
The gate signal line Gi (
When the thin film transistors T are turned on in block units based on the gate pulse φG transmitted via the gates i-1 to N), the photodiodes P and the common signal line 14 are connected to each other and the additional capacitance of the light receiving element 11' is Charges accumulated in CC1, j, etc. are transferred and accumulated in the line capacitance of the common signal line 14 in the wiring group 13 for each block.
このように共通信号線１４の線間容量に蓄積された電荷
により各共通信号線１４の電位が変化し、この電圧値を
駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチＳＷｉ
（ｉ＝１〜ｎ）を順次オンにしてＣＯＭＩ、２の出力
線１７に抽出するものである。The potential of each common signal line 14 changes due to the charges accumulated in the line capacitance of the common signal line 14, and this voltage value is applied to the analog switch SWi in the driving ICs 15a and 15b.
(i=1 to n) are turned on sequentially and extracted to the output line 17 of COMI,2.
そして、次のブロックの薄膜トランジスタをオンにして
、当該ブロックの付加容量ＣＣｉ、ｊ等に蓄積された電
荷を配線群１３における共通信号線１４の線間容量に転
送蓄積し、電圧値を駆動用ＩＣｌ５ａ、１５ｂによって
ＣＯＭＩ、２の出力線１７に抽出するものである。Then, the thin film transistor of the next block is turned on, the charge accumulated in the additional capacitance CCi, j, etc. of the block is transferred and accumulated in the line capacitance of the common signal line 14 in the wiring group 13, and the voltage value is transferred to the driving ICl 5a. , 15b to the output line 17 of COMI,2.
ここで、駆動用ＩＣ１５ａにおいては、受光素子アレイ
１１の奇数ブロックの電荷を読み出すように制御し、駆
動用ＩＣ１５ｂにおいては、受光素子アレイ１１の偶数
ブロックの電荷を読み出すように制御して、それぞれを
合成して画像信号として出力するようにする。Here, the driving IC 15a is controlled to read out the charges of odd blocks of the light receiving element array 11, and the driving IC 15b is controlled to read out the charges of even blocks of the light receiving element array 11. Combine and output as an image signal.
本実施例のイメージセンサによれば、複数の受光素子１
１′を１ブロツクとし、ブロック内の各受光素子１１′
に接続する薄膜トランジスタのソース電極４２と隣接す
るブロック内の各受光素子１１″に接続する薄膜トラン
ジスタのソース電極４２との間の共通信号線１４の配線
が、ブロック内の薄膜トランジスタのソース電極４２と
隣接するブロック内の薄膜トランジスタのソース電極４
２との距離の近い順に接続し、更にブロック内の薄膜ト
ランジスタのソース電極４２と隣接するブロック内の薄
膜トランジスタのソース電極４２との間の共通信号線１
４の配線がブロック単位に受光素子アレイ１１の主走査
方向に対して交互に配線を配置するようにし、接続した
共通信号線１４は短い方の配線を受光素子アレイ１１側
に順に配置し、共通信号線１４の間にグランド線４３を
設けるようにしているので、信号線同士が交差すること
かなく、そして平行に配置された共通信号線１４間に設
けられたグランド線４３が共通信号線１４間のクロスト
ークを防止し、配線群１３における共通信号線１４の線
間容量に蓄積された電荷を正確に読み出すことができ、
イメージセンサの階調の再現性を向上させる効果がある
。According to the image sensor of this embodiment, the plurality of light receiving elements 1
1' is one block, and each light receiving element 11' in the block
The wiring of the common signal line 14 between the source electrode 42 of the thin film transistor connected to and the source electrode 42 of the thin film transistor connected to each light receiving element 11'' in the adjacent block is adjacent to the source electrode 42 of the thin film transistor in the block. Source electrode 4 of thin film transistor in block
Common signal lines 1 are connected in descending order of distance to common signal lines 1 and 2, and further connected between source electrodes 42 of thin film transistors in a block and source electrodes 42 of thin film transistors in an adjacent block.
4 wirings are arranged alternately in the main scanning direction of the light receiving element array 11 in block units, and the connected common signal lines 14 are arranged with shorter wirings in order on the light receiving element array 11 side. Since the ground line 43 is provided between the communication signal lines 14, the signal lines do not cross each other, and the ground line 43 provided between the common signal lines 14 arranged in parallel is connected to the common signal line 14. It is possible to accurately read out the charges accumulated in the line capacitance of the common signal line 14 in the wiring group 13.
This has the effect of improving the gradation reproducibility of the image sensor.
また、受光素子アレイ１１から最も遠く外側に配置され
た信号線（信号線１′又は信号線ｎ′）の更に外側に３
本のグランド線４３を設けるようにしているので、当該
３本のグランド線４３によって、一番外側の信号線と内
側の信号線とにおける負荷容量が均一になり、配線群１
３における共通信号線１４の線間容量に蓄積された電荷
を正確に読み出すことができ、イメージセンサの階調の
再現性を向上させる効果がある。Furthermore, three lines are placed further outside of the signal line (signal line 1' or signal line n') disposed farthest from the light-receiving element array 11 on the outside.
Since two ground lines 43 are provided, the three ground lines 43 equalize the load capacitance between the outermost signal line and the inner signal line, and the wiring group 1
The charges accumulated in the line capacitance of the common signal line 14 in 3 can be accurately read out, which has the effect of improving the gradation reproducibility of the image sensor.
本実施例のイメージセンサの製造方法によれば、基板２
１上に電荷転送部１２の薄膜トランジスタスイッチング
素子のゲート電極２５と付加容量ＣＣｉ、ｊの下部金属
層４４′とアース接続の配線４４をクロム（Ｃｒ １）
層の同一金属層で形成し、受光素子１１′の金属電極２
２と付加容量ＣＣｉ、ｊの導電層である引出し部４１′
と薄膜トランジスタスイッチング素子のソース電極４２
、ドレイン電極４１とをクロム（Ｃｒ２）層の同一金属
層で形成し、付加容量ＣＣｉ、ｊの上部金属層３０′
と薄膜トランジスタスイッチング素子の遮光用金属層の
アルミニウム層３０と配線群１３の共通信号線１４部分
と信号線間に配置されたグランド線４３とをアルミニウ
ム層の同一金属層で形成することとしたイメージセンサ
の製造方法としているので、同一基板２１上に受光素子
１１′、電荷転送部１２の薄膜トランジスタスイッチン
グ素子、付加容量ｃｃ＋、ｊ及び配線群１３等から成る
イメージセンサを効率良く製造することができる効果が
ある。According to the image sensor manufacturing method of this embodiment, the substrate 2
1, the gate electrode 25 of the thin film transistor switching element of the charge transfer section 12, the lower metal layer 44' of the additional capacitance CCi, j, and the wiring 44 for ground connection are made of chromium (Cr 1).
The metal electrode 2 of the light receiving element 11' is formed of the same metal layer.
2 and a lead-out portion 41' which is a conductive layer of additional capacitance CCi,j.
and the source electrode 42 of the thin film transistor switching element.
, and the drain electrode 41 are formed of the same metal layer as the chromium (Cr2) layer, and the upper metal layer 30' of the additional capacitance CCi,j
An image sensor in which the aluminum layer 30 as the light-shielding metal layer of the thin film transistor switching element, the common signal line 14 portion of the wiring group 13, and the ground line 43 arranged between the signal lines are formed of the same metal layer of the aluminum layer. This manufacturing method has the effect that an image sensor consisting of the light receiving element 11', the thin film transistor switching element of the charge transfer section 12, the additional capacitors cc+, j, the wiring group 13, etc. can be efficiently manufactured on the same substrate 21. be.
上記イメージセンサにおいては、薄膜トランジスタスイ
ッチング素子のゲート電極２５と付加容量ＣＣｉ、ｊの
下部金属層４４′をクロム（Ｃｒｌ）層で形成している
が、クロムの代わりにタンタル（Ｔａ）又はチタン（Ｔ
１）を用いても構わない。In the above image sensor, the gate electrode 25 of the thin film transistor switching element and the lower metal layer 44' of the additional capacitance CCi,j are formed of a chromium (Crl) layer, but tantalum (Ta) or titanium (T) is used instead of chromium.
1) may be used.
同様に、受光素子１１′の金属電極２２と付加容量ＣＣ
ｉ、ｊの導電層である引出し部４１′と薄膜トランジス
タスイッチング素子のソース電極４２、ドレイン電極４
１をクロム（Ｃｒ ２）層で形成しているが、クロムの
代わりにタンタル（Ｔａ）又はチタン（Ｔｉ）を用いて
も構わない。また、受光素子１１′の光導電層にＩＴＯ
を用いたが、酸化スズ（ＳｎＯ２）を用いても構わない
し、付加容量ＣＣｉ、ｊの上部金属層３０′と配線群１
３の配線部分をアルミニウム層で形成しているが、アル
ミニウム層の代わりに下層にモリブデン（ＭＯ）、上層
にアルミニウム（ＡＩ）の積層構造の金属層を用いるこ
とも考えられる。Similarly, the metal electrode 22 of the light receiving element 11' and the additional capacitance CC
The lead portion 41' which is the conductive layer of i and j, the source electrode 42 of the thin film transistor switching element, and the drain electrode 4
1 is formed of a chromium (Cr2) layer, but tantalum (Ta) or titanium (Ti) may be used instead of chromium. In addition, ITO is used in the photoconductive layer of the light receiving element 11'.
was used, but tin oxide (SnO2) may also be used, and the upper metal layer 30' of the additional capacitance CCi,j and the wiring group 1
Although the wiring portion of No. 3 is formed of an aluminum layer, it is also possible to use a metal layer with a laminated structure of molybdenum (MO) as a lower layer and aluminum (AI) as an upper layer instead of the aluminum layer.
（発明の効果）
本発明によれば、基板上に薄膜トランジスタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素子
、付加容量及び配線群等から成るイメージセンサを効率
良く製造することができる効果がある。(Effects of the Invention) According to the present invention, the gate electrode of the thin film transistor switching element and the lower metal layer of the additional capacitor are formed on the substrate using the same metal layer, and the metal electrode of the light receiving element, the conductive layer of the additional capacitor, and the lower metal layer of the thin film transistor switching element are formed on the substrate. The image sensor manufacturing method uses the same metal layer to form the source electrode and drain electrode of the element, and the upper metal layer of the additional capacitance and the wiring part of the wiring group, so the same substrate is used. Moreover, there is an effect that an image sensor including a light receiving element, a thin film transistor switching element, an additional capacitor, a wiring group, etc. can be manufactured efficiently.
第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、付加容量、電荷転送部と配線群の一部の
平面説明図、第３図は第２図のＡ−Ａ’部分の断面説明
図、第４図は第２図のＢ−Ｂ’部分の断面説明図、第５
図は第２図のｃ−ｃ’部分の断面説明図、第６図は第２
図のＤＤ′部分の断面説明図、第７図は本発明の一実施
例に係るイメージセンサの配線群の概略図、第８図は本
発明の別の実施例に係るイメージセンサの配線群の概略
図、第９図は従来のイメージセンサの等価回路図、第１
０図は第９図における多層配線構造の平面説明図、第１
１図は第１０図のＥ−Ｅ’部分の断面説明図である。
１１．５１・・・・・・受光素子アレイ１２．５２・・
・・・・電荷転送部
１３・・・・・・・・・・・・・・・配線群１４．５４
・・・・・・共通信号線
１５．５５・・・・・・駆動用ＩＣ
１７，５７・・・・・・出力線
１８・・・・・・・・・・・・・・・付加容量アレイ２
１・・・・・・・・・基板
２２・・・・・・・・・金属電極
２３・・・・・・・・・光導電層
２４・・・・・・・・・透明電極
２５・・・・・・・・・ゲート電極
２６・・・・・・・・・絶縁層
２７・・・・・・・・・半導体活性層
２８・・・・・・・・・オーミックコンタクト層２９・
・・・・・・・・トップ絶縁層
３０・・・・・・・・・アルミニウム層３０′・・・・
上部金属層
３１・・・・・・・・・下層信号線
３２・・・・・・・・・上層信号線
３３・・・・・・・・・絶縁層
３４・・・・・・・・・コンタクトホール３５・・・・
・・・・・信号線
３６・・・・・・・・コンタクト部
４１・・・・・・・・・ドレイン電極
４１′・・・・・・引出し部
４２・・・・・・・・・ソース電極
４３・・・・・・・・グランド線
４４・・・・・・・・・アース接続の配線４４′・・・
・・・下部金属層
４５・・・・・・・・・コンタクトホール５３・・・・
・・・・・多層配線
出
願 人 富士ゼロックス株式会社
Ｈ０４Ｎ
５／３３５
０発
明
者
酒
井
義
彦
神奈川県海老名市本郷２２７４番地
海老名事業所内
富士ゼロックス株式会社FIG. 1 is an equivalent circuit diagram of an image sensor according to an embodiment of the present invention, and FIG. 2 is a diagram showing a light receiving element, an additional capacitor, a charge transfer section, and a part of a wiring group of an image sensor according to an embodiment of the present invention. 3 is a cross-sectional explanatory diagram of the section AA' in FIG. 2; FIG. 4 is an explanatory cross-sectional diagram of the section B-B' in FIG. 2;
The figure is an explanatory cross-sectional view of the c-c' part in Figure 2, and Figure 6 is the
7 is a schematic diagram of a wiring group of an image sensor according to an embodiment of the present invention, and FIG. 8 is a schematic diagram of a wiring group of an image sensor according to another embodiment of the present invention. Schematic diagram, Figure 9 is an equivalent circuit diagram of a conventional image sensor, Figure 1
Figure 0 is an explanatory plan view of the multilayer wiring structure in Figure 9.
FIG. 1 is an explanatory cross-sectional view of the section EE' in FIG. 10. 11.51... Light receiving element array 12.52...
...Charge transfer section 13 ...... Wiring group 14.54
...Common signal line 15.55...Drive IC 17,57...Output line 18...Additional capacitor array 2
1... Substrate 22... Metal electrode 23... Photoconductive layer 24... Transparent electrode 25. ...... Gate electrode 26 ... Insulating layer 27 ... Semiconductor active layer 28 ... Ohmic contact layer 29
......Top insulating layer 30......Aluminum layer 30'...
Upper metal layer 31...Lower signal line 32...Upper signal line 33...Insulating layer 34...・Contact hole 35...
...Signal line 36...Contact part 41...Drain electrode 41'...Leader part 42... Source electrode 43...Ground wire 44...Ground connection wiring 44'...
. . . Lower metal layer 45 . . . Contact hole 53 . . .
...Multilayer wiring application Person Fuji Xerox Co., Ltd. H04N 5/335 0 Inventor Yoshihiko Sakai Inside Ebina Office, 2274 Hongo, Ebina City, Kanagawa Prefecture Fuji Xerox Co., Ltd.
Claims (1)
光素子と、ゲート電極、ソース電極、ドレイン電極を有
する薄膜トランジスタスイッチング素子と、前記受光素
子と前記薄膜トランジスタスイッチング素子との間に上
部金属層と下部金属層で挟まれた導電層を有する付加容
量と、前記受光素子と隣接する受光素子と間を通過し、
前記複数の受光素子を主走査方向にライン状に配列した
受光素子アレイを縫うような形状となる配線群とを、同
一基板上に形成するイメージセンサの製造方法において
、 前記基板上に前記薄膜トランジスタスイッチング素子の
ゲート電極と前記付加容量の下部金属層とを同一金属層
で形成し、前記受光素子の金属電極と前記付加容量の導
電層と前記薄膜トランジスタスイッチング素子のソース
電極、ドレイン電極とを同一金属層で形成し、前記付加
容量の上部金属層と前記配線群の配線部分とを同一金属
層で形成することを特徴とするイメージセンサの製造方
法。[Scope of Claims] A light-receiving element formed by sequentially laminating a metal electrode, a photoconductive layer, and a transparent electrode; a thin-film transistor switching element having a gate electrode, a source electrode, and a drain electrode; and a combination of the light-receiving element and the thin-film transistor switching element. passing between an additional capacitor having a conductive layer sandwiched between an upper metal layer and a lower metal layer, and the light-receiving element adjacent to the light-receiving element;
In the method of manufacturing an image sensor, a wiring group having a shape that threads through the light receiving element array in which the plurality of light receiving elements are arranged in a line in the main scanning direction is formed on the same substrate, wherein the thin film transistor switching is formed on the substrate. The gate electrode of the element and the lower metal layer of the additional capacitor are formed of the same metal layer, and the metal electrode of the light receiving element, the conductive layer of the additional capacitor, and the source electrode and drain electrode of the thin film transistor switching element are formed of the same metal layer. A method for manufacturing an image sensor, characterized in that the upper metal layer of the additional capacitance and the wiring portion of the wiring group are formed of the same metal layer.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116870A JPH0775256B2 (en) | 1990-05-08 | 1990-05-08 | Image sensor manufacturing method |
| US07/691,517 US5182625A (en) | 1990-04-26 | 1991-04-25 | Image sensor and method of manufacturing the same |
| US07/936,837 US5348892A (en) | 1990-04-26 | 1992-08-28 | Image sensor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2116870A JPH0775256B2 (en) | 1990-05-08 | 1990-05-08 | Image sensor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414256A true JPH0414256A (en) | 1992-01-20 |
| JPH0775256B2 JPH0775256B2 (en) | 1995-08-09 |
Family
ID=14697670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116870A Expired - Lifetime JPH0775256B2 (en) | 1990-04-26 | 1990-05-08 | Image sensor manufacturing method |
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| WO2009054097A1 (en) * | 2007-10-26 | 2009-04-30 | Nikon Corporation | Solid state image sensor |
| US8174088B2 (en) | 2007-10-26 | 2012-05-08 | Nikon Corporation | Solid state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775256B2 (en) | 1995-08-09 |
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